KR20170122131A - 게르마늄 및 실리콘 게르마늄 나노와이어 디바이스들을 형성하는 방법들 - Google Patents

게르마늄 및 실리콘 게르마늄 나노와이어 디바이스들을 형성하는 방법들 Download PDF

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Abstract

나노와이어 반도체 디바이스들을 형성하는 방법은 a) 비아들을 규정하는 옥사이드층을 포함하는 기판을 제공하는 단계; 및 b) 비아들 내에 나노와이어들을 증착하는 단계를 포함한다. 나노와이어들은 게르마늄 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 이루어진다. 이 방법은 c) 나노와이어들의 상부 부분들을 노출하도록 나노와이어들에 대해 옥사이드층을 선택적으로 에칭 백 (etching back) 하는 단계; 및 d) 도펀트 종을 사용하여 나노와이어들의 노출된 상부 부분들을 도핑하는 단계를 더 포함한다.

Description

게르마늄 및 실리콘 게르마늄 나노와이어 디바이스들을 형성하는 방법들{METHODS FOR FORMING GERMANIUM AND SILICON GERMANIUM NANOWIRE DEVICES}
본 개시는 기판 프로세싱 시스템들, 보다 구체적으로 게르마늄 및 실리콘 게르마늄 나노와이어 디바이스들을 형성하기 위한 시스템들 및 방법들에 관한 것이다.
본 명세서에 제공된 배경기술 설명은 일반적으로 본 개시의 맥락을 제공하기 위한 것이다. 본 발명자들의 성과로서 본 배경기술 섹션에 기술되는 정도의 성과 및 출원시 종래 기술로서 인정되지 않을 수도 있는 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
기판 프로세싱 시스템들은 기판 예컨대 반도체 웨이퍼 상의 막을 어닐링, 증착 및 에칭하도록 사용될 수도 있다. 증착 및 에칭을 위한 기판 프로세싱 시스템들은 통상적으로 프로세싱 챔버, 가스 분배 디바이스 및 기판 지지부를 포함한다. 프로세싱 동안, 기판은 기판 지지부 상에 배열된다. 상이한 가스 혼합물들이 프로세싱 챔버 내로 도입될 수도 있고 RF (radio frequency) 플라즈마가 화학 반응들을 활성화시키도록 사용될 수도 있다.
트랜지스터들의 추가 스케일링은 트랜지스터 채널들에서 실리콘 (Si) 을 대체할 재료들을 필요로 할 것이다. 특히 스트레인된 (strain), 게르마늄 (Ge) 및 실리콘 게르마늄 (SiGe) 의 사용은 차세대 트랜지스터들에 대해 제안되었다. 스트레인된 Ge 또는 SiGe 나노와이어들 또는 수 나노미터 폭인 나노와이어들은 FinFET 및 GAA (gate-all-around) 디바이스들에 이들 재료들을 사용하기 위한 전제조건이다. Ge 또는 SiGe 나노와이어들은 채널 내 고 캐리어 이동도를 보장하도록 디펙트-프리 (defect-free) 이어야 한다.
Ge와 Si 간에 4.2 ％ 격자 미스매칭이 있다. 따라서, Si 상의 Ge 또는 SiGe의 직접적인 에피텍셜 성장은 108 ㎝-2까지의 전위 밀도 (dislocation density) 를 야기하고, 이는 디바이스 성능의 열화를 유발한다. 두꺼운 조성-진행 (composition-graded) Si1 - xGex 버퍼층들은 전위 밀도를 감소시키도록 사용될 수 있다. 그러나, 이들 버퍼층들은 약 수백 나노미터의 두께를 갖고, 이는 트랜지스터들의 스케일링에 맞지 않는다.
ART (aspect ratio trapping) 방법들은 실리콘 기판들 상에 좁은 트렌치들에 재료들을 증착하도록 사용되었다. Si와 Ge 또는 SiGe 간의 계면에서 기원하는 전위 디펙트들은 트렌치의 하단 부분에 트랩핑된다 (trapped). 이상적으로, 트렌치의 상단 부분은 디펙트 프리이다. 그러나, 실제로, 디펙트들은 트렌치들의 길이 방향을 따라 Ge 또는 SiGe의 상단 표면으로 전파하려고 한다.
나노와이어 반도체 디바이스들을 형성하는 방법은, a) 비아들을 규정하는 옥사이드층을 포함하는 기판을 제공하는 단계; b) 비아들 내에 나노와이어들을 증착하는 단계로서, 나노와이어들은 게르마늄 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 이루어진, 나노와이어들을 증착하는 단계; c) 나노와이어들의 상부 부분들을 노출하도록 나노와이어들에 대해 옥사이드층을 선택적으로 에칭 백 (etching back) 하는 단계; 및 d) 도펀트 종을 사용하여 나노와이어들의 노출된 상부 부분들을 도핑하는 단계를 포함한다.
다른 특징들에서, 방법은 e) 기판을 어닐링하는 단계를 포함한다. 나노와이어들은 단결정이다. 기판은 실리콘 층을 포함한다. 옥사이드 층은 실리콘 층 상에 증착되고 그리고 옥사이드 층은 비아들을 규정하도록 패터닝된다.
다른 특징들에서, 방법은 e) 나노와이어들의 노출된 상부 부분들 상에 게이트 유전체 층들을 증착하는 단계를 포함한다. 방법은 f) 갭 충진을 수행하도록 기판 상에 옥사이드 막을 증착하는 단계; 및 g) 옥사이드 막의 CMP (chemical mechanical polishing) 를 수행하는 단계를 포함한다.
다른 특징들에서, 방법은 h) 옥사이드 막 내에 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하는 단계를 포함한다. 마스킹되지 않은 영역들은 게이트 유전체 층들에 대응하는 게이트 영역들에 인접하게 위치된다. 방법은 i) 게이트 개구부들을 생성하도록 마스킹되지 않은 영역들을 에칭하는 단계를 더 포함한다.
다른 특징들에서, j) 게이트 금속으로 게이트 개구부들을 충진하도록 금속화를 수행하는 단계; 및 k) 게이트 금속에 대해 CMP를 수행하는 단계를 더 포함한다.
다른 특징들에서, 단계 d) 의 도핑은 플라즈마 프로세스 및 ALD (atomic layer deposition) 프로세스로 구성된 그룹으로부터 선택된 프로세스를 사용하여 수행된다. 단계 e) 에서 게이트 유전체 층들을 증착하는 단계는 ALD 프로세스를 사용하여 수행된다.
나노와이어 반도체 디바이스들을 형성하는 방법은, a) 비아들을 규정하는 옥사이드층을 포함하는 기판을 제공하는 단계; b) 비아들 내에 나노와이어들의 제 1 부분을 증착하는 단계로서, 나노와이어들의 제 1 부분은 게르마늄 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 이루어진, 나노와이어들의 제 1 부분을 증착하는 단계; 및 c) 비아들 내에 나노와이어들의 제 2 부분을 증착하고 인시츄 도핑을 수행하는 단계를 포함한다. 나노와이어들의 제 2 부분은 상기 재료로 이루어지고 제 1 도펀트 종으로 도핑된다. 방법은 d) 나노와이어들의 상부 부분들을 노출하도록 나노와이어들에 대해 옥사이드층을 선택적으로 에칭 백하는 단계를 더 포함한다.
다른 특징들에서, 방법은 e) 기판을 어닐링하는 단계를 포함한다. 나노와이어들은 단결정이다. 기판은 실리콘 층을 포함한다. 옥사이드 층은 실리콘 층 상에 증착되고 그리고 옥사이드 층은 비아들을 규정하도록 패터닝된다.
다른 특징들에서, 단계 c) 후 그리고 단계 d) 전에 방법은 c1) 비아들 내에 나노와이어들의 제 3 부분을 증착하고 인시츄 도핑을 수행하는 단계를 포함한다. 나노와이어들의 제 3 부분은 상기 재료로 이루어지고 적어도 하나의 제 2 도펀트 종으로 도핑된다.
다른 특징들에서, 단계 c) 후 그리고 단계 d) 전에 방법은 c1) 비아들 내에 나노와이어들의 제 3 부분을 증착하는 단계를 포함한다. 나노와이어들의 제 3 부분은 상기 재료로 이루어지고 도핑되지 않는다.
다른 특징들에서, 방법은 e) 나노와이어들의 노출된 상부 부분들 상에 게이트 유전체 층들을 증착하는 단계를 포함한다. 방법은 f) 갭 충진을 수행하도록 옥사이드 막을 증착하는 단계; 및 g) 옥사이드 막의 CMP를 수행하는 단계를 포함한다.
다른 특징들에서, 방법은 h) 옥사이드 막 내에 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하는 단계를 포함한다. 마스킹되지 않은 영역들은 게이트 유전체 층들에 대응하는 게이트 영역들에 인접하게 위치된다. 방법은 i) 게이트 개구부들을 생성하도록 마스킹되지 않은 영역들을 에칭하는 단계를 포함한다.
다른 특징들에서, 방법은 j) 게이트 금속으로 게이트 개구부들을 충진하도록 금속화를 수행하는 단계; 및 k) 게이트 금속의 CMP를 수행하는 단계를 포함한다.
다른 특징들에서, 단계 f) 에서 게이트 유전체 층들을 증착하는 단계는 ALD 프로세스를 사용하여 수행된다.
본 개시의 추가 적용가능 영역들은 상세한 기술, 청구항들 및 도면들로부터 명백해질 것이다. 상세한 기술 및 구체적인 예들은 단지 예시를 목적으로 의도되고, 본 개시의 범위를 제한하는 것으로 의도되지 않았다.
본 개시는 상세한 기술 및 첨부된 도면들로부터 보다 완전히 이해될 것이다.
도 1은 본 개시에 따라 실리콘 층 및 비아들을 규정하도록 패터닝되는 옥사이드 층을 포함하는 기판의 예를 예시하는 측면도이다.
도 2는 본 개시에 따라 비아들 내에 증착된 Ge 또는 SiGe 나노와이어들을 포함하는 기판의 예를 예시하는 측면도이다.
도 3은 Ge 또는 SiGe 나노와이어들을 증착하기 위한 기판 프로세싱 챔버의 예의 기능적 블록도이다.
도 4는 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 상부 부분들을 노출하도록 옥사이드 층이 노출된 후 기판의 예를 예시하는 측면도이다.
도 5는 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 노출된 상부 부분들의 도핑 후에 기판의 예를 예시하는 측면도이다.
도 6은 본 개시에 따라 표면들을 강화하고 그리고/또는 도펀트들을 확산시키기 위한 어닐링 후 기판의 예를 예시하는 측면도이다.
도 7은 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 노출된 상부 부분들 상의 게이트 유전체 층의 증착 후 기판의 예를 예시하는 측면도이다.
도 8은 본 개시에 따라 옥사이드를 사용한 갭 충진 및 CMP 후 기판의 예를 예시하는 측면도이다.
도 9는 본 개시에 따라 게이트 영역들 둘레의 옥사이드의 마스킹 및 게이트 개구부들의 에칭 후 기판의 예를 예시하는 사시도이다.
도 10은 본 개시에 따라 게이트 개구부들의 금속화 및 CMP 후 기판의 예를 예시하는 사시도이다.
도 11은 본 개시에 따라 Ge 또는 SiGe 나노와이어들을 포함하는 디바이스들을 형성하기 위한 방법의 예를 예시하는 플로우차트이다.
도 12는 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 제 1 도핑되지 않은 부분을 포함하는 기판의 또 다른 예를 예시하는 측면도이다.
도 13은 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 제 2 부분들의 증착 및 인시츄 도핑을 포함하는 도 12의 기판을 예시하는 측면도이다.
도 14는 본 개시에 따라 Ge 또는 SiGe 나노와이어들의 도핑되지 않은 제 3 또는 상부 부분을 포함하는 도 13의 기판을 예시하는 측면도이다.
도 15는 본 개시에 따라 (도 13과 상이한 도핑 종 및/또는 농도를 갖는) Ge 또는 SiGe 나노와이어들의 제 3 또는 상부 부분의 증착 및 인시츄 도핑을 포함하는 도 13의 기판을 예시하는 측면도이다.
도 16은 본 개시에 따라 Ge 또는 SiGe 나노와이어 디바이스들을 형성하기 위한 방법의 또 다른 예를 예시하는 플로우차트이다.
도면들에서, 참조 번호들은 유사한 그리고/또는 동일한 엘리먼트들을 식별하도록 재사용될 수도 있다.
본 개시에 따른 방법은 실리콘 층 및 비아들을 형성하도록 패터닝되는 옥사이드 층 (예컨대 SiO2) 을 포함하는 기판 상에서 수행될 수도 있다. 일부 예들에서, 비아들 내에 증착된 비아들의 종횡비는 나노와이어들의 상단 부분들이 디펙트 프리라는 것을 보장하도록 1.5 이상이다. 예를 들어, 3:1, 4:1, 5:1, 6:1 이상의 종횡비가 사용될 수 있다.
단결정 Ge 또는 SiGe 나노와이어들은 기판의 비아들 내에서 기판 상의 도핑되지 않은 필라들로서 선택적으로 성장한다. Si와 Ge 또는 SiGe 간의 계면에서 기원하는 격자 미스매칭으로 인한 디펙트들은 디펙트 전파 방향과 무관하게, 비아들의 측벽들에 트랩핑된다. 옥사이드 층 위의 모든 Ge 또는 SiGe 나노와이어들의 과성장 (overgrown) 부분은 후속하는 CMP 동안 평탄화될 수 있다.
Ge 또는 SiGe 나노와이어들의 부분들은 캐리어 이동도를 더 향상시키도록 도핑될 수 있다. 일 예에서, 비아들의 측벽들은 Ge 또는 SiGe 나노와이어들의 상부 부분들을 노출하도록 부분적으로 에칭 백된다. Ge 또는 SiGe 나노와이어들의 노출된 상부 부분들은 후속하여 도핑된다. 일부 예들에서, 도핑은 플라즈마 프로세스 또는 ALD (an atomic layer deposition) 프로세스를 사용하여 수행되지만, 다른 프로세스들이 사용될 수도 있다. 일부 예들에서, 플라즈마 또는 ALD 프로세스는 Ge 또는 SiGe 나노와이어들의 표면들을 보수하기 (repair) 위해 그리고/또는 도펀트들을 확산시키기 위해 어닐링 프로세스가 이어진다.
또 다른 예에서, Ge 또는 SiGe 나노와이어들의 제 1 (또는 하부) 부분은 ART (aspect ratio trapping) 동안 증착된다. 이어서, Ge 또는 SiGe 나노와이어들의 제 2 부분의 인시츄 도핑이 수행된다. Ge 또는 SiGe 나노와이어들의 제 2 부분은 비아들의 증착을 완전히 또는 부분적으로 완성할 수도 있다. Ge 또는 SiGe 나노와이어들의 제 2 부분이 비아들을 부분적으로만 완성한다면, 도핑되지 않은 Ge 또는 SiGe 나노와이어들이 나노와이어들의 제 3 또는 상부 부분을 완성할 수도 있다. 대안적으로, 상이한 도펀트 (제 1 부분에 사용된 도펀트 종과 상이하고 그리고/또는 상이한 도핑 농도) 가 Ge 또는 SiGe 나노와이어들의 제 3 또는 상부 부분의 증착 동안 사용될 수도 있다.
플라즈마 또는 ALD 도핑 후에, 나노와이어들은 표면들을 보수하고 그리고/또는 도펀트들을 확산시키기 위해 선택가능하게 어닐링된다. 게이트 유전체 층은 후속하여 Ge 또는 SiGe 나노와이어들의 노출된 표면 상에 증착된다. 일부 예들에서, 게이트 유전체 층은 ALD 프로세스를 사용하여 증착되지만, 다른 프로세스들이 사용될 수도 있다. Ge 또는 SiGe 나노와이어들 간의 갭들을 충진하도록 갭 충진 옥사이드가 이어서 증착된다. CMP에 의한 평탄화 후, 게이트 유전체 재료 위의 옥사이드는 게이트 영역들에 인접한 게이트 개구부들을 생성하도록 마스킹되고 에칭된다.
이어서 게이트 개구부들 사이에 게이트 금속층을 증착하도록 금속화가 수행된다. 후속하여, 기판은 CMP를 사용하여 평탄화된다.
이제 도 1 내지 도 4를 참조하면, Ge 또는 SiGe 나노와이어들의 형성이 도시된다. 도 1에서, 기판 (10) 은 실리콘 (Si) 층 (12) 및 비아들 (17) 을 규정하도록 패터닝되는 옥사이드 층 (16) 을 포함한다. 일부 예들에서, 옥사이드 층 (16) 은 실리콘 다이옥사이드 (SiO2) 를 포함한다.
일부 예들에서, Ge 또는 SiGe 성장 전에 실리콘 층 (12) 상의 천연 옥사이드를 제거하도록 전처리가 수행될 수도 있다. 일부 예들에서, 전처리는 제 1 미리 결정된 기간 동안 희석된 플루오르화 수소 (HF) 산에 기판을 딥핑하고 (dipping) 이어서 제 2 미리 결정된 기간 동안 미리 결정된 온도에서 어닐링하는 것을 포함한다. 일부 예들에서, HF 산은 90:1 내지 110:1 (예를 들어 100:1) 의 범위로 물로 희석된다. 일부 예들에서, 제 1 미리 결정된 기간은 15 초 내지 120 초 (예를 들어 30 초) 이다. 일부 예들에서, 제 2 기간은 30 초 내지 30 분 (예를 들어 60 초) 이다. 일부 예들에서, 미리 결정된 온도는 850 ℃ 내지 950 ℃의 범위 (예를 들어 900 ℃) 이다. 일부 예들에서, 어닐링은 진공에서 수행된다. 일부 예들에서, 어닐링은 수소 (H2) 에서 수행된다. 다른 예들에서, 이하게 기술될 바와 같이, 전처리 프로세스 동안 RF 플라즈마가 사용될 수도 있다.
도 2에서, Ge 또는 SiGe 나노와이어들 (22) 이 비아들 (17) 의 부분에서 열적으로 성장된 후 기판 (10) 이 도시된다. 일부 예들에서, Ge 또는 SiGe 나노와이어들 (22) 의 하단부에 형성된 디펙트들 (23) 은 비아들 (17) 의 측벽들에 의해 트랩핑된다.
이제 도 3을 참조하면, 상기 기술된 전처리를 수행하고 및/또는 Ge 또는 SiGe 나노와이어들을 성장시키기 위해 적합한 기판 프로세싱 시스템 (100) 의 예가 도시된다. 본 명세서에서 기판 프로세싱 시스템의 구체적인 예가 도시되고 기술되지만, 다양한 다른 타입들의 기판 프로세싱 시스템들이 사용될 수도 있다. 기판 프로세싱 시스템 (100) 은 프로세싱 챔버 (104) 를 포함한다. 유도 코일 (106) 이 프로세싱 챔버 (104) 의 상부 부분에 인접하게 위치된다. 일부 예들에서, 유도 코일 (106) 은 나선형 유도 코일을 포함한다. 다른 예들에서, 유도 코일 (106) 은 편평한 유도 코일을 포함한다. 일부 예들에서, 유도 코일 (106) 은 107에 도시된 바와 같이 상부 내측 표면을 넘어 프로세싱 챔버 (104) 내로 내측으로 연장한다. 일부 예들에서, 윈도우 (108) 가 유도 코일 (106) 과 프로세싱 챔버 (104) 의 내측 부분 사이에 배치된다. 일부 예들에서, 윈도우 (108) 는 알루미나, 석영 또는 실리콘으로 구성된 그룹으로부터 선택된 재료로 이루어진다.
기판 지지부 (112) 예컨대 페데스탈, 정전 척 (ESC), 등은 프로세싱 챔버 (104) 의 내부에 배치된다. 기판 지지부 (112) 는 히터 (115), 냉각제를 흘리는 하나 이상의 냉각 채널들 (미도시), 또는 프로세싱 동안 기판 (114) 의 온도를 제어하도록 사용될 수도 있는 다른 디바이스들을 포함할 수도 있다. 온도 제어기 (116) 는 하나 이상의 온도 및/또는 플로우 레이트 센서들 (미도시) 을 사용하여 페데스탈 (112) 및/또는 기판 (114) 의 온도를 모니터링하고 이들의 온도를 제어하도록 사용될 수도 있다.
가스 전달 시스템 (118) 은 하나 이상의 가스 소스들과 연통하고, 프로세싱 챔버 (104) 의 가스 유입부 (120) 로 미리 결정된 프로세스 가스 혼합물들을 전달하기 위한 하나 이상의 밸브들, 질량 유량 제어기들 및 매니폴드들 (모두 미도시) 을 포함한다. 프로세스 가스들은 캐리어 가스들, Ge 및 SiGe를 위한 가스 전구체들 및 도펀트 종, 그리고 다른 가스들을 포함할 수도 있다. 프로세싱 챔버 (104) 의 가스 유출부 (120) 가 프로세싱 챔버 (104) 로부터 반응물질들을 배기하도록 사용된다.
밸브 (124) 및 펌프 (126) 는 프로세싱 챔버 (104) 로부터 반응물질들을 제거하도록 사용될 수도 있다. 일부 예들에서, 펌프 (126) 는 터보분자 펌프일 수도 있지만, 다른 타입들의 펌프들이 사용될 수도 있다. 펌프 (126) 는 또한 프로세싱 챔버 내 압력을 제어하도록 사용될 수도 있다. 압력 센서 (미도시) 는 프로세싱 챔버 내에 배치될 수도 있고 프로세싱 챔버 (104) 내 압력에 대한 피드백을 제공하도록 사용될 수도 있다. RF 생성기 (130) 는 RF 소스 (132) 및 매칭 회로 (136) 를 포함한다. RF 생성기 (130) 는 프로세싱 챔버 (104) 내에 플라즈마를 생성하도록 유도 코일 (106) 에 RF 전력을 선택적으로 공급한다.
제어기 (148) 는 온도 제어기 (116), 가스 전달 시스템 (118), 밸브 (124) 및 펌프 (126), 그리고 RF 생성기 (130) 와 통신한다. 제어기 (148) 는 이하에 더 기술될 바와 같이, 프로세스 온도 및 압력, 프로세싱 챔버 (104) 로의 (RF 플라즈마를 생성하기 위해 사용된다면) RF 전력 및 가스들의 전달, 및 프로세싱 챔버로부터 반응물질들의 배기를 제어한다.
일부 예들에서, Ge 나노와이어들은 400 ℃ 내지 600 ℃의 범위의 기판 온도로 플라즈마를 사용하지 않는 열적 프로세스를 사용하여 성장한다. 게르만 (GeH4) 을 포함하는 전구체 가스가 프로세싱 챔버로 공급된다. 캐리어 가스, 예컨대 분자 수소 (H2), 아르곤 (Ar) 또는 이의 혼합물이 프로세싱 챔버로 공급된다. 일부 예들에서, GeH4/H2 비는 1:1 내지 1:100 (예를 들어 1:10) 의 미리 결정된 범위의 비로 챔버에 공급된다. 일부 예들에서, 챔버 압력은 0.5 내지 5 Torr의 범위로 유지된다. 일부 예들에서, 프로세스 반응 시간은 5 내지 60 분의 범위이다.
RF 플라즈마는 전처리 동안 단독으로 또는 HF 산 딥핑과 함께 사용될 수도 있다. 일부 예들에서, 전처리 동안 프로세스 온도는 20 ℃ 내지 500 ℃의 온도 범위 내이다. 일부 예들에서, 전처리 동안 프로세스 압력은 30 mTorr 내지 200 mTorr의 범위 내이다. 일부 예들에서, 전처리 동안 프로세스 가스 혼합물은 질소 트리플루오라이드 (NF3) 만 또는 아르곤 (Ar) 및 NF3를 포함한다. 일부 예들에서, 전처리 동안 Ar/NF3의 비는 1:1 내지 10:1의 범위 내이다. 일부 예들에서, 전처리 동안 RF 전력은 50 W 내지 500 W의 범위이다. 일부 예들에서, 전처리 동안 프로세스 기간은 15 초 내지 10 분의 범위이다. 다른 예들에서, RF 플라즈마는 희석된 HF 산 전처리와 결합하여 사용된다. 즉, 기판은 상기 기술된 바와 같이 희석된 HF 산으로 먼저 전처리되고, RF 플라즈마 프로세스가 이어진다. 일부 예들에서, 기판에 대한 플라즈마 손상을 최소화하기 위해 선택가능한 다운스트림 플라즈마 샤워헤드 (도 3의 145에서) 가 도 3에서 윈도우 (108) 와 기판 지지부 사이에 위치된다. 일부 예들에서, 샤워헤드 (145) 는 복수의 이격된 쓰루홀들을 규정하는 플레이트를 포함한다.
도 4에서, Ge 또는 SiGe 나노와이어들 (22) 의 상부 부분들을 노출하도록 옥사이드 층 (16) 이 Ge 또는 SiGe 나노와이어들에 대해 선택적으로 에칭 백된 후 기판 (10) 이 도시된다. 일부 예들에서, 옥사이드 층 (16) 은 Ge 또는 SiGe에 대해 높은 비로 에칭된다. 일부 예들에서, 선택도는 5:1, 10:1, 50:1 또는 100:1보다 크다. 일부 예들에서, 희석된 HF 산을 사용하여 습식 에칭함으로써 선택적인 에칭이 수행된다. 일부 예들에서, HF 산은 10:1 내지 100:1의 비로 물로 희석된다.
이제 도 5 내지 도 7을 참조하면, 도핑, 어닐링, 및 게이트 유전체 막의 증착을 포함하는 기판 (10) 의 추가 프로세싱이 도시된다. 도 5에서, 노출된 상부 부분들이 도핑된다. 일부 예들에서, 26에 도시된 바와 같이 플라즈마 또는 ALD 도핑이 수행된다.
단지 예를 들면, 적합한 도핑 프로세스들은 공동으로 양도된, 2015년 12월 14일 출원되고 명칭이 "Conformal Doping Using Dopant Gas on Hydrogen Plasma Treated Surface"인 미국 특허 출원 번호 제 14/967,994 호 및 2015년 6월 10일 출원되고 명칭이 "Systems and Methods for Forming Ultra-Shallow Junctions"인 미국 특허 출원 번호 제 14/735,541 호에 도시되고 기술되고 상기 출원 양자는 전체가 참조로서 인용된다.
일부 예들에서, 도펀트, 예컨대 붕소 (B), 인듐 (In), 인 (P), 비소 (As), 안티몬 (Sb), 등이 증착되지만, 다른 도핑 종이 사용될 수도 있다. 도 6에서, 기판 (10) 은 표면들을 준비하고 그리고/또는 도펀트들을 확산시키도록 28에 도시된 바와 같이 어닐링된다. 도 7에서, 게이트 유전체 층 (32) 이 증착된 후 기판 (10) 이 도시된다. 일부 예들에서, 게이트 유전체 층 (32) 은 ALD를 사용하여 증착된다. 일부 예들에서, 게이트 유전체 층은 하이-k 유전체 재료 예컨대 SiO2, 하프늄 다이옥사이드 (HfO2), 또는 다른 재료로 이루어질 수도 있다.
이제 도 8 내지 도 10을 참조하면, 기판 (10) 의 부가적인 프로세싱이 도시된다. 도 8에서, 갭 충진 층 (38) 의 증착 후 기판 (10) 이 도시된다. 갭 충진 층 (38) 의 CMP가 수행될 수도 있다. 일부 예들에서, 갭 충진 층 (38) 은 옥사이드 막 예컨대 SiO2를 포함하지만, 다른 타입들의 막이 사용될 수 있다.
도 9에서, 게이트 유전체 층들 (32) 에 대응하는 게이트 영역들 둘레에 게이트 개구부들 (40) 을 생성하도록 갭 충진 층 (38) 을 마스킹하고 에칭한 후 기판 (10) 이 도시된다. 도 10에서, 게이트 개구부들 (40) 내에 금속 (46) 을 증착하도록 금속화가 사용된 후 기판 (10) 이 도시된다. 금속화 후, CMP가 수행될 수도 있다.
도 11을 이제 참조하면, Ge 또는 SiGe 나노와이어들을 포함하는 디바이스들을 형성하기 위한 방법 (150) 이 도시된다. 156에서, 실리콘 층 및 복수의 비아들을 규정하는 유전체 층을 포함하는 기판이 제공된다. 160에서, Ge 또는 SiGe 나노와이어들로 비아들이 충진된다. 162에서, Ge 또는 SiGe 나노와이어들의 상부 부분들을 노출시키도록 옥사이드 층이 에칭 백된다.
166에서, Ge 또는 SiGe 나노와이어들의 노출된 상부 부분들이 도핑된다. 일부 예들에서, 플라즈마 도핑 또는 ALD 도핑을 사용하여 도핑이 수행되지만, 다른 도핑 방법들이 사용될 수도 있다. 168에서, 표면들을 보수하고 그리고/또는 도펀트 확산을 향상시키도록 기판이 어닐링된다.
172에서, 게이트 유전체 층이 Ge 또는 SiGe 나노와이어들의 상부 부분들 상에 증착된다. 일부 예들에서, 게이트 유전체 층은 ALD를 사용하여 증착되지만, 다른 프로세스들이 사용될 수도 있다. 176에서, 옥사이드 갭 충진이 수행된다. 180에서, CMP가 수행된다. 184에서, 게이트 개구부들을 생성하도록 게이트 영역 둘레에서 갭 충진 옥사이드는 마스킹되고 에칭된다. 188에서, 게이트 금속으로 게이트 개구부들을 충진하도록 금속화가 수행된다. 192에서, CMP가 게이트 금속에 대해 수행된다.
이제 도 12 내지 도 15를 참조하면, Ge 또는 SiGe 나노와이어들을 형성하기 위한 또 다른 예가 도시된다. 도 12에서, Ge 또는 SiGe 나노와이어들 (22) 의 제 1 또는 하단 부분 (212) 이 도핑 없이 증착된다. 도 13에서, Ge 또는 SiGe 나노와이어들 (22) 의 제 2 또는 중간 부분 (214) 이 인시츄 도핑을 사용하여 증착된다. 즉, Ge 또는 SiGe 나노와이어들 (22) 을 증착하기 위한 프로세스 가스 혼합물은 선택된 도펀트 종에 대한 전구체 가스를 더 포함한다. 일부 예들에서, Ge 또는 SiGe 나노와이어들의 추가 증착은 제 2 부분이 증착된 후에 종료된다. 다른 예들에서, Ge 또는 SiGe 나노와이어들의 제 3 또는 상부 부분이 증착된다.
도 14에서, Ge 또는 SiGe 나노와이어들 (22) 의 제 3 또는 상부 부분 (216) 이 도핑 없이 증착된다. 대안적으로 도 15에서, Ge 또는 SiGe 나노와이어들 (22) 의 제 3 또는 상부 부분 (220) 이 제 2 부분 (214) 과 상이한 도핑 (즉, 상이한 도핑 종 및/또는 상이한 도핑 농도) 을 사용하여 증착된다.
이제 도 16을 참조하면, 본 개시에 따라 Ge 또는 SiGe 나노와이어들을 갖는 디바이스들을 형성하기 위한 방법 (350) 이 도시된다. 356에서, 실리콘 층 및 비아들을 규정하는 옥사이드 층을 포함하는 기판이 제공된다. 360에서, 비아들을 부분적으로 충진하도록 Ge 또는 SiGe 나노와이어들의 제 1 부분이 도핑 없이 증착된다. 364에서, Ge 또는 SiGe 나노와이어들의 제 2 부분이 제 1 도펀트 종을 사용하는 인시츄 도핑과 함께 증착된다. 366에서, Ge 또는 SiGe 나노와이어들의 제 3 부분이 도핑 없이 또는 제 1 도펀트 종 및/또는 농도와 상이한 제 2 도펀트 종 및/또는 농도로 선택가능하게 증착된다.
368에서, 옥사이드 층의 부분들은 Ge 또는 SiGe 나노와이어들의 상부 부분들을 노출하도록 에칭 백된다. 372에서, 게이트 유전체 층이 Ge 또는 SiGe 나노와이어들의 노출된 상부 부분들 상에 증착된다. 376에서, 옥사이드 막이 갭들을 충진하도록 증착된다. 380에서, CMP가 옥사이드 막에 대해 수행된다. 384에서, 게이트 개구부들을 생성하도록 게이트 영역에 인접한 영역들이 마스킹되고 에칭된다. 388에서, 게이트 금속으로 게이트 개구부들을 충진하도록 금속화가 수행된다. 392에서, 게이트 금속에 대해 CMP가 수행된다.
전술한 기술은 본질적으로 단순히 예시적이고 어떠한 방법으로도 개시, 이들의 애플리케이션 또는 용도들을 제한하도록 의도되지 않는다. 개시의 광범위한 교시가 다양한 형태들로 구현될 수 있다. 따라서, 본 개시는 특정한 예들을 포함하지만, 다른 수정 사항들이 도면들, 명세서, 및 이하의 청구항들을 연구함으로써 명백해질 것이기 때문에, 본 개시의 진정한 범위는 이렇게 제한되지 않아야 한다. 방법 내의 하나 이상의 단계들이 본 개시의 원리들을 변경하지 않고 상이한 순서로 (또는 동시에) 실행될 수도 있다는 것이 이해되어야 한다. 또한, 실시예들 각각이 특정한 피처들을 갖는 것으로 상기에 기술되었지만, 본 개시의 임의의 실시예에 대하여 기술된 임의의 하나 이상의 이들 피처들은, 조합이 명시적으로 기술되지 않아도, 임의의 다른 실시예들의 피처들로 및/또는 임의의 다른 실시예들의 피처들과 조합하여 구현될 수 있다. 즉, 기술된 실시예들은 상호 배타적이지 않고, 하나 이상의 실시예들의 또 다른 실시예들과의 치환들이 본 개시의 범위 내에 남는다.
엘리먼트들 간 (예를 들어, 모듈들, 회로 엘리먼트들, 반도체 층들, 등 간) 의 공간적 및 기능적 관계들은, "연결된 (connected)", "인게이지된 (engaged)", "커플링된 (coupled)", "인접한 (adjacent)", "옆에 (next to)", "~의 상단에 (on top of)", "위에 (above)", "아래에 (below)", 및 "배치된 (disposed)"을 포함하는, 다양한 용어들을 사용하여 기술된다. "직접적 (direct)"인 것으로 명시적으로 기술되지 않는 한, 제 1 엘리먼트와 제 2 엘리먼트 간의 관계가 상기 개시에서 기술될 때, 이 관계는 제 1 엘리먼트와 제 2 엘리먼트 사이에 다른 중개하는 엘리먼트가 존재하지 않는 직접적인 관계일 수 있지만, 또한 제 1 엘리먼트와 제 2 엘리먼트 사이에 (공간적으로 또는 기능적으로) 하나 이상의 중개하는 엘리먼트들이 존재하는 간접적인 관계일 수 있다. 본 명세서에서 논의된 바와 같이, 구 A, B, 및 C 중 적어도 하나는 비배타적인 논리 OR를 사용하여, 논리적으로 (A 또는 B 또는 C) 를 의미하는 것으로 해석되어야 하고, "적어도 하나의 A, 적어도 하나의 B, 및 적어도 하나의 C"를 의미하도록 해석되지 않아야 한다.
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부일 수 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.

Claims (21)

  1. 나노와이어 반도체 디바이스들을 형성하는 방법에 있어서,
    a) 비아들을 규정하는 옥사이드층을 포함하는 기판을 제공하는 단계;
    b) 상기 비아들 내에 나노와이어들을 증착하는 단계로서, 상기 나노와이어들은 게르마늄 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 이루어진, 상기 나노와이어들을 증착하는 단계;
    c) 상기 나노와이어들의 상부 부분들을 노출하도록 상기 나노와이어들에 대해 상기 옥사이드층을 선택적으로 에칭 백 (etching back) 하는 단계; 및
    d) 도펀트 종을 사용하여 상기 나노와이어들의 상기 노출된 상부 부분들을 도핑하는 단계를 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  2. 제 1 항에 있어서,
    e) 상기 기판을 어닐링하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 나노와이어들은 단결정인, 나노와이어 반도체 디바이스들을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 기판은,
    실리콘 층을 포함하고,
    상기 옥사이드 층은 상기 실리콘 층 상에 증착되고 그리고 상기 옥사이드 층은 상기 비아들을 규정하도록 패터닝되는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  5. 제 1 항에 있어서,
    e) 상기 나노와이어들의 상기 노출된 상부 부분들 상에 게이트 유전체 층들을 증착하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  6. 제 5 항에 있어서,
    f) 갭 충진을 수행하도록 상기 기판 상에 옥사이드 막을 증착하는 단계; 및
    g) 상기 옥사이드 막의 CMP (chemical mechanical polishing) 를 수행하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  7. 제 6 항에 있어서,
    h) 상기 옥사이드 막 내에 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하는 단계로서, 상기 마스킹되지 않은 영역들은 상기 게이트 유전체 층들에 대응하는 게이트 영역들에 인접하게 위치되는, 상기 규정하는 단계; 및
    i) 게이트 개구부들을 생성하도록 상기 마스킹되지 않은 영역들을 에칭하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  8. 제 7 항에 있어서,
    j) 게이트 금속으로 상기 게이트 개구부들을 충진하도록 금속화를 수행하는 단계; 및
    k) 상기 게이트 금속에 대해 CMP를 수행하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 단계 d) 의 상기 도핑은 플라즈마 프로세스 및 ALD (atomic layer deposition) 프로세스로 구성된 그룹으로부터 선택된 프로세스를 사용하여 수행되는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  10. 제 5 항에 있어서,
    상기 단계 e) 에서 상기 게이트 유전체 층들을 증착하는 단계는 ALD 프로세스를 사용하여 수행되는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  11. 나노와이어 반도체 디바이스들을 형성하는 방법에 있어서,
    a) 비아들을 규정하는 옥사이드층을 포함하는 기판을 제공하는 단계;
    b) 상기 비아들 내에 나노와이어들의 제 1 부분을 증착하는 단계로서, 상기 나노와이어들의 상기 제 1 부분은 게르마늄 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 이루어진, 상기 나노와이어들의 상기 제 1 부분을 증착하는 단계;
    c) 상기 비아들 내에 상기 나노와이어들의 제 2 부분을 증착하고 인시츄 도핑을 수행하는 단계로서, 상기 나노와이어들의 상기 제 2 부분은 상기 재료로 이루어지고 제 1 도펀트 종으로 도핑되는, 상기 나노와이어들의 상기 제 2 부분을 증착하고 인시츄 도핑을 수행하는 단계; 및
    d) 상기 나노와이어들의 상부 부분들을 노출하도록 상기 나노와이어들에 대해 상기 옥사이드층을 선택적으로 에칭 백하는 단계를 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  12. 제 11 항에 있어서,
    e) 상기 기판을 어닐링하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  13. 제 11 항에 있어서,
    상기 나노와이어들은 단결정인, 나노와이어 반도체 디바이스들을 형성하는 방법.
  14. 제 11 항에 있어서,
    상기 기판은,
    실리콘 층을 포함하고,
    상기 옥사이드 층은 상기 실리콘 층 상에 증착되고 그리고 상기 옥사이드 층은 상기 비아들을 규정하도록 패터닝되는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  15. 제 11 항에 있어서,
    상기 단계 c) 후 그리고 상기 단계 d) 전에:
    c1) 상기 비아들 내에 상기 나노와이어들의 제 3 부분을 증착하고 인시츄 도핑을 수행하는 단계로서, 상기 나노와이어들의 상기 제 3 부분은 상기 재료로 이루어지고 적어도 하나의 제 2 도펀트 종 및/또는 제 2 도핑 농도로 도핑되는, 상기 제 3 부분을 증착하고 인시츄 도핑을 수행하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  16. 제 11 항에 있어서,
    상기 단계 c) 후 그리고 상기 단계 d) 전에:
    c1) 상기 비아들 내에 상기 나노와이어들의 제 3 부분을 증착하는 단계로서, 상기 나노와이어들의 상기 제 3 부분은 상기 재료로 이루어지고 도핑되지 않는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  17. 제 11 항에 있어서,
    e) 상기 나노와이어들의 상기 노출된 상부 부분들 상에 게이트 유전체 층들을 증착하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  18. 제 17 항에 있어서,
    f) 갭 충진을 수행하도록 옥사이드 막을 증착하는 단계; 및
    g) 상기 옥사이드 막의 CMP를 수행하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  19. 제 18 항에 있어서,
    h) 상기 옥사이드 막 내에 마스킹된 영역들 및 마스킹되지 않은 영역들을 규정하는 단계로서, 상기 마스킹되지 않은 영역들은 상기 게이트 유전체 층들에 대응하는 게이트 영역들에 인접하게 위치되는, 상기 규정하는 단계; 및
    i) 게이트 개구부들을 생성하도록 상기 마스킹되지 않은 영역들을 에칭하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  20. 제 19 항에 있어서,
    j) 게이트 금속으로 상기 게이트 개구부들을 충진하도록 금속화를 수행하는 단계; 및
    k) 상기 게이트 금속의 CMP를 수행하는 단계를 더 포함하는, 나노와이어 반도체 디바이스들을 형성하는 방법.
  21. 제 17 항에 있어서,
    상기 단계 f) 에서 상기 게이트 유전체 층들을 증착하는 단계는 ALD 프로세스를 사용하여 수행되는, 나노와이어 반도체 디바이스들을 형성하는 방법.
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