KR20170102816A - 반도체 기판들 상의 희토류 금속 표면-활성화된 플라즈마 도핑 - Google Patents

반도체 기판들 상의 희토류 금속 표면-활성화된 플라즈마 도핑 Download PDF

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KR20170102816A
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rare earth
yttrium
chamber
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윤상 김
레자 아르가바니
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램 리써치 코포레이션
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    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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Abstract

이트륨-함유 막과 같은 희토류 금속-함유 막의 증착 기법 및 어닐링 기법을 사용하여 반도체 기판들을 도핑하는 방법들이 본 명세서에 제공된다. 희토류 금속-함유 막들은 바이어스 없이 기체, 액체 또는 고체 전구체들을 사용하여 증착되고 컨포멀하게 (conformally) 증착될 수도 있다. 일부 실시예들은 플라즈마를 사용하는 증착을 수반할 수도 있다. 기판들은 약 500 ℃ 미만의 온도들에서 어닐링될 수도 있다.

Description

반도체 기판들 상의 희토류 금속 표면-활성화된 플라즈마 도핑{RARE EARTH METAL SURFACE-ACTIVATED PLASMA DOPING ON SEMICONDUCTOR SUBSTRATES}
집적회로 (IC : integrated circuit) 제작에서, 트랜지스터들과 같은 반도체 디바이스들은 실리콘 기판 상에 제조되고 그 후 목표된 회로 기능들을 수행하도록 함께 연결된다. 이 연결 프로세스는 일반적으로 "금속화 (metallization)"라고 불리우며, 수많은 포토리소그래픽 패터닝 (photolithographic patterning), 에칭, 및 증착 단계들을 사용하여 수행될 수 있다.
연결들을 형성하기 위해, 금속화 층들은 반도체 디바이스들을 상호연결하도록 전기적 통로들로서 기능하는 상호연결 구조체들 및 비아 (vias) 를 포함한다. 금속화 층들에서, 상호연결 구조체들 및 비아는 금속-반도체 컨택트를 형성하도록 기판과 컨택트를 형성한다. 그러나, 직접적인 금속 대 반도체 컨택트는 매우 저항성일 수도 있다. 디바이스들의 스케일이 점점 보다 작아짐에 따라, 그러한 저항성이 크게 바람직하지 못할 수 있다.
기판들을 프로세싱하는 방법들이 본 명세서에서 제공된다. 일 양태는 희토류 금속 소스를 프로세스 챔버에 도입하는 단계; 기판 상의 반도체 재료 위에 컨포멀한 (conformal) 희토류 금속-함유 막을 증착하는 단계; 및 기판의 표면 상에 희토류 금속-도핑된 반도체 재료를 형성하도록 500 ℃보다 낮은 온도에서 기판을 어닐링하는 단계에 의해 플라즈마 챔버 내에 하우징된 (housed) 기판을 프로세싱하는 방법을 수반한다.
다양한 실시예들에서, 희토류 금속 소스는 희토류 금속-함유 전구체를 점화 (igniting) 함으로써 생성된 플라즈마를 포함한다. 컨포멀한 희토류 금속-함유 막은 약 2 ㎚ 내지 약 5 ㎚ 두께로 증착될 수도 있다. 컨포멀한 희토류 금속-함유 막은 바이어스의 인가 없이 증착될 수도 있다. 희토류 금속-함유 막은 트랜지스터의 소스 또는 드레인 영역 위에 증착될 수도 있다. 일부 실시예들에서, 트랜지스터는 FinFET이다.
기판은 급속 열 어닐링 (rapid thermal annealing) 을 사용하여 어닐링될 수도 있다. 일부 실시예들에서, 기판은 패터닝된다 (patterned). 기판은 약 10 ㎚보다 작은 피처 개구들을 가지는 피처들을 포함할 수도 있다. 일부 실시예들에서, 피처들은 약 1.5:1보다 큰 종횡비들을 가진다.
다양한 실시예들에서, 희토류 금속 소스는 이트륨 (yttrium) 을 포함한다.
희토류 금속 소스는 액체일 수도 있다. 일부 실시예들에서, 희토류 금속 소스는 약 60 ℃ 내지 약 300 ℃ 끓는점을 가진다.
희토류 금속 소스는 고체일 수도 있다. 일부 실시예들에서, 희토류 금속 소스는 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)), 트리스(시클로펜타디에닐)이트륨(III) (tris(cyclopentadienyl)yttrium(III)), 트리스[엔, 엔-비스(트리메틸실릴)아미드]이트륨 (tris[N,N-bis(trimethylsilyl)amide]yttrium), 이트륨(III) 플루오라이드 (yttrium(III) fluoride), 이트륨(III) 아이오다이드 (yttrium(III) iodide), 및 이트륨(III) 클로라이드 (yttrium(III) chloride) 중 임의의 하나이다. 특정한 실시예들에서, 희토류 금속 소스는 트리스(부틸시클로펜타디에닐)이트륨(III) 일 수도 있다.
반도체 재료는 실리콘, 실리콘 게르마늄 (germanium), 게르마늄, 및 실리콘 카바이드 (carbide) 중 임의의 것일 수도 있다. 일부 실시예들에서, 도핑된 반도체 재료는 실리사이드 (silicide) 가 아니다.
다양한 실시예들에서, 방법은, 희토류 금속 소스를 프로세스 챔버에 도입하는 단계에 앞서 그리고 컨포멀한 희토류 금속-함유 막을 증착하는 단계에 앞서, 플루오린화수소 산 (hydrofluoric acid) 에 기판을 노출 (exposing) 시킴으로써 기판을 전-세정 (pre-cleaning) 하는 단계를 더 포함한다.
또 다른 양태는 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치를 포함하고, 이 장치는 적어도 하나의 프로세스 챔버가 반도체 기판을 가열하기 위한 가열된 페데스탈을 포함하는 하나 이상의 프로세스 챔버들; 프로세스 챔버들 내로의 (into) 그리고 플로우-제어 하드웨어와 연관된 (associated) 하나 이상의 가스 주입구들 (inlets); 및 적어도 하나의 프로세서 및 메모리가 서로간 패터닝게 (communicatively) 연결되고, 적어도 하나의 프로세서가 플로우-제어 하드웨어와 적어도 동작하게 (operatively) 연결되고, 그리고 메로리는 기판 상의 반도체 재료 위에 컨포멀한 희토류 금속-함유 막을 증착하도록 프로세스 챔버에 희토류 금속 소스를 도입하는 것 및 기판의 표면 상의 희토류 금속-도핑된 반도체 재료를 형성하도록 500 ℃보다 낮은 온도에서 기판을 가열하는 것에 의해 플로우-제어 하드웨어를 적어도 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행가능한 (computer-executable) 인스트럭션들 (instructions) 을 저장하는, 적어도 하나의 프로세서 및 메모리를 가지는 제어기를 포함한다.
장치는, 희토류 금속 소스가 희토류 금속-함유 전구체를 점화함으로써 생성된 플라즈마를 포함하는, 플라즈마 생성기를 더 포함할 수도 있다. 장치는 반도체 기판을 세정하기 위한 환경적으로 폐쇄된 (environmentally closed) 챔버를 더 포함할 수도 있다. 일부 실시예들에서, 장치는 에어 브레이크 (air break) 없이 환경적으로 폐쇄된 챔버와 하나 이상의 프로세스 챔버들 사이의 반도체 기판을 이동시킬 수 있는 (capable of moving) 로봇을 더 포함한다. 일부 실시예들에서, 장치는 또한 고체 소스를 증발시키기 (vaporizing) 위한 고체 소스 증발기 (evaporator) 를 포함할 수도 있다.
이러한 그리고 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 트랜지스터 디바이스와 같은 실리사이드 (silicide) 를 가지는 종래의 반도체 디바이스의 단면 개략도를 도시한다.
도 2는 FinFET 반도체 디바이스의 삼차원 개략도를 도시한다.
도 3은 반도체 디바이스의 상호연결 구조를 제작하는 방법을 예시하는 프로세스 흐름도를 도시한다.
도 4a 내지 도 4e는 반도체 디바이스의 상호연결 구조를 제작하는 방법에서 다양한 스테이지들의 단면 개략도들을 도시한다.
도 5는 특정한 개시된 실시예들에 따른 반도체 디바이스의 상호연결 구조를 제작하는 방법을 예시하는 프로세스 흐름도를 도시한다.
도 6a 내지 도 6e는 특정한 개시된 실시예들에 따른 반도체 디바이스의 상호연결 구조를 제작하는 방법에서 다양한 스테이지들의 단면 개략도들을 도시한다.
도 7a 내지 도 7c는 기판을 세정하는데 사용될 수도 있는 단일 웨이퍼 챔버의 개략도들을 도시한다.
도 8은 개시된 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 9는 반도체 디바이스의 상호연결 구조를 제작하기 위한 프로세싱 시스템의 개략 평면도를 도시한다.
도 10a 내지 도 10c는 이트륨-함유 막의 증착 후의 기판들의 SEM 이미지들이다.
도 11은 특정한 개시된 실시예들에 따른 프로세스된 기판들에 대한 특정 어닐링 온도들에서 이트륨 농도 대 깊이의 그래프들이다.
도 12a 및 도 12b는 특정한 개시된 실시예들에 따른 프로세스된 기판들에 대한 특정 증착 기간들에서 이트륨 농도 대 깊이의 그래프들이다.
뒤따르는 기술에서, 수많은 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 설명된다. 개시된 실시예들은 이러한 구체적인 상세들의 일부 또는 전부 없이도 실시될 수도 있다. 다른 사례들에서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 자세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술될 것이지만, 그것은 개시된 실시예들을 제한하도록 의도된 것이 아니라는 것이 이해될 것이다.
개시된 실시예들이 다양한 애플리케이션들에서 사용될 수도 있으나, 일 유용한 애플리케이션은 MOS (metal oxide semiconductor) 전계-효과 (field-effect) 트랜지스터들을 포함하는 트랜지스터들의 제조에 있다. MOS 트랜지스터들은 NMOS (negative channel metal oxide semiconductor) 트랜지스터 및 PMOS (positive channel metal oxide semiconductor) 트랜지스터라는 두 가지 유형들을 포함할 수 있다. 트랜지스터들 및 다른 디바이스들은 IC들을 형성하도록 상호연결 구조를 사용하여 상호연결될 수도 있다.
도 1은 실리사이드 (silicide) 층들을 가지는 트랜지스터의 단면 개략도를 도시한다. 트랜지스터 (100) 는 전형적으로 실리콘과 같은 반도체 재료로 만들어진 기판 (102) 상에 형성될 수도 있다. 트랜지스터 (100) 는 게이트 유전체 (106), 게이트 전극 (108), 스페이서들 (110), 소스 영역 (104a), 및 드레인 영역 (104b) 을 포함한다. PMD (pre-metal dielectric) 층 (130) 은 트랜지스터 (100) 및 기판 (102) 위에 형성된다. 비아들 (vias) 이 PMD 층 (130) 내에 형성된다.
비아들은 기판 (102) 의 표면 상에 모든 산화물들 (oxides) 을 제거하도록 전세정될 (pre-cleand) 수도 있다. 예를 들어, 기판 (102) 은 표면으로부터 산화물을 제거하도록 플루오린화수소 산 (HF) 에 기판의 노출을 수반하는 습식 기법을 사용하여 전세정될 수도 있다. 기판 (102) 이 전세정된 후에, 비아들은, 금속이 전기적 컨택트들 (150) 을 형성하도록 기판 (102) 의 소스 및 드레인 영역들 (104a 및 104b) 위에 증착되도록, 전기 도전성 재료 (electrically conductive material) 로 충진될 수도 있다. 금속은 실리사이드 층 또는 저마나이드 (germanium) 층 (105) 을 각각 형성하도록 실리콘 또는 게르마늄 (germanium) 과 반응할 수 있는 모든 금속을 포함할 수 있다. 그런 금속들의 예들은 티타늄 (Ti), 탄탈륨 (Ta), 텅스텐 (W), 코발트 (Co), 니켈 (Ni), 백금 (Pt), 팔라듐 (Pd), 및 이들의 합금들을 포함한다. 금속들의 증착은 CVD (chemical vapor deposition), PVD (physical vapor deposition), 스퍼터링 (sputtering), 증발 (evaporation), 도금 (plating), 및 유사한 것과 같은 종래의 증착 기법들을 사용하여 달성될 수 있다. 비아들에서 전기 도전성 재료는 게이트 전극 (108) 뿐만 아니라 기판 (102) 의 소스 및 드레인 영역들 (104a 및 104b) 과 전기적으로 연결된 전기적 컨택트들 (150) 을 형성한다. 전기적 연결을 향상시키기 위해, 실리사이드 층들 (105) 은, 도 1에 예시된 것처럼, 소스 및 드레인 영역들 (104a 및 104b) 의 표면 상에 형성된다. 실리사이드 층들 (105) 은 전기적 컨택트들 (150) 과 소스 및 드레인 영역들 (104a 및 104b) 의 전기적 저항을 감소시킨다. 금속은 RTP (rapid thermal processing) 어닐링 또는 레이저 어닐링과 같은 어닐링 기법들을 사용하여 실리사이드 층 또는 저마나이드 층 (150) 을 형성하도록 어닐링될 수도 있다. 어닐링은 약 300 ℃ 내지 약 3000 ℃ 온도에서 수행될 수 있다. 어닐링 후 실리사이드의 형성 시, 미반응 (unreacted) 금속 부분들은 종래의 에칭 기법들을 사용하여 에칭될 (etched away) 수도 있다. 임의의 이러한 단계들은 실리사이드 층 또는 저마나이드 층 (150) 을 형성하도록 반복될 수도 있다.
도 2는 예시적인 FinFET (fin-shaped field effect transistor) 구조 (200) 를 도시한다. 기판 (202) 는 반도체 기판일 수도 있다. 이 구조에서, 표면들 (214b 및 204b) 은 드레인 영역들에 대응하지만, 표면들 (214a 및 204a) 은 소스 영역들에 대응한다. 라이너 (212) 는 실리콘 옥사이드 (silicon oxide) 와 같은 절연체 재료 (230) 로부터 기판 (202) 의 반도체 재료를 분리한다. 박막 게이트 (thin gate) 유전체 층들 (206b 및 206a) 은 절연체 재료 (230) 위에 증착될 수도 있고, 스페이서들 (210), 게이트 전극 (208), 게이트 전극 배리어 (208a) 를 포함하는 게이트로부터 절연체 재료 (230) 을 분리할 수도 있다. 전기적 컨택트 (250) 는 게이트의 상단 위에 형성된다. 도 1과 같이, 실리사이드 층들이 소스 영역들 (214a 및 204a) 및 드레인 영역들 (214b 및 204b) 에 형성될 수도 있으나, 종래의 기법들은 작은 디바이스들에서 저 저항률 (low resistivity) 컨택트를 형성하기에는 불충분하다.
디바이스들이 작아짐에 (shrink) 따라, 트랜지스터 구조는 작아지고 소스 및 드레인 영역들은 점점 보다 가깝게 이동된다. 그 결과, 반도체 재료와 텅스텐과 같은 전기 도전성 컨택트 재료 사이의 저항률을 감소시키도록, 도핑된 소스 및 드레인 영역들의 표면들은, 트랜지스터의 기능에 영향을 미침 없이 저항률을 감소시키도록 충분히 얕게 (shallow) 유지되어야 된다. 그러나, 작은 임계 치수 비아들 (small critical dimension vias) 내의 저항률을 감소시키도록 반도체 재료를 도핑하기 위한 현재 기법들은 복잡한 멀티-층 (multi-layer) 도핑 기법들을 요구할 수도 있고 비효율적이다.
도 3은 도 4a 내지 도 4e의 다양한 동작들을 하는 (undergoing) 예시적인 트랜지스터의 대응하는 개략도들을 가지고 종래의 기법들을 사용하여 트랜지스터를 형성하기 위한 예시적인 프로세스 흐름도를 도시한다. 도 4a 내지 도 4e는 반도체 디바이스의 상호연결 구조를 제작하는 방법에서 다양한 단계들의 단면 개략도들을 도시한다. 도 4a 내지 도 4e가 전계 효과 (field effect) 트랜지스터를 도시하나, 같거나 유사한 프로세스 플로우가 FinFET에 적용될 수도 있다는 것을 주의한다. 도 3에서 논의된 동작들은 도 4a 내지 도 4e의 대응하는 단면 개략도들에 대하여 논의될 것이다.
도 3에서, 프로세스 (300) 는 반도체 디바이스가 제공되는 동작 (310) 으로 시작한다. 반도체 디바이스는 기판, 기판 위에 형성된 게이트 유전체, 게이트 유전체 위에 형성된 게이트 전극, 및 기판 내의 그리고 게이트 전극의 좌우로 반대 측면들 상의 소스 및 드레인 영역들을 포함한다. 반도체 디바이스는 MOS 전계-효과 트랜지스터 디바이스와 같은 트랜지스터 디바이스일 수 있다.
도 4a는 트랜지스터 디바이스와 같은 반도체 디바이스 (400) 의 단면 개략도의 예를 도시한다. 반도체 디바이스 (400) 는 기판 (402) 을 포함한다. 기판 (402) 은 다른 것들보다 실리콘, 게르마늄, 안티몬화 인듐 (indium antimonide), 텔루르화납 (lead telluride), 비화 인듐 (indium arsenide), 인화 인듐 (indium phosphide), 비화 갈륨 (gallium arsenide), 및 안티몬화 갈륨 (gallium antimonide) 과 같은 임의의 반도체 재료을 포함할 수 있다. 일부 실시예들에서, 기판 (402) 는 벌크 (bulk) 실리콘, 또는 SOI (silicon-on-insulator) 구조를 사용하여 형성될 수도 있다. 그러나, 기술분야에서 공지된 모든 반도체 구조들이 기판 (402) 을 위해 사용될 수도 있다는 것이 이해되어야 한다.
반도체 디바이스 (400) 는 또한 기판 (402) 위에 게이트 유전체 (406), 및 게이트 유전체 (406) 위에 게이트 전극 (408) 을 포함한다. 소스 및 드레인 영역들 (404a 및 404b) 각각은 기판 (402) 내에 그리고 게이트 유전체 (406) 의 좌우로 반대 측면들 상에 형성될 수도 있다. 일부 실시예들에서, 소스 및 드레인 영역들 (404a 및 404b) 각각은 도핑 프로세스들을 사용하여 n-도핑되거나 p-도핑될 수도 있다. 스페이서들 (410) 은 게이트 유전체 (406) 의 좌우로 반대 측면들 상에 또는 기판 (402) 위에 형성될 수도 있다.
도 3으로 돌아가면, 동작 (320) 에서, PMD (pre-metal dielectric) 층이 기판 위에 증착된다. 일부 실시예들에서, 계면층 (interfacial layer) (미도시) 이 PMD 층으로부터 소스 및 드레인 영역들을 분리시키면서 동작 (310) 과 동작 (320) 사이에 증착되었을 수도 있음에 주의하라. PMD 층은 기술분야에서 공지된 임의의 종래의 증착 방법을 사용하여 계면 유전체 층 위에 증착될 수도 있다. 일부 실시예들에서, PMD 층 및 계면 유전체 모두의 CVD에 의한 증착은 진공 브레이크 (vacuum break) 를 도입하지 않고 수행될 수 있다.
도 4b는 반도체 디바이스 (400) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 도 4b는 소스 및 드레인 영역들 (404a 및 404b) 위에 증착된 두꺼운 PMD 층 (430) 을 도시한다. 일부 사례들에서, PMD 층 (430) 은 또한 ILD (interlayer dielectric) 층으로 지칭될 수도 있다. PMD 층 (430) 은 임의의 유전체 재료로 형성될 수도 있다. 일부 실시예들에서, 유전체 재료는 상대적으로 낮은 유전 상수를 가질 수 있다. 유전체 재료들의 예들은 산화 실리콘 (SiO2), 탄소 도핑된 산화물 (CDO), 질화 실리콘 (Si3N4), 퍼플루오로시클로부탄 (PFCB : perfluorocyclobutane) 및 폴리 테트라플루오로에틸렌 (PTFE : polytetrafluoroethylene) 과 같은 폴리머들, 플루오로실리케이트 글래스 (FSG : fluorosilicate glass), 및 오가노실리케이트 글래스 (organosilicate glass) 를 포함할 수 있다. PMD 층 (430) 은 유전 상수를 보다 감소시키도록 포어들 (pores) 또는 다른 공극들 (voids) 을 포함할 수도 있다.
도 3을 다시 참조하면, 동작 (330) 에서, PMD 층은 선택가능하게 폴리싱되거나 (polished) 평탄화될 (planarized) 수도 있다. 일부 실시예들에서, PMD 층 및 계면 유전체는 게이트 전극의 상단 표면이 노출될 때까지 CMP (chemical mechanical planarization) 를 받는다. PMD 층 및 계면 유전체는 게이트 전극이 충분히 노출되도록 오버-폴리싱될 (over-polished) 수도 있다.
동작 (340) 에서, 하나 이상의 비아들은 기판의 소스 및 드레인 영역들 위에 PMD 층을 통해 형성될 수도 있다. 비아들은 에칭 (etching), 포토리소그래피 (photolithography), 레이저 드릴링 (laser drilling), 샌드블라스팅 (sandblasting) 및 유사한 것과 같은 기술분야에서 공지된 방법들을 사용하여 PMD 층에서 형성될 수도 있다.
도 4c는 반도체 디바이스 (400) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 도 4c에서, 반도체 디바이스 (400) 는 PMD 층 (430) 을 폴리싱한 그리고/또는 평탄화한 후에 노출된 게이트 전극의 상단 표면을 가진다. 게다가, 적어도 두개의 비아들 (440) 이 소스 및 드레인 영역들 (404a 및 404b) 의 상단 표면을 각각 노출시키도록 PMD 층 (430) 을 통해 형성된다. 이 동작 후에, 도시된 것처럼 비아들 (440) 의 하단의 또는 하단 근처의 표면 상에 잔여물들 (residues) (499) 이 있을 수도 있다.
비아들 (440) 은 기판 (402) 의 소스 및 드레인 영역들 (404a 및 404b) 위에 형성된다. 비아들 (440) 은 다양한 형태들과 사이즈들을 가지는 PMD 층 (430) 을 통해 형성될 수도 있다. 일부 구현예들에서, 비아들 (440) 은 테이퍼된 (tapered) 측벽 윤곽 또는 선형 측벽 윤곽을 가질 수도 있다. 일부 실시예들에서, 비아들 (440) 은 약 3:1 이상의 세로 대 가로 종횡비를 가질 수도 있다.
비아들 (440) 은 PMD 층 (430) 을 통해 형성된다. 일부 실시예들에서, 계면 유전체 (미도시) 는 에칭 정지층의 역할을 한다. 기판 (402) 위로 별개의 에칭 정지층을 증착하거나 에칭 정지층으로 기판 (402) 자체를 사용하는 대신에, 많은 유전체 재료들이 전형적으로 매우 선택적인 에칭 화학반응들 (highly selective etch chemistries) 을 하기 때문에 계면 유전체 (미도시) 는 비아들 (440) 의 형성 동안 에칭 정치층으로 기능할 수도 있다.
도 3을 다시 참조하면, 동작 (350) 에서, 기판은 기판의 표면으로부터 산화물들 및 유기 잔여물들을 제거하도록 세정 또는 전세정될 수도 있다. 다양한 실시예들에서, 기판은 플루오린화수소 산에 기판을 노출시킴으로써 습식 세정될 수도 있다. 다양한 실시예들에서, 기판을 세정하는 것은 다량의 공핍된 도펀트 (depleted amounts of dopant) 를 가지는 소스 및 드레인 영역들을 발생시킬 수 있다. 종래의 기법들은 또한, 특히 높은 종횡비의 피처들에서, 소스 및 드레인 영역들에서 도펀트들을 보충할 수 없다. 일부 실시예들에서, 이 동작은 단일 웨이퍼 세정 챔버 내와 같은 ECC (environmentally closed chamber) 내에서 수행될 수도 있다. 그러한 챔버는, 본 명세서에 기술된 바와 같은 다양한 동작들에서 프로세싱된 웨이퍼가 진공에서 또는 에어 브레이크 없이 스테이션에서 스테이션으로 이송될 수도 있도록, 하나 이상의 스테이션들을 가지는 장치 또는 툴에 부착될 수도 있다. 다양한 실시예들에서, 이 동작은, 소스 및 드레인 영역들이 반도체 또는 도핑된 반도체 재료를 포함하도록, 산화물들 및 다른 잔여물들을 제거하기 위해 수행된다.
도 4d는 반도체 디바이스 (400) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 도 4d에서, 도 4c에서의 잔여물 (499) 은 세정되었다. 그러나, 결과적으로, 공핍된 소스 및 드레인 영역들 (480a 및 480b) 은 계면에서 보다 높은 저항률을 각각 발생시킨다.
도 3으로 돌아가면, 동작 (380) 에서, 금속은 기판 위에 증착된다. 일부 실시예들에서, 금속은 CVD에 의해 계면 유전체 위에 증착될 수 있다. 기판 위에 금속의 증착은 전기적 컨택트를 형성하도록 하나 이상의 비아들을 적어도 부분적으로 충진한다 (fill). 일부 실시예들에서, 금속의 증착은 전기적 컨택트를 형성하도록 하나 이상의 비아들을 실질적으로 충진한다. 전기적인 컨택트는 트랜지스터 디바이스와 집적 회로 내의 다른 디바이스들을 연결하는 상호연결 구조의 일부분이 될 수도 있다.
일부 실시예들에서, 금속을 증착하는 것에 앞서, 부가적인 층들이 계면 유전체 위에 증착될 수도 있다. 그러한 층들은 배리어 층, 핵형성 (nucleation) 층, 및/또는 시드 (seed) 층을 포함할 수도 있다. 이러한 층들 각각은 CVD와 같은 기술분야에서 공지된 종래의 증착 방법을 사용하여 형성될 수도 있고, 복수의 기능들을 각각 제공할 (serve) 수도 있다. 일부 실시예들에서, 배리어 층은 계면 유전체 및 PMD 층 내로 금속 원자들의 확산을 제한할 수도 있다. 일부 실시예들에서, 접착 층은 계면 유전체 상으로 금속의 접착을 촉진하는 역할을 할 수도 있다 (serve to). 일부 실시예들에서, 핵형성 층은 기판 상의 벌크 금속의 핵형성을 촉진할 수도 있다.
접착 층, 배리어 층 또는 핵형성 층의 두께는 약 500 Å 미만과 같이 상대적으로 얇을 수도 있다. 접착 층, 배리어 층 또는 핵형성 층에 대한 재료들은, 이로 제한되는 것은 아니지만, 루테늄 (Ru), 로듐 (Rh), 팔라듐 (Pd), 니켈 (Ni), 코발트 (Co), 백금 (Pt), 티타늄 (Ti), 탄탈룸 (Ta), 텅스텐 (W), 티타늄 나이트라이드 (TiN), 탄탈룸 나이트라이드 (TaN), 텅스텐 나이트라이드 (WN), 지르코늄 (Zr), 및 하프늄 (Hf) 을 포함할 수 있다. 예를 들어, 계면 유전체 위의 배리어 층은 TiN 또는 WN을 포함할 수 있다. 일부 실시예들에서, 접착, 배리어, 또는 핵형성 층은, 상기 열거된 재료들의 일부의 조합들과 같은, 재료들의 멀티 층들을 포함할 수 있다.
도 4e에서, 금속 (450) 이 계면 유전체 (420) 위에 증착되고 비아들 (440) 을 실질적으로 충진한다. 금속 (450) 의 두께는 비아들 (440) 각각을 실질적으로 또는 완전히 충진하도록 증착될 수 있다. 금속 (450) 은 구리 (Cu), 마그네슘 (Mg), 알루미늄 (Al), 텅스텐 (W), 루테늄 (Ru), 팔라듐 (Pd), 코발트 (Co), 니켈 (Ni), 티타늄 (Ti), 탄탈룸 (Ta), 티타늄 나이트라이드 (TiN), 탄탈룸 나이트라이드 (TaN), 하프늄 (Hf), 및 지르코늄 (Zr) 과 같은 다양한 금속들을 포함할 수 있다. 금속의 증착은 모든 과잉 금속을 제거하도록 폴리싱 또는 평탄화 프로세스로 이어질 수도 있다.
일부 실시예들에서, 금속 (450) 은 W를 포함하고 전기적 컨택트로서 텅스텐 플러그 (plug) 를 형성한다. 텅스텐 플러그의 형성은 저 저항률 전기적 컨택트 (low resistivity electrical contact) 를 제공할 수도 있다. 일부 사례들에서, 텅스텐 플러그는 WN의 박형 배리어 층을 증착함으로써, 그리고 그 후 비아 (440) 를 충진하도록 벌크 텅스텐을 증착함으로써 형성될 수도 있다. WN의 박형 배리어 층은 PNL 기법을 사용하여 증착될 수도 있고, 그리고 벌크 텅스텐은 CVD 또는 PNL (pulsed nucleation layer) 증착과 CVD의 조합을 사용하여 증착될 수도 있다. PNL 프로세스에 의해 WN을 증착하는 것에 대한 기술은, PNL에 의한 WN의 증착을 기술하기 위해 본 명세서에서 참조로서 인용된, 미국 특허 제 7,005,372 호에 기술되어 있다. 일부 사례들에서, 텅스텐 플러그는 핵형성 층 없이 비아 (440) 내로 벌크 텅스텐을 증착함으로써 형성될 수도 있다. 핵형성 층 없이 CVD에 의해 벌크 텅스텐을 증착하는 것의 기술은, CVD에 의해 벌크 텅스텐의 증착을 기술하기 위해 본 명세서에 참조로서 인용된, 미국 특허 제 8,975,184 호에 기술되어 있다. 일부 사례들에서, 텅스텐 플러그는 W로 비아 (440) 를 적어도 실질적으로 충진하도록 증착-에칭-증착 (deposition-etch-deposition) 프로세스를 사용하여 형성될 수 있다. 그러한 기법의 기술은, 증착-에칭-증착 프로세스들을 기술하기 위해 본 명세서에 참조로서 인용된, 미국 특허 제 9,034,768 호에 기술되어 있다.
그러나, 도시된 것처럼, 공핍된 도펀트 영역들 (480a 및 480b) 때문에, 소스 영역 (404a) 과 소스 영역 (404a) 위의 금속 컨택트 (450) 사이의 계면, 및 드레인 영역 (404b) 과 드레인 영역 (404b) 위의 금속 컨택트 (450) 사이의 계면은 보다 높은 캐리어 저항 (carrier resistance) 을 가지고, 그리고 캐리어 저항을 감소시키기 위해 이러한 영역들을 미리 도핑하는 효과는 그에 따라 감소된다.
낮은 온도에서 희토류 금속 소스를 사용하여 반도체 재료를 도핑하는 방법들이 본 명세서에서 제공된다. 개시된 실시예들은 높은 종횡비 피처들에서 도펀트들을 보충하기 위해 사용될 수도 있다. 개시된 실시예들은 예를 들어 NMOS 구조의 소스 및/또는 드레인 영역들 도핑하기 위해 적합하고, 그리고 박형 희토류 금속-함유 막의 컨포멀한 증착을 사용한 플라즈마-보조 (plasma-assisted) 표면-활성화된 도핑 기법과 약 500 ℃ 미만의 온도에서 어닐링 기법을 수반한다.
도 5는 특정한 개시된 실시예들에 부합하여 수행될 수도 있는 동작들을 도시하는 프로세스 흐름도이다. 도 3에서 프로세스 (300) 에 대해 이루어진 상기 기술들은 도 5에서 프로세스 (500) 의 하나 이상의 동작들과 관련될 수도 있는 것을 ㅈ주의하라. 예를 들어, 동작 (510) 은 동작 (310) 에 대응할 수도 있고, 동작 (520) 은 동작 (320) 에 대응할 수도 있고, 동작 (530) 은 동작 (330) 에 대응할 수도 있고, 동작 (540) 은 동작 (340) 에 대응할 수도 있고, 동작 (550) 은 동작 (350) 에 대응할 수도 있고, 그리고 동작 (580) 은 동작 (380) 에 대응할 수도 있다. 동작들 (560 및 570) 은 그러므로 도 6a 내지 도 6d에 대하여 자세히 후술된다. 본 명세서에서 특정한 실시예들을 기술하는 목적들을 위해, 도 6a는 도 4c에서 반도체 디바이스 (400) 의 부분적으로 제조된 상호연결 구조에 대응하는 반도체 디바이스 (600) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예이다. 도 6a에서, 도 5의 동작들 (510 내지 540) 이 수행되었다는 것이 이해될 것이다. 도 6a의 잔여물 (699) 은, 기판 (602) 위에 제조된 게이트 유전체 (606), 및 게이트 유전체 (606) 위에 게이트 전극 (608) 이 있는 반도체 디바이스 (600) 의 비아들 (640) 에 도시된다. 소스 및 드레인 영역들 (604a 및 604b) 은 기판 (602) 내에 그리고 게이트 유전체 (606) 의 좌우로 반대 측면들 상에 형성된다. 소스 및 드레인 영역들 (604a 및 604b) 은 동작들 전에 각각 도핑되었을 수도 있다. 스페이서들 (610) 은 게이트 유전체 (606) 의 좌우로 반대 측면들 상에 그리고 기판 (602) 위에 형성된다. 다양한 실시예들에서, 비아들 (640) 은 약 10 ㎚보다 작은 피처 개구를 가질 수도 있다.
상기 기술된 바와 같이, 도 6a가 특정한 유형의 트랜지스터의 예를 도시하는 동안, 본 명세서에서 제공된 기술들 및 개시된 실시예들은 또한 FinFET 구조와 같은 다른 유형의 반도체 디바이스들에 적용될 수도 있다. 예를 들어, 도 6a에서 구조는 도 2에서 도시된 것과 같은 FinFET 구조에 대응할 수도 있다. 소스 영역들 (214a 및 204a) 은 도 6a에서 소스 영역 (604a) 에 대응할 수도 있고, 그리고 드레인 영역들 (214b 및 204b) 은 도 6a에서 드레인 영역 (604b) 에 대응할 수도 있다.
동작 550에서, 기판은 기판의 표면들로부터 산화물들 및 유기 잔여물들을 제거하도록 세정된다. 동작 (350) 에 대해 상기 기술된 장치들 및 프로세스 조건들은 이 동작을 위해 사용될 수도 있다. 도 6b에서, 기판은, 소스 및 드레인 영역들 (604a 및 604b) 표면에 공핍된 영역들 (680) 을 각각 남기면서, 잔여물 (699) 을 제거하도록 세정되었다. 동작 (550) 은 또한 기판의 표면들로부터 산화물들 및 유기 잔여물들을 제거하도록 FinFET 구조에 대해 수행될 수도 있다. 도 2의 FinFET 구조와 같은 FinFET 구조를 위해, 기판은, 소스 영역들 (214a 및 204a) 및 드레인 영역들 (214b 및 204b) 의 표면들에 공핍된 영역들을 남기면서, 드레인 영역들 (214b 및 204b) 뿐만 아니라 소스 영역들 (214a 및 204a) 의 표면들로부터 산화물들 및 유기 잔여물들을 제거하도록 세정될 수도 있다.
도 5를 다시 참조하면, 동작 (560) 에서, 박형 희토류 금속-함유 막은 기판 위에컨포멀하게 (conformally) 증착될 수도 있다. 다양한 실시예들에서, 희토류 금속-함유 막은 트랜지스터의 소스 및 드레인 영역들 위에 증착될 수도 있다. 희토류 금속은 일부 실시예들에서 이트륨을 포함할 수도 있다. 예를 들어, 일부 실시예들에서, 동작 (560) 은 x 및 y가 정수들인 CxHy-Y 막을 증착할 수도 있다. 예를 들어, C2H5-Y 막이 증착되도록, x는 2일 수도 있고, 그리고 y는 5일 수도 있다. 일부 실시예들에서, YF3, YI3, 또는 YCl3와 같은 고체 소스는 이하에 더 기술되는 바와 같이 기판 위에 이트륨-함유 막을 증착하는데 사용될 수도 있다.
희토류 금속-함유 막은 약 2 ㎚ 내지 약 5 ㎚, 예를 들어 약 2 ㎚, 두께로 증착될 수도 있다.
다양한 실시예들에서, 막은, 희토류 금속 소스 또는 희토류 금속-함유 전구체와 같은, 하나 이상의 반응물들 (reactants) 을 사용하여, 그리고 플라즈마를 점화하여 증착될 수도 있다. 플라즈마는 인-시츄 (in-situ) 또는 리모트 플라즈마일 수도 있다. 동작 (560) 동안, 막은 바이어스의 인가 없이 기판 위에 증착된다. 일부 실시예들에서, 희토류 금속-함유 전구체는 플라즈마 없이 가스로 기판에 도입될 수도 있다. 일부 실시예들에서, 희토류 금속-함유 전구체는 플라즈마를 생성하도록 점화될 수도 있고 플라즈마는 희토류 금속-함유 막을 증착하도록 기판에 헬륨과 같은 비활성 가스 (inert gas) 와 함께 도입될 수도 있다. 일부 실시예들에서, 플라즈마를 사용하는 것은 보다 두꺼운 막을 증착할 수도 있다.
일부 실시예들에서, 막은 플라즈마-강화 (plasma-enhanced) CVD 에 의해 증착될 수도 있다. 일부 실시예들에서, 막은 PEALD (plasma-enhanced atomic layer deposition) 에 의해 증착될 수도 있다. 예를 들어, 전구체 및 플라즈마 반응물의 교번하는 펄스들 (alternating pulses) 이 PEALD에 의해 막을 증착하도록 챔버에 전달될 수도 있다.
전구체는 큰 희토류 금속 원자들이 반도체 재료 상에 도펀트들로 사용되도록 전구체 내에 존재하게 선택될 수도 있다. 다양한 실시예들에서, 선택된 희토류 금속은 희토류 금속의 원자의 크기가 반도체 재료의 원자의 크기에 유사하도록 선택될 수 있다. 예를 들어, 컨포멀한 박형 희토류 금속-함유 막이 실리콘 기판 위에 증착되는 일부 실시예들에서, 이트륨과 실리콘이 크기에 있어 유사하기 때문에 이트륨이 선택될 수도 있다.
일부 실시예들에서, 보다 낮은 증기압 (vapor pressure) 희토류 금속-함유 전구체가 전구체의 핸들링 (handling) 을 용이하게 하도록 선택될 수도 있다. 예를 들어, 일부 실시예들에서, 끓는점은 약 60 ℃ 내지 약 300 ℃일 수도 있다.
다양한 실시예들에서, 희토류 금속-함유 전구체는 가스 또는 액체일 수도 있다. 예를 들어, 이트륨-함유 막을 위해, 전구체는 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) (Y(C5H4CH2(CH2)2CH3)3), 트리스(시클로펜타디에닐)이트륨(III) (tris(cyclopentadienyl)yttrium(III)) (Y(C5H5)3), 트리스[엔, 엔-비스(트리메틸실릴)아미드]이트륨 (tris[N,N-bis(trimethylsilyl)amide]yttrium) ([[(CH3)3Si]2N]3Y), 또는 이들의 조합들 중 임의의 하나 수도 있다. 이트륨-함유 전구체의 녹는점은 특정한 실시예들에 대해 약 60 ℃ 내지 약 300 ℃일 있을 수도 있다.
일부 실시예들에서, 희토류 금속-함유 전구체는 이트륨(III) 플루오라이드 (yttrium(III) fluoride), 이트륨(III) 아이오다이드 (yttrium(III) iodide), 이트륨(III) 클로라이드 (yttrium(III) chloride), 및 이들의 조합들과 같은 고체일 수도 있다. 고체 소스가 선택되면, 고체 소스는, 고체가 기판으로 전달될 수도 있는 전구체를 생성하도록 약 900 ℃보다 큰 온도까지 가열되는, 고온 고체 소스 증발기 (high temperature solid source evaporator) 로 전달될 수도 있다.
다양한 실시예들에서, 동작 (560) 은 약 5 mTorr 내지 약 300 mTorr 챔버 압력에서 수행될 수도 있다. 동작 (560) 은 약 5 초 내지 약 120 초 기간 동안 수행될 수도 있다. 보다 긴 증착 기간은 반도체 재료 안으로 희토류 금속의 보다 깊은 확산을 발생시킬 수도 있다.
도 6c는 기판 위에 컨포멀하게 증착된 희토류 금속-함유 막 (690) 을 가진 반도체 디바이스 (600) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 막은 비아들 (640) 에 컨포멀하게 증착되었음에 주의하라. 도 2에서 도시된 것 같은 FinFET 구조에서, 컨포멀한 희토류 금속-함유 막은 소스 영역들 (214a 및 204a), 및 드레인 영역들 (214b 및 204b) 위에 증착되도록 컨포멀하게 증착될 수도 있다.
도 5를 다시 참조하면, 동작 (570) 에서, 기판은 소스 및 드레인 영역들의 수소 함량과 같은 도펀트들을 보충하도록 낮은 온도에서 어닐링된다. 어닐링 동안, 기판을 홀딩하는 (holding) 페데스탈은 약 400 ℃, 약 450 ℃ 또는 약 500 ℃의 온도와 같은 약 500 ℃보다 낮은 온도로 가열될 수도 있다. 다양한 실시예들에서, 동작 (570) 은 급속 열 어닐링을 사용하여 RTP (rapid thermal processing) 에 의해 수행될 수도 있다. 기판은 약 5 초와 약 180 초 사이의 기간 동안 어닐링될 수도 있다.
특정한 이론에 의해 구애됨 (bound) 없이, 플라즈마가, 예를 들어 그리고 이 예를 위한 예시의 목적들로, 이트륨-함유 막과 같은, 희토류 금속-함유 막을 증착하도록 사용될 수도 있으나, 증착 프로세스는 이트륨의 혼입 (incorporation) 을 발생시키지 않는다. 오히려, 이트륨은 증착된 막이 어닐링될 때까지 활성화되지 않는다. 이는 종래의 도핑 프로세스들과 구별된다.
실리콘 웨이퍼와 같은 반도체 웨이퍼는 단일 결정 (single crystal) 이고 실리콘 원자들은 규칙적인 격자 구조로 배열된다. 비소 (arsenic) 와 같은 종래의 n-형 도펀트에 대해, 도펀트는 그것이 특정 위치에 있을 때 실리콘 격자의 전도도 (conductivity) 에만 영향을 미칠 수 있다. 예시의 목적들을 위해, 실리콘의 화학적 원자가 (chemical valence) 는 4이고 비소의 원자가는 5이다. 실리콘 원자가 격자의 제 자리로부터 제거되면, 비소 원자가 그 위치 안으로 교체될 수 있고 ("치환형 (substitutional)"), 그렇게 함으로써 전체 실리콘 (및 이제 도핑된) 격자의 전기 전도도에 기여한다. 그러나, 비소가 실리콘 격자 원자들의 위치들 사이의 "격자 사이 (interstitial)" 위치에 위치되면, 비소 원자는 전기적으로 활성화되지 않고 그리고 전기 전도도에 영향을 미칠 수 없다. 보다 높은 온도들에서, 보다 많은 실리콘 원자들이 그들의 격자 위치들 안으로 그리고 밖으로 이동하기에 충분한 열 에너지를 얻고, 그렇게 함으로써 비소와 같은 도펀트들이 그러한 위치들을 교체할 통계적인 기회를 허용한다. 특정한 온도에서 특정한 시간 동안 비소로 도핑된 기판을 열적으로 어닐링하는 것은 실리콘 격자 안으로 깊이 비소를 확산시킬 수 있어서, 실리콘 표면 내의 비소의 높은 도핑 농도을 만들어 낸다. 그러나, 전기적으로 활성화되고 치환형 격자 위치들 내에 위치한 비소의 비율 (fraction) 은 매우 작을 수도 있다. 상기 기술된 바와 같이, 도펀트들을 주입시키기 (implanting) 위한 종래의 기법들이 존재하나, 주입시키는 것은 디바이스의 목표된 전기적인 퍼포먼스를 달성하도록 나중에 수리되는 손상을 야기할 수도 있다.
대조적으로, 개시된 실시예들은 종래의 n-형 도펀트들과 연관된 문제들에 부딪히지 않는다고 믿어진다. 여기서, 증착된 막은 희토류 금속 원자로 하여금 정확한 위치들에 있게 하도록 반도체 재료를 충분히 이동시키기에 충분히 높은 온도에서, 그러나 도펀트가 표면에 또는 표면 근처에 집중되게 (예를 들어, 얕은 도핑 (shallow doping)) 충분히 짧은 시간 동안 어닐링된다. 예를 들어, 희토류 금속 도펀트는 반도체 재료의 표면 안으로 약 5 ㎚에서 약 20 ㎚로만 도핑될 수도 있다. 그 결과, 개시된 실시예들은 도펀트들이 반도체 재료의 전기 전도도에 영향을 미치도록 짧은 시간 및 충분히 높은 온도를 사용하여 반도체 재료 안으로 혼입된 (incorporated) 전기적으로 활성화된 도펀트들을 발생시킨다.
도 6d는 디바이스 (600) 가 소스 및 드레인 영역들 (604a 및 604b) 상의 685에 희토류 금속-도핑된 표면을 형성하도록 어닐링되었던 반도체 디바이스 (600) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 도 2에서 도시된 것 같은 FinFET 구조에서, 희토류 금속-도핑된 표면은 도펀트들을 보충하도록 소스 영역들 (214a 및 204a) 및/또는 드레인 영역들 (214b 및 204b) 의 표면들에서 형성될 수도 있다. 이러한 영역들은 이제 상호연결 또는 컨택트가 그것들 위에 형성될 때 감소된 컨택트 저항을 나타낼 수도 있다.
도 6b 및 도 6c로부터의 공핍된 영역들 (699) 은, 소스 및 드레인 영역들 (604a 및 604b) 상의 도핑된 영역들 (685) 이 컨택트 또는 상호연결을 위해 감소된 저항을 이제 나타낼 수도 있도록, 보충되었다.
도 5를 다시 참조하면, 동작 (580) 에서, 금속은 기판 위에 CVD에 의해 증착된다. 동작 (580) 은, 동작 (380) 에 대하여 기술된 임의의 금속들이 유사한 기법들 및 프로세스 조건들을 사용하여 동작 (580) 에서 증착될 수도 있도록, 도 3의 동작 (380) 에 대응할 수도 있다. 도 6e는 금속 (650) 이 비아들을 충진한 반도체 디바이스 (600) 의 부분적으로 제조된 상호연결 구조의 단면 개략도의 예를 도시한다. 도 2의 FinFET 구조 (200) 와 같은 FinFET 구조에 대해, 금속은 상호연결들을 형성하도록 드레인 영역들 (214b 및 204b) 뿐만 아니라 소스 영역들 (214a 및 204a) 위의 비아들 (미도시) 내에 증착될 수도 있다.
장치
본 명세서에서 기술된 바와 같이, 다양한 실시예들에서, 기판들은 개시된 실시예들에 부합하여 프로세싱하기 전에 세정 또는 전세정될 수도 있다. 기판들은 임의의 적합한 툴 또는 장치를 사용하여 세정 또는 전세정될 수도 있다. 일부 실시예들에서, 기판들은 본 명세서에서 기술된 ECC (Environmentally Closed Chamber) 와 같은 단일 웨이퍼 챔버 내에서 세정될 수도 있다.
도 7a는 기판을 세정하는데 사용될 수도 있는 단일 웨이퍼 챔버 (700) 의 개략도이다. 이러한 챔버는, 도 7a 내지 도 7c에 대하여 본 명세서에서 기술된 다양한 동작들을 사용하여, 사용될 수도 있다. 도 7a 내지 도 7c에서 제공된 예들과 다른 장치들은 다양한 실시예들에서 기판을 세정하도록 사용될 수도 있다. 적합한 챔버들 및 그러한 챔버들의 컴포넌트 추가적인 기술들 및 예시들은 그 전체가 참조로서 본 명세서에 인용된 미국 특허 제 8,490,634 호, 제 8,485,204 호, 제 8,709,165 호 및 미국 특허 출원 제 2013/0062839 호에서 발견될 수도 있다.
도 7a는 상부 챔버 컴포넌트 (720) 및 하부 챔버 컴포넌트 (730) 를 포함하는 챔버 (700)을 도시한다. 다양한 실시예들에서, 하부 챔버 컴포넌트 (730) 는 미디어 보울 (media bowl) 일 수도 있다. 상부 챔버 컴포넌트 (720) 는 질소 가스과 같은 가스를 전달하도록 사용될 수도 있는 유입부 (704) 뿐만 아니라 유입부들 (702) 도 포함한다. 기판 (미도시) 이 프로세싱될 수도 있는 프로세싱 영역 (710) 은 상부 챔버 컴포넌트 (720) 내에 있다. 기판 (미도시) 은 웨이퍼 핀들 (706) 에 의해 홀딩될 수도 있다. 하부 챔버 컴포넌트 (730) 는 챔버 (700) 로부터 가스들을 제거하는데 (expunge) 사용되는 진공 유출부 (709) 및 가스 유입부 또는 유출부 (708) 를 포함한다. 하부 챔버 컴포넌트 (730) 는 웨이퍼들 (미도시) 을 삽입하고 제거하도록 챔버 (700) 를 개방하고 폐쇄하도록 좌우로 이동가능하다.
도 7b는 웨이퍼가 챔버 (700) 안으로 로딩되도록 (loaded) 준비된 챔버 (700) 의 예시적인 개략도를 도시한다. 웨이퍼를 로딩하도록, 챔버 (700) 의 로딩 도어 (loading door) (미도시) 는, 하부 챔버 컴포넌트 (730) 가 하강될 수도 있도록, 개방된다.
웨이퍼가 챔버 (700) 내로 삽입된 후에, 챔버 (700) 외부로부터 웨이퍼를 반송하는 로봇 (714) 은 웨이퍼 (712) 를 챔버 내로 이동시키고, 도 7c에 도시된 바와 같이 척 (chuck) 이 웨이퍼 (712) 를 홀딩하도록 핀들 (706) 과 인게이지하는 프로세싱 영역 (710) 안으로 웨이퍼 (712) 를 리프팅한다.
다양한 실시예들에서, 척은 0 rpm 내지 2000 rpm의 회전 속도들을 지지하는 부상 (levitating) 척이고 자기적으로 구동된다 (magnetically driven). 챔버 (700) 는 폐쇄된 위치에 있을 때 밀폐되어 시일링되어 있고 챔버 (700) 내로 화학물질을 디스펜싱하도록 복수의 노즐들 (유입부들 702 및 704) 을 포함한다. 다양한 실시예들에서, 챔버 (700) 는 작은 부피의 가스 또는 액체로 하여금 챔버 내에서 사용되도록 한다. 기판을 전세정하도록 사용되는 챔버 (700) 는 또한 보다 큰 장치 또는 툴에 부착된 스테이션으로 사용될 수도 있다. 예시적인 장치 또는 툴은 도 9에 도시되고 이하에 더 자세히 기술된다.
기판 상에 컨포멀한 희토류 금속-함유 막을 증착하기 위한 그리고 반도체 재료 내에 도펀트들을 보충하도록 기판을 어닐링하기 위한 개시된 실시예들은 임의의 적합한 챔버 또는 장치 내에서 수행될 수도 있다. 하나의 예시적인 챔버가 도 8에서 제공된다.
도 8은 본 명세서에서 특정한 실시예들과 부합하는 유도 결합 (inductively coupled) 플라즈마 장치 (800) 의 단면도를 개략적으로 도시한다. 캘리포니아 프레몬트 소재의 램 리서치 코포레이션 (Lam Research Corp.) 에 의해 생산된 Kiyo™ 반응기는 본 명세서에서 기술된 기법들을 구현하는데 사용될 수도 있는 적합한 반응기의 예이다. 유도 결합 플라즈마 장치 (800) 는 챔버 벽들 (801) 및 윈도우 (811) 에 의해 구조적으로 규정된 전체 챔버를 포함한다. 챔버 벽들 (801) 은 스테인리스 스틸 또는 알루미늄으로부터 제조될 수도 있다. 윈도우 (811) 는 석영 (quartz) 또는 다른 유전체 재료로부터 제조될 수도 있다. 선택가능한 내부 플라즈마 그리드 (internal plasma grid) (850) 는 전체 챔버를 상부 서브-챔버 (802) 및 하부 서브-챔버 (803) 로 나눈다. 대부분의 실시예들에서, 플라즈마 그리드 (850) 는 제거될 수도 있고, 그렇게 함으로써 서브-챔버들 (802 및 803) 로 만들어진 챔버 공간을 활용한다. 척 (817) 은 하단 내측 표면 근처의 하부 서브-챔버 (803) 내에 위치한다. 척 (817) 은 프로세스가 수행되는 반도체 웨이퍼 (819) 를 수용하고 홀딩하도록 구성된다. 척 (817) 은 존재할 때 웨이퍼 (819) 를 지지하기 위한 정전 척 (electrostatic chuck) 일 수 있다. 척 (817) 은 일부 실시예들에서 기판을 어닐링하도록 약 500 ℃ 보다 낮은 온도로 기판을 가열할 수도 있는 가열기일 수도 있다. 일부 실시예들에서, 에지 링 (edge ring) (미도시) 은, 척 (817) 위에 존재할 때, 척을 둘러싸고, 그리고 웨이퍼 (819) 의 상단 표면과 거의 평면이 되는 상부 표면을 가진다. 척 (817) 은 또한 웨이퍼를 척킹 및 디척킹하기 (chucking and dechucking) 위해 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이러한 목적을 위해 제공될 수도 있다. 척 (817) 으로부터 웨이퍼 (819) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (817) 은 RF 전력 공급부 (823) 를 사용하여 전기적으로 충전될 수 있다. RF 전력 공급부 (823) 는 연결부 (827) 를 통해 매칭 회로 (821) 과 연결된다. 매칭 회로 (821) 는 연결부 (825) 를 통해 척 (817) 과 연결된다. 이러한 방식으로, RF 전력 공급부 (823) 는 척 (817) 에 연결된다.
코일 (833) 은 윈도우 (811) 위에 위치한다. 코일 (833) 은 전기 도전성 재료로부터 제조되고 적어도 하나의 완전한 턴 (complete turn) 을 포함한다. 도 8에 도시된 예시 (exemplary) 코일 (833) 은 3 개의 턴들을 포함한다. 코일 (833) 의 단면은 기호들로 도시되고, 그리고 "
Figure pat00001
" 를 가지는 코일들이 페이지 밖으로 회전하며 연장되는 동안, "X" 를 가지는 코일들은 페이지 속으로 회전하며 연장된다. RF 전력 공급부 (841) 는 코일 (833) 에 RF 전력을 공급하도록 구성된다. 일반적으로, RF 전력 공급부 (841) 는 연결부 (845) 를 통해 매칭 회로 (839) 와 연결된다. 매칭 회로 (839) 는 연결부 (843) 를 통해 코일 (833) 에 연결된다. 이 방식으로, RF 전력 공급부 (841) 는 코일 (833) 에 연결된다. 선택가능한 페러데이 쉴드 (Faraday shield) (849) 는 코일 (833) 과 윈도우 (811) 사이에 위치한다. 페러데이 쉴드 (849) 는 코일 (833) 에 대해 이격된 (spaced apart) 관계로 유지된다. 페러데이 쉴드 (849) 는 윈도우 (811) 바로 위로 배치된다. 코일 (833), 페러데이 쉴드 (849), 및 윈도우 (811) 는 서로 실질적으로 평행하게 각각 구성된다. 페러데이 쉴드 (849) 는 금속 또는 다른 종이 플라즈마 챔버의 유전체 윈도우 상에 증착하는 것을 방지할 수도 있다.
프로세스 가스들은, 상부 챔버 내에 위치된 메인 주입 포트 (main injection port) (860) 를 통해 그리고/또는 종종 STG로 지칭되는 측면 주입 포트 (side injection port) (870) 를 통해 공급될 수도 있다. 프로세스 가스들은 장치 (800) 의 상류에 고체 소스 증발기 (미도시) 내에서 증발될 수도 있는 증발된 고체 전구체들 또는 증발된 액체 전구체들을 포함할 수도 있다. 진공 펌프 (840) 는, 예를 들어 1 또는 2 단계 스테이지 기계식 건조 펌프 및/또는 터보분자 (turbomolecular) 펌프, 프로세스 챔버 (801) 밖으로 프로세스 가스들을 인출하고 동작 중인 플라즈마 프로세싱 동안 스로틀 밸브 (throttle valve) (미도시) 또는 펜둘럼 밸브 (pendulum valve) (미도시) 와 같은 폐-루프-제어 플로우 제한 디바이스 (closed-loop-controlled flow restriction device) 를 사용함으로써 프로세스 챔버 (801) 내의 압력을 유지하는 데 사용될 수도 있다.
장치의 동작 동안, 하나 이상의 반응물 가스들은 주입 포트들 (860 및/또는 870) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 가스는 메인 주입 포트 (860) 를 통해서만, 또는 측면 주입 포트 (870) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 주입 포트들은 샤워헤드들로 교체될 수도 있다. 페러데이 쉴드 (849) 및/또는 선택가능한 그리드 (850) 는 챔버로 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. 페러데이 쉴드 (849) 및 선택가능한 그리드 (850) 둘 중 하나 또는 모두는 프로세스 가스들의 전달을 위해 샤워헤드의 역할을 할 수도 있다.
RF 전력은 RF 전류로 하여금 코일 (833) 을 통해 흐르게 하도록 RF 전력 공급부 (841) 로부터 코일 (833) 에 공급된다. 코일 (833) 을 통해 흐르는 RF 전류는 코일 (833) 주위에 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (802) 내의 유도 전류를 생성한다. 웨이퍼 (819) 와 다양하게 생성된 이온들 및 라디칼들의 물리적 및 화학적 상호작용들은 웨이퍼 상에 컨포멀한 희토류 금속-함유 막을 증착한다.
상부 서브-챔버 (802) 와 하부 서브-챔버 (803) 가 모두 있도록 플라즈마 그리드가 사용되면, 유도 전류는 상부 서브-챔버 (802) 내의 전자-이온 플라즈마를 생성하도록 상부 서브-챔버 (802) 내에 존재하는 가스에 작용한다 (act on). 선택가능한 내부 플라즈마 그리드 (850) 는 하부 서브-챔버 (803) 내의 전자들의 양을 제한한다. 일부 실시예들에서, 장치는 하부 서브-챔버 (803) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 디자인되고 동작된다.
상부 전자-이온 플라즈마와 하부 이온-이온 플라즈마 모두 양이온 및 음이온을 포함할 수도 있지만, 이온-이온 플라즈마가 양이온에 대한 음이온의 보다 큰 비율을 가질 것이다. 휘발성 부산물들은 포트 (822) 를 통해 하부 서브-챔버 (803) 로부터 제거될 수도 있다.
본 명세서에 개시된 척 (817) 은 약 30 ℃ 내지 약 500 ℃ 범위의 상승된 (elevated) 온도들에서 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 따를 것이다. 일부 실시예들에서, 챔버 (801) 는 또한 약 1 mTorr 내지 약 300 mTorr 범위의 압력에서 동작할 수도 있다.
챔버 (801) 는 클린 룸 (clean room) 또는 제조 설비 내에 설치되는 경우 설비들 (미도시) 과 결합될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 (environmental particle) 제어를 제공하는 배관을 포함한다. 이러한 설비들은 타겟 제조 설비 내에 설치되는 경우 챔버 (801) 에 결합될 수도 있다. 게다가, 챔버 (801) 는 로보틱스 (robotics) 로 하여금 전형적인 자동화를 사용하여 챔버 (801) 내로 그리고 챔버 (801) 로부터 반도체 웨이퍼들을 이송하게 하는 이송 챔버에 결합될 수도 있다.
일부 실시예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (830) 는 챔버의 동작들의 일부 또는 전부를 제어한다. 시스템 제어기 (830) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (central processing unit) 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 연결부들, 스테퍼 모터 제어기 보드들 (stepper motor controller boards), 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들 (instructions) 은 프로세서 상에서 실행된다. 이러한 인스트럭션들은 제어기 (830) 와 연관된 메모리 디바이스들 상에 저장될 수도 있거나 또는 그것들은 네트워크를 통해 제공될 수도 있다. 특정한 실시예들에서, 시스템 제어기 (830) 는 시스템 제어 소프트웨어를 실행한다.
시스템 제어 소프트웨어는 가스들의 조성 및/또는 혼합, 챔버 압력, 챔버 온도, 웨이퍼/웨이퍼 지지부 온도, (다양한 실시예들에서 0일 수도 있는) 웨이퍼에 인가된 바이어스, 코일들 또는 다른 플라즈마 생성 컴포넌트들에 인가된 주파수 및 전력, 웨이퍼 위치, 웨이퍼 이동 속도, 및 툴에 의해 수행되는 특정한 프로세스의 다른 파라미터들과 같은 임의의 하나 이상의 챔버 동작 조건들의 적용의 타이밍 및/또는 크기를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기에 필요한 프로세스 툴 컴포넌트들의 동작들을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함한다. 예를 들어, 반도체 제조 프로세스의 페이즈 (phase) 각각은 시스템 제어기 (830) 에 의한 실행을 위해 하나 이상의 인스트럭션들을 포함할 수도 있다. 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은, 예를 들어, 대응하는 레시피 페이즈 내에 포함될 수도 있다. 일부 실시예들에서, 레시피 페이즈들은, 도핑 프로세스의 단계들이 이 프로세스 페이즈에 대한 특정한 순서로 실행되도록, 순차적으로 배열될 수도 있다.
다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들의 섹션들 또는 프로그램들의 예들은 웨이퍼 위치결정 (positioning) 프로그램, 프로세스 가스 조성 제어 프로그램, 압력 제어 프로그램, 가열기 제어 프로그램, 및 RF 전력 제어 프로그램을 포함한다.
일부 경우들에서, 제어기 (830) 는 가스 농도, 웨이퍼 이동, 및/또는 코일 (833) 및/또는 정전 척 (817) 에 공급된 전력을 제어한다. 제어기 (830) 는, 예를 들어, 적절한 농도(들)에서 필수적인 반응물(들)을 제공하는 하나 이상의 유입부 가스 스트림을 생산하도록 관련된 밸브들을 개방 및 폐쇄함으로써 가스 농도를 제어할 수도 있다. 웨이퍼 이동은, 예를 들어, 목표된 것처럼 이동하도록 웨이퍼 위치결정 시스템에 지시함으로써 제어될 수도 있다. 코일 (833) 및/또는 정전 척 (817) 에 공급된 전력은 특정한 RF 전력 레벨들을 제공하도록 제어될 수도 있다. 그리드 (850) 가 사용되면, RF 전력들은 상부 서브-챔버 (802) 에 전자-이온 플라즈마 및 하부 서브-챔버 (803) 에 이온-이온 플라즈마를 생성하도록 시스템 제어기 (830) 에 의해 조정될 수도 있다. 나아가, 시스템 제어기 (830) 는 전자-이온 플라즈마가 하부 서브-챔버 (803) 내에 형성되지 않는 조건들 하에 정전 척 (817) 에 전력을 공급하도록 구성될 수도 있다.
시스템 제어기 (830) 는 (예를 들어, 전력, 전위, 압력 등이 특정한 문턱값에 도달할 때) 센서 출력, 동작 의 타이밍 (예를 들어, 프로세스의 특정한 시간들에서 밸브들을 개방시키는 것) 에 기초하여, 사용자로부터 수신된 인스트럭션들에 기초하여 이러한 그리고 다른 양태들을 제어할 수도 있다.
일부 실시예들에서, 제어기 (830) 는 상기 기술된 예들의 일부분일 수도 있는 시스템의 일부분이다. 그런 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 구체적인 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템 등) 을 포함하는 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전, 중, 후의 그것들의 동작을 제어하기 위해 전자장치와 통합될 수도 있다. 전자장치들은 "제어기"로 지칭될 수도 있고, 제어기는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있다. 제어기 (830) 는, 프로세싱 요건들 및/또는 시스템의 유형에 따라, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 라디오 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정한 시스템에 연결되거나 인터페이싱된 로드 록들 (load locks) 내로 그리고 이들로부터 웨이퍼 이송들을 포함하여, 본 명세서에 개시된 모든 프로세스들을 제어하기 위해 프로그램될 수도 있다.
일반적으로 말하면, 제어기 (830) 는 다양한 집적회로들, 로직, 메모리, 및/또는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 소프트웨어, 그리고 유사한 것을 가지는 전자장치로 규정될 수도 있다. 집적회로들은 프로그램 인스트럭션들을 저장하는 펌웨어 형태의 칩들, DSPs (digital signal processors), ASICs (application specific integrated circuits) 로 규정되는 칩들, 및/또는 하나 이상의 마이크로프로세서들, 또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 마이크로컨트롤러들을 포함할 수도 있다. 프로그램 인스트럭션들은, 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대해 또는 시스템에 특정한 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기 (830) 에 통신된 인스트럭션들일 수도 있다. 동작 파라미터들은, 일부 실시예들에서, 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼 다이들의 제조 동안 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해 규정된 레시피의 일부분일 수도 있다.
제어기는 (830), 일부 구현예들에서, 시스템에 통합된, 시스템에 결합된, 그렇지 않으면 시스템에 네트워크된, 또는 이들의 조합인 컴퓨터의 일부분이거나 컴퓨터에 결합될 수도 있다. 예를 들어, 제어기 (830) 는 “클라우드”에 있을 수도 있고 또는 웨이퍼 프로세싱의 원격 액세스 (remote access) 을 허용할 수 있는 팹 호스트 (fab host) 컴퓨터 시스템의 전부 또는 일부분일 수도 있다. 컴퓨터는 제조 동작들의 현재 진척을 모니터하고, 과거 제조 동작들의 이력를 검토하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들 (performance metrics) 을 검토하도록, 현재 프로세싱의 파라미터들을 변화시키도록, 현재 프로세싱에 이어지는 프로세싱 단계들을 설정하도록, 또는 새로운 프로세스를 시작하도록 시스템에 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예들 들어, 서버) 는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있고, 네트워크는 로컬 네트워크 또는 인터넷을 포함할 수도 있다. 원격 컴퓨터는 파라미터들 및/또는 설정들의 입력 (entry) 또는 프로그래밍을 인에이블하는 유저 인터페이스를 포함할 수도 있고, 파라미터들 및/또는 설정들은 그 후 원격 컴퓨터로부터 시스템에 통신된다. 일부 예들에서, 제어기 (830) 는 데이터의 형태로 인스트럭션들을 수신하고, 데이터는 하나 이상의 동작들 동안 수행되도록 프로세싱 단계들 각각을 위한 파라미터들을 명시한다. 파라미터들은 수행될 프로세스 유형과 제어기 (830) 가 인터페이스하거나 또는 제어하도록 구성된 툴의 유형들에 특정적일 수도 있다는 것이 이해되어야 한다. 그리하여 상기 기술한 바와 같이, 제어기 (830) 는 본 명세서에서 기술된 프로세스들 및 제어들과 같은 공통된 목적을 향해 함께 네트워킹되어 작동하는 하나 이상의 별개의 제어기를 포함함으로써와 같이, 분산될 수도 있다. 그런 목적들을 위한 분산된 제어기 (830) 의 예는 챔버의 프로세스를 제어하도록 결합하는 (플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서와 같이) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
제한 없이, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 (plating) 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 (bevel) 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 그리고 반도체 웨이퍼들의 제조 및/또는 제작에 연관되거나 사용될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 언급한 것처럼, 툴에 의해 수행될 프로세스 단계나 단계들에 따라, 제어기 (830) 는 하나 이상의 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접한 툴들, 이웃한 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 (830), 또는 웨이퍼들의 컨테이너들을 반도체 제작 공장 내 툴 위치들 및/또는 로드 포트들 (load ports) 로 가져가거나 이들로부터 가져오는 재료 이송에 사용되는 툴들과 통신할 수도 있다.
도 7a 내지 도 7c 및 도 8에 도시된 챔버들은, 도 9에 도시된 장비나 툴과 같은, 장비나 툴의 일부분일 수도 있다. 예시적인 클러스터 툴이 도 9에서 도시되나, 임의의 적합한 툴이 개시된 실시예들을 수행하는데 사용될 수도 있다는 점에 주의하라. 다양한 실시예들에서, 웨이퍼들은 그런 툴을 사용하여 진공에서 또는 에어 브레이크 없이 스테이션들 사이에서 이송될 수도 있다.
도 9는 VTM (vacuum transfer module) (938) 과 인터페이스하는 다양한 모듈들을 가진 반도체 프로세스 클러스터 아키텍처 (cluster architecture) 를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 웨이퍼들을 "이송" 하기 위한 다양한 모듈들의 배열은 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 로드록 또는 이송 모듈로 또한 알려진 에어록 (930) 은, 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는, 네 개의 프로세싱 모듈들 (920a 내지 920d) 과 차례로 인터페이싱 하는 VTM (938) 과 인터페이싱한다. 예를 들자면, 프로세싱 모듈들 (920a 내지 920d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 동일한 모듈에서 수행될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 동일한 툴의 상이한 모듈들에서 수행될 수도 있다. 하나 이상의 기판 프로세싱 모듈들 (920a 내지 920d 중 어느 것이라도) 은 본 명세서에서 개시된 것처럼, 즉 기판을 전세정하기 위해, 희토류 금속-함유 막과 같은 막을 증착하기 위해, 수직 (vertical) 에칭을 수행하기 위해, 어닐링하기 위해, 측방향 (lateral) 에칭을 수행하기 위해, 기판을 상이한 가스들에 노출시키기 위해, 및 개시된 실시예들에 따른 다른 적합한 기능들을 위해, 구현될 수도 있다. 에어록 (930) 및 프로세싱 모듈들 (920a 내지 920d) 은 "스테이션들" 로 지칭될 수도 있다. 스테이션 각각은 VTM (938) 으로 스테이션을 인터페이스하는 패싯 (facet) (936) 을 가진다. 패싯 각각의 내부에, 센서들 (1 내지 18) 이 웨이퍼가 각각의 스테이션들 사이를 움직인 때 웨이퍼 (926) 의 통행 (passing) 을 감지하기 위해 사용된다.
로봇 (922) 은 스테이션들 사이로 웨이퍼 (926) 를 이송한다. 일 실시예에서, 로봇 (922) 은 하나의 팔을 가지고, 그리고 또 다른 실시예에서, 로봇 (922) 은 팔 각각이 이송을 위해 웨이퍼 (926) 와 같은 웨이퍼들을 집어 내도록 엔드 이펙터 (end effector) (924) 를 가지는 두 개의 팔을 가진다. 프론트-엔드 (Front-end) 로봇 (932) 은, ATM (atmospheric transfer module) (940) 에서, 웨이퍼들 (926) 을 카세트 또는 LPM (Load Port Module) (942) 내의 FOUP (Front Opening Unified Pod) (934) 를 에어록 (930) 으로 이송하는데 사용된다. ATM (940) 내의 얼라이너 (aligner) (944) 는 웨이퍼들을 정렬시키는데 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (942) 내의 FOUP들 (934) 중 하나에 배치된다. 프론트-엔드 로봇 (932) 은 웨이퍼를 FOUP들 (934) 로부터 웨이퍼로 하여금 에칭되거나 프로세스되기 전에 적절히 중심에 오게 허용하는 얼라이너 (944) 로 이송한다. 정렬된 후에, 웨이퍼 (926) 는 에어록 (930) 으로 프론트-엔드 로봇 (932) 에 의해 이동된다. 에어록 (930) 이 ATM (940) 과 VTM (938) 사이의 분위기를 매칭하는 능력을 가지기 때문에, 웨이퍼 (926) 는 손상되는 것 없이 두 개의 압력 분위기들 사이를 이동할 수 있다. 에어록 (930) 으로부터, 웨이퍼 (926) 는 VTM (938) 을 통해 그리고 프로세싱 모듈들 (920a 내지 920d) 중 하나 안으로 로봇 (922) 에 의해 이동한다. 이러한 웨이퍼 이동을 달성하기 위하여, 로봇 (922) 은 로봇의 팔들 각각 상에 엔드 이펙터들 (924) 을 사용한다. 웨이퍼 (926) 가 프로세싱되었다면, 웨이퍼는 프로세싱 모듈들 (920a 내지 920d) 로부터 에어록 (930) 으로 로봇 (922) 에 의해 이동된다. 여기서부터, 웨이퍼 (926) 는 FOUP들 (934) 중 하나 또는 얼라이너 (944) 로 프론트-엔드 로봇 (932) 에 의해 이동될 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터는 클러스터 아키텍처 내에 (local) 있을 수 있고, 또는 제작 플로어 (manufacturing floor) 내의 클러스터 아키텍처 외부에 위치할 수도 있고, 또는 원격 위치에서 네트워크를 통해 클러스터 아키텍처에 연결되어 있을 수도 있다. 도 8에 대해 상기 기술된 바와 같이 제어기는 도 9의 툴과 함께 구현될 수도 있다.
실험
실험 1
실험은 가스 전구체 및 플라즈마를 사용하여 기판 위에 컨포멀한 이트륨-함유 막들을 증착하기 위해 수행된다. 기판들은 HF를 가지고 기판을 전세정함으로써 그리고 H2 플라즈마에 노출시킴으로써 준비된다.
제 1 시도에서, 전세정된 패터닝된 기판은 50 mTorr의 압력을 가지는 챔버 내의 360 ℃의 기판 온도에서 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스에 노출된다. 이트륨-함유 막은 컨포멀하게 증착되고 11 ㎚의 두께로 기판 내의 피처들의 하단에 증착된다. 도 10a는 발생한 기판의 SEM 이미지를 보여준다.
제 2 시도에서, 전세정된 패터닝된 기판은 50 mTorr의 압력을 가지는 챔버 내의 360 ℃의 기판 온도에서 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스를 점화함으로써 생성된 플라즈마에 노출된다. 이트륨-함유 막은 컨포멀하게 증착되고 14 ㎚의 두께로 기판 내의 피처들의 하단에 증착된다. 도 10b는 발생한 기판의 SEM 이미지를 보여준다.
제 2 시도에서, 전세정된 패터닝된 기판은 130 mTorr의 압력을 가지는 챔버 내의 360 ℃의 기판 온도에서 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스를 점화함으로써 생성된 플라즈마에 노출된다. 이트륨-함유 막은 컨포멀하게 증착되고 18 ㎚의 두께로 기판 내의 피처들의 하단에 증착된다. 도 10c는 발생한 기판의 SEM 이미지를 보여준다.
플라즈마-증착 막들은 보다 큰 증착 두께를 나타내고 보다 높은 압력은 또한 보다 두꺼운 막의 증착을 발생시킨다.
실험 2
실험은 실리콘 반도체 기판들의 다양한 깊이들에서 이트륨 농도에 대해 수행된다. 기판은 50 mTorr의 압력을 가지는 챔버 내의 350 ℃의 기판 온도에서 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스를 점화함으로써 생성된 플라즈마에 노출된다. 이트륨 농도는 도 11의 점선 (1101) 에 의하여 나타난 것처럼 증착 깊이에 대하여 플로팅된다 (plotted). 기판은 750 ℃의 온도에서 어닐링되고, 이는 도 11의 실선 (1103) 에 의하여 나타난 것처럼 실리콘 기판 내의 이트륨의 보다 깊은 도핑 및 보다 큰 확산을 발생시킨다. 950 ℃의 온도에서 어닐링된 기판은 도 11의 점선 (1105) 에 의하여 나타난 것처럼 외부 확산 (out diffusion) 때문에 실리콘 기판 내의 이트륨의 얕은 도핑을 발생시킨다. 기판들은 급속 열 어닐링에 의해 어닐링된다. 950 ℃에서의 고온 어닐링은 실리콘 기판에서 보다 적은 확산을 발생시킨다.
실험 3
실험은 특정한 증착 시간들에 대해 실리콘 반도체 기판들의 다양한 깊이들에서 이트륨 농도에 대하여 수행된다. 기판은 헬륨 캐리어 가스와 함께 130 mTorr의 압력을 가지는 챔버 내의 350 ℃의 기판 온도에서 120 초 동안에 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스에 노출된다. 그 결과로 발생한 이트륨 농도는 도 12a에 도시된다. 이러한 결과들은 플라즈마 없는 가스-전용 (gas-only) 증착이 또한 이트륨 확산을 달성하기 위해 적합할 수도 있다는 것을 시사한다.
기판은 헬륨 캐리어 가스와 함께 130 mTorr의 압력을 가지는 챔버 내의 350 ℃의 기판 온도에서 20 초 동안에 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스를 점화함으로써 생성된 플라즈마에 노출된다. 이트륨 농도는 도 12b의 점선 (1201) 에 의하여 나타난 것처럼 증착 깊이에 대하여 플로팅된다. 기판은 헬륨 캐리어 가스와 함께 130 mTorr의 압력을 가지는 챔버 내의 350 ℃의 기판 온도에서 60 초 동안에 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 가스를 점화함으로써 생성된 플라즈마에 노출된다. 이트륨 농도는 도 12b의 실선 (1203) 에 의하여 나타난 것처럼 증착 깊이에 대하여 플로팅된다. 보다 긴 증착 시간이 실리콘 기판 상에 보다 두꺼운 증착된 이트륨-함유 막을 발생시키고 실리콘 내로 보다 깊은 확산을 허용한다.
결론
앞서 말한 실시예들은 이해의 명확성을 목적으로 일부 자세하게 기술되었으나, 특정한 변경들과 수정들이 첨부된 청구항들의 범위 안에서 실시될 수도 있음이 명백할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방법들이 있음이 주의되어야 한다. 따라서, 본 실시예들은 제한적인 것이 아닌 예시적인 것으로 고려되어야 하고, 그리고 실시예들은 본 명세서에서 주어진 세부사항들에 제한되지 않아야 한다.

Claims (22)

  1. 플라즈마 챔버 내에 하우징된 (housed) 기판을 프로세싱하는 방법에 있어서,
    희토류 금속 소스를 프로세스 챔버에 도입하는 단계;
    상기 기판 상의 반도체 재료 위에 컨포멀한 (conformal) 희토류 금속-함유 막을 증착하는 단계; 및
    상기 기판의 표면 상에 희토류 금속-도핑된 비-실리사이드 (non-silicide) 반도체 재료를 형성하도록 500 ℃보다 낮은 온도에서 상기 기판을 어닐링하는 단계를 포함하는, 플라즈마 챔버 내에 하우징된 (housed) 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 희토류 금속 소스는 희토류 금속-함유 전구체를 점화 (igniting) 함으로써 생성된 플라즈마를 포함하는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  3. 제 1 항에 있어서,
    상기 컨포멀한 희토류 금속-함유 막은 약 2 ㎚ 내지 약 5 ㎚ 두께로 증착된, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  4. 제 1 항에 있어서,
    상기 기판은 패터닝된 (patterned), 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  5. 제 1 항에 있어서,
    상기 기판은 약 10 ㎚보다 작은 피처 개구들을 가지는 피처들을 포함하는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  6. 제 5 항에 있어서,
    상기 피처들은 약 1.5:1보다 큰 종횡비들을 가지는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  7. 제 1 항에 있어서,
    상기 희토류 금속 소스는 이트륨 (yttrium) 을 포함하는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  8. 제 1 항에 있어서,
    상기 희토류 금속 소스는 액체인, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  9. 제 8 항에 있어서,
    상기 희토류 금속 소스는 약 60 ℃ 내지 약 300 ℃ 끓는점을 가지는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  10. 제 1 항에 있어서,
    상기 희토류 금속 소스는 고체인, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  11. 제 4 항에 있어서,
    상기 희토류 금속 소스는 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)), 트리스(시클로펜타디에닐)이트륨(III) (tris(cyclopentadienyl)yttrium(III)), 트리스[엔, 엔-비스(트리메틸실릴)아미드]이트륨 (tris[N,N-bis(trimethylsilyl)amide]yttrium), 이트륨(III) 플루오라이드 (yttrium(III) fluoride), 이트륨(III) 아이오다이드 (yttrium(III) iodide), 및 이트륨(III) 클로라이드 (yttrium(III) chloride) 로 구성되는 그룹으로부터 선택되는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  12. 제 11 항에 있어서,
    상기 희토류 금속 소스는 트리스(부틸시클로펜타디에닐)이트륨(III) (tris(butylcyclopentadienyl)yttrium(III)) 인, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  13. 제 1 항에 있어서,
    상기 컨포멀한 희토류 금속-함유 막은 바이어스의 인가 없이 증착된, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  14. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘, 실리콘 게르마늄, 게르마늄, 및 실리콘 카바이드로 구성되는 그룹으로부터 선택되는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 희토류 금속 소스를 상기 프로세스 챔버에 도입하는 단계에 앞서 그리고 상기 컨포멀한 희토류 금속-함유 막을 증착하는 단계에 앞서, 상기 기판을 플루오린화수소 산 (hydrofluoric acid) 에 노출시킴으로써 상기 기판을 전세정하는 (pre-cleaning) 단계를 더 포함하는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  16. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 희토류 금속-함유 막은 트랜지스터의 소스 또는 드레인 영역 위에 증착되는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  17. 제 16 항에 있어서,
    상기 트랜지스터는 FinFET인, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  18. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 기판은 급속 열 어닐링 (rapid thermal annealing) 을 사용하여 어닐링되는, 플라즈마 챔버 내에 하우징된 기판을 프로세싱하는 방법.
  19. 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치에 있어서,
    하나 이상의 프로세스 챔버들로서, 적어도 하나의 프로세스 챔버는 상기 반도체 기판을 가열하기 위한 가열된 페데스탈을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    상기 프로세스 챔버들 내로의 그리고 플로우-제어 하드웨어와 연관된 하나 이상의 가스 유입부들 (inlets); 및
    적어도 하나의 프로세서 및 메모리를 가지는 제어기로서, 상기 적어도 하나의 프로세서 및 상기 메모리는 서로간 통신하게 (communicatively) 연결되고, 상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어와 적어도 동작하게 (operatively) 연결되고, 그리고
    상기 메모리는 (i) 상기 기판 상의 상기 반도체 재료 위에 컨포멀한 희토류 금속-함유 막을 증착하도록 상기 프로세스 챔버에 희토류 금속 소스를 도입하고 그리고 (ii) 상기 기판의 표면 상의 희토류 금속-도핑된 비-실리사이드 반도체 재료를 형성하도록 500 ℃보다 낮은 온도에서 상기 기판을 가열함으로써 상기 플로우-제어 하드웨어를 적어도 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행가능한 인스트럭션들을 저장하는, 상기 제어기를 포함하는, 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치.
  20. 제 19 항에 있어서,
    플라즈마 생성기를 더 포함하고,
    상기 희토류 금속 소스는 희토류 금속-함유 전구체를 점화함으로써 생성된 플라즈마를 포함하는, 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치.
  21. 제 19 항에 있어서,
    상기 반도체 기판을 세정하기 위한 환경적으로 폐쇄된 챔버를 더 포함하는, 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치.
  22. 제 19 항에 있어서,
    에어 브레이크 (air break) 없이 환경적으로 폐쇄된 챔버와 상기 하나 이상의 프로세스 챔버들 사이에서 상기 반도체 기판을 이동시킬 수 있는 로봇을 더 포함하는, 반도체 재료를 포함하는 반도체 기판을 프로세싱하기 위한 장치.
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