TWI754226B

TWI754226B - 去強化電路及其驅動器

Info

Publication number: TWI754226B
Application number: TW109105586A
Authority: TW
Inventors: 陳培煒; 陳憲穀
Original assignee: 連恩微電子有限公司
Priority date: 2020-02-21
Filing date: 2020-02-21
Publication date: 2022-02-01
Also published as: TW202133551A

Abstract

本發明提供一種去強化電路及其驅動器。第一輸入電晶體耦接於第一及第二節點之間，用以接收第一輸入信號。第二輸入電晶體耦接於第一以及第三節點之間，用以接收第二輸入信號。第一電阻耦接於第二及第四節點之間。第二電阻耦接於第三以及第四節點之間。第一電晶體耦接於電源線及第一電流源之間，具有控制端耦接於第二節點。第二電晶體耦接於電源線以及第二電流源之間，具有控制端耦接於第三節點。第五電晶體耦接於電源線以及第四節點之間。運算放大器用以根據一參考電壓以及一控制電壓而控制第五電晶體。

Description

去強化電路及其驅動器

本發明係有關於一種去強化電路，且特別係有關於一種去強化電路的驅動器。

在通訊系統中，當信號發生雜訊干擾時，容易造成信號失真。於是，在通訊系統中，會使用補償或是消除技術來避免信號失真。現今，在高頻的通訊系統中，為了把信號能傳輸到更遠的距離，通常會在發送端使用預強化(Pre-emphasis)或去強化(De-emphasis)的均衡技術。

預強化與去強化的目的分別是提高信號中高頻部分的能量及降低信號中低頻部分的能量，以補償傳送通道對信號的高頻部分所造成的衰減。例如，預強化會保持信號的低頻部分不變，並提升信號的高頻部分。去強化會衰減信號的低頻部分，而保持信號的高頻部分。

在一些通訊系統中，可使用等化器(equalizer)來執行預強化或去強化，以補償或消除信號在傳送過程中因不理想通道因素造成的變形/衰減。唯有對傳送信號施以適當的等化處理(例如選擇適當的等化強度)，接收端才能正確接收。

本發明提供一種驅動器。上述驅動器包括一輸入單元、一位準偏移單元、一輸出單元以及一偏壓單元。上述輸入單元包括一第一輸入電晶體、一第二輸入電晶體、一第一電阻與一第二電阻。上述第一輸入電晶體是耦接於一第一節點以及一第二節點之間，用以接收一第一輸入信號。上述第二輸入電晶體是耦接於上述第一節點以及一第三節點之間，用以接收一第二輸入信號。上述第一電阻是耦接於上述第二節點以及一第四節點之間。上述第二電阻是耦接於上述第三節點以及上述第四節點之間。上述位準偏移單元包括一第一電流源以及一第二電流源、一第一電晶體與一第二電晶體。上述第一電晶體是耦接於一電源線以及上述第一電流源之間，具有一控制端耦接於上述第二節點。上述第二電晶體是耦接於上述電源線以及上述第二電流源之間，具有一控制端耦接於上述第三節點。上述輸出單元包括一第三電阻、一第四電阻、一第三電晶體與一第四電晶體。上述第三電阻是耦接於上述電源線以及一第一輸出端之間。上述第四電阻是耦接於上述電源線以及一第二輸出端之間。上述第三電晶體是耦接於上述第一輸出端以及一接地端之間，具有一控制端耦接於上述第一電流源。上述第四電晶體是耦接於上述第二輸出端以及上述接地端之間，具有一控制端耦接於上述第二電流源。上述偏壓單元，包括一偏壓電晶體以及一運算放大器。上述偏壓電晶體是耦接於上述電源線以及上述第四節點之間。上述運算放大器是用以根據一參考電壓以及一控制電壓而控制上述偏壓電晶體。

再者，本發明提供一種去強化電路。上述去強化電路包括一主要驅動器、一延遲器、一去強化驅動器以及一第一電阻以及一第二電阻。上述主要驅動器用以根據一第一對差動信號而產生一第二對差動信號。上述延遲器用以延遲上述第一對差動信號對而產生一第三對信號對。上述去強化驅動器用以根據上述第三對差動信號而產生一第四對差動信號。上述第一電阻以及上述第二電阻是耦接於一第一電源線。每一上述主要驅動器以及上述去強化驅動器具有一正輸入端以及一負輸入端。上述主要驅動器以及上述去強化驅動器各包括一輸入單元、一位準偏移單元、一輸出單元以及一偏壓單元。上述輸入單元包括一第一輸入電晶體、一第二輸入電晶體、一第三電阻與第四電阻。上述第一輸入電晶體是耦接於一第一節點以及一第二節點之間，具有一控制端耦接於上述正輸入端。上述第二輸入電晶體是耦接於上述第一節點以及一第三節點之間，具有一控制端耦接於上述負輸入端。上述第三電阻是耦接於上述第二節點以及一第四節點之間。上述第四電阻是耦接於上述第三節點以及上述第四節點之間。上述位準偏移單元包括一第一電流源、一第二電流源、一第一電晶體與一第二電晶體。上述第一電晶體是耦接於一第二電源線以及上述第一電流源之間，具有一控制端耦接於上述第二節點。上述第二電晶體是耦接於上述第二電源線以及上述第二電流源之間，具有一控制端耦接於上述第三節點。上述輸出單元包括一第三電晶體與一第四電晶體。上述第三電晶體是耦接於一負輸出端以及一接地端之間，具有一控制端耦接於上述第一電流源。上述第四電晶體是耦接於一正輸出端以及上述接地端之間，具有一控制端耦接於上述第二電流源。上述偏壓單元包括一偏壓電晶體以及一運算放大器。上述偏壓電晶體是耦接於上述第二電源線以及上述第四節點之間。上述運算放大器用以根據一參考電壓以及一控制電壓而控制上述偏壓電晶體。上述主要驅動器的上述正輸出端與上述去強化驅動器的上述負輸出端是經由上述第一電阻而耦接於上述第一電源線，以及上述主要驅動器的上述負輸出端與上述去強化驅動器的上述正輸出端是經由上述第二電阻而耦接於上述第一電源線。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖係顯示根據本發明一些實施例所述之驅動器100。驅動器100包括輸入單元10、位準偏移單元20、輸出單元30以及偏壓單元40。輸入單元10是經由正輸入端IN+與負輸入端IN-接收由輸入信號Sin+與Sin-所組成的第一對差動信號Diff1。位準偏移單元20是用以將輸入單元10所接收的輸入信號Sin+與Sin-的電壓位準進行偏移。輸出單元30是用以將已偏移位準的輸入信號Sin+與Sin-進行放大並經由正輸出端OUT+與負輸出端OUT-提供由輸出信號Sout+與Sout-所組成的第二對差動信號Diff2至其他電路。

輸入單元10包括電阻R1與R2、電晶體Q7與Q8以及電流源I3與I4。電阻R1是耦接於節點n4以及節點n2之間，而電阻R2是耦接於節點n4以及節點n3之間。電晶體Q7與Q8為輸入電晶體。電晶體Q7是耦接於節點n2以及節點n1之間，而電晶體Q8是耦接於節點n3以及節點n1之間。在輸入單元10中，電晶體Q7與Q8為雙極性電晶體(bipolar transistor，BJT)。電晶體Q7的控制端(即基極)是耦接於正輸入端IN+，而電晶體Q8的控制端(即基極)是耦接於負輸入端IN-。此外，電晶體Q7與Q8的射極是經由節點n1而耦接在一起。電流源I3是耦接於節點n1以及接地端GND之間，而電流源I4是耦接於節點n1以及接地端GND之間。電流源I3與I4可以是固定電流源或是可變電流源，用以從節點n1汲取出具有相同電流量的電流I。

位準偏移單元20包括電晶體Q1與Q2以及電流源I1與I2。電晶體Q1是耦接於電源線VCC以及節點n5之間，而電晶體Q2是耦接於電源線VCC以及節點n6之間。在位準偏移單元20中，電晶體Q1與Q2為雙極性電晶體。電晶體Q1的基極是耦接於節點n2，而電晶體Q2的基極是耦接於節點n3。電流源I1是耦接於節點n5以及接地端GND之間，而電流源I2是耦接於節點n6以及接地端GND之間。電流源I1與I2可以是固定電流源或是可變電流源，用以分別從節點n5與n6汲取出具有相同電流量的電流I_ef。此外，電流源I1與I2的電流I_ef是透過鏡射(mirror)偏壓單元40的電流源I5的電流I_DAC而產生。換言之，電流I_ef是與上電流I_DAC成比例。

輸出單元30包括電晶體Q3-Q6以及電阻R3-R8。電阻R3是耦接於電源線VCC以及正輸出端OUT+之間，而電阻R4是耦接於電源線VCC以及負輸出端OUT-之間。在輸出單元30中，電晶體Q3-Q6為雙極性電晶體。電晶體Q3是耦接於正輸出端OUT+與電阻R5之間，而電晶體Q3的基極是耦接於節點n5。電阻R5是耦接於電晶體Q3以及接地端GND之間。電晶體Q4是耦接於負輸出端OUT-與電阻R6之間，而電晶體Q4的基極是耦接於節點n6。電阻R6是耦接於電晶體Q4以及接地端GND之間。電晶體Q5是耦接於節點n7與電阻R7之間，而電晶體Q5的基極是耦接於節點n5以及電晶體Q3的基極。電阻R7是耦接於電晶體Q5以及接地端GND之間。電晶體Q6是耦接於節點n7與電阻R8之間，而電晶體Q6的基極是耦接於節點n6以及電晶體Q4的基極。電阻R8是耦接於電晶體Q6以及接地端GND之間。

偏壓單元40包括偏壓電晶體M1、運算放大器OP1、可變電阻VR1與VR2以及可變電流源I5。可變電阻VR1是耦接於電源線VCC以及運算放大器OP1的負輸入端之間，以及運算放大器OP1的負輸入端是耦接於節點n7。可變電阻VR2是耦接於電源線VCC以及運算放大器OP1的正輸入端之間。可變電流源I5是耦接於運算放大器OP1的正輸入端以及接地端GND之間，用以提供電流I_DAC。電晶體M1是耦接於電源線VCC以及節點n4，而偏壓電晶體M1的控制端(即閘極)是耦接於運算放大器OP1的輸出端。在偏壓單元40中，偏壓電晶體M1為場效(FET)電晶體。運算放大器OP1可根據正輸入端所接收的參考電壓Vref以及負輸入端所接收的控制電壓Vcal而控制偏壓電晶體M1，以便提供電壓VCm至節點n4。因此，電壓VCm是小於電源線VCC的電壓。在此實施例中，電晶體M1為P型場效電晶體。此外，根據下列算式，可得到參考電壓Vref以及控制電壓Vcal：

；

。其中，V _CC是表示電源線VCC的電壓、R _DAC是表示可變電阻VR2的電阻值、R _CAL是表示可變電阻VR1的電阻值、I_DAC是表示可變電流源I5的電流值，以及I _CAL是表示流經可變電阻VR1的電流值。

在驅動器100中，電晶體Q1-Q8可以是N型金氧半導體場效電晶體(MOS FET)或是其他類型的場效電晶體。此外，在輸出單元30中，電晶體Q3與Q4的尺寸相同，而電晶體Q5與Q6的尺寸相同。此外，電晶體Q3與Q5的比例為1:Km，其中0>Km>1。此外，驅動器100的增益gm是由電晶體Q3以及電阻R5所決定。在一些實施例中，電阻R5與R6具有相同的電阻值，而電阻R7與R8具有相同的電阻值。此外，電阻R5與R7的比例為1:1/Km。由於Km小於1，所以電阻R7與R8的電阻值是大於電阻R5與R6。

第2圖係顯示根據本發明一些實施例所述之去強化(de-emphasis)電路200的示意圖。去強化電路200包括主要驅動器210、去強化驅動器220、延遲器230、電感L1-L4、電容C1與C2、二極體D1、電流源I6以及電阻RR3與RR4。信號TXin-與TXin+為差動信號，而信號TXin-與TXin+會被提供至主要驅動器210以及延遲器230。延遲器230會對信號TXin-與TXin+進行延遲而產生信號TD-與TD+至去強化驅動器220。主要驅動器210的正輸出端與去強化驅動器220的負輸出端是經由節點n11而耦接在一起，而主要驅動器210的負輸出端與去強化驅動器220的正輸出端是經由節點n12而耦接在一起。於是，根據來自主要驅動器210之對應於信號TXin-與TXin+的第一對差動信號以及來自去強化驅動器220之對應於信號TD-與TD+的的第二對差動信號，可在節點n11與n12上得到由輸出信號Vo+與Vo-所組成的第三對差動信號。電阻RR3是耦接於電源線VCC1以及節點n11之間，而電阻RR4是耦接於電源線VCC1以及節點n12之間。電感L1是耦接於節點n11以及電源線VCC1之間，而電感L2是耦接於節點n12以及電源線VCC1之間。電容C1是耦接於節點n11以及n13之間，而電容C2是耦接於節點n12以及n14之間。電感L3是耦接於節點n13以及電源線VCC2之間，而電感L4是耦接於節點n14以及電流源I6之間。二極體D1的陽極是耦接於節點n13，而二極體D1的陰極是耦接於節點n14。電流源I6是耦接於電感L4以及接地端GND之間。

在去強化電路200中，主要驅動器210的操作電壓是由電源線VCC所提供，且主要驅動器210會汲取電流I _main至接地端GND。此外，去強化驅動器220的操作電壓亦是由電源線VCC所提供，且去強化驅動器220會汲取電流I _deem至接地端GND。在一些實施中，電源線VCC、VCC1與VCC2具有相同的電壓。在一些實施例中，電源線VCC、VCC1與VCC2是互相分離的。在一些實施例中，電源線VCC、VCC1與VCC2是彼此相連接。在一些實施例中，電源線VCC是與電源線VCC1與VCC2分離的，而VCC1與VCC2是彼此相連接。在去強化電路200中，電流I _deem與電流I _main的比例為a:1，其中a為去強化係數(deemphasis coefficient)且小於1，即a>1。

第3A與3B圖係顯示根據本發明一些實施例所述之第2圖之去強化電路200的詳細電路圖。主要驅動器210包括輸入單元10M、位準偏移單元20M、輸出單元30M以及偏壓單元40M。去強化驅動器220包括輸入單元10D、位準偏移單元20D、輸出單元30D以及偏壓單元40D。主要驅動器210與去強化驅動器220的電路配置是相同於第1圖的驅動器100。換言之，主要驅動器210與去強化驅動器220具有相同或相似的電路結構。為了簡化說明，將不詳細描述主要驅動器210與去強化驅動器220的全部元件。值得注意的是，主要驅動器210與去強化驅動器220的差異在於內部元件的尺寸是不同的。例如，在主要驅動器210的輸入單元10M中，電流源I3_M與I4_M具有相同電流量的電流I_M。在主要驅動器220的輸入單元10D中，電流源I3_D與I4_D具有相同電流量的電流I_D，且電流I_D的電流量是不同於電流I_M。

在主要驅動器210的輸出單元30M中，電晶體Q3_M是耦接於電阻RR3與電阻R5_M之間，而電晶體Q4_M是耦接於電阻RR4與電阻R6_M之間。此外，在去強化驅動器220的輸出單元30D中，電晶體Q3_D是耦接於電阻RR4與電阻R5_D之間，而電晶體Q4_D是耦接於電阻RR3與電阻R6_D之間。於是，主要驅動器210的正輸出端會耦接於去強化驅動器220的負輸出端，而主要驅動器210的負輸出端會耦接於去強化驅動器220的正輸出端。在此實施例中，電阻RR3與RR4以及電感L3是耦接於相同電源線VCC1。

在主要驅動器210的輸出單元30M中，電晶體Q3_M與Q4_M的尺寸相同，而電晶體Q5_M與Q6_M的尺寸相同。此外，電晶體Q3_M與Q5_M的比例為1:Km，其中0>Km>1。此外，主要驅動器210的增益gm_M是由電晶體Q3_M以及電阻R5_M所決定。在一些實施例中，電阻R5_M與R6_M具有相同的電阻值，而電阻R7_M與R8_M具有相同的電阻值。此外，電阻R5_M與R7_M的比例為1:1/Km。相似地，在去強化驅動器220的輸出單元30D中，電晶體Q3_D與Q4_D的尺寸相同，而電晶體Q5_D與Q6_D的尺寸相同。此外，電晶體Q3_D與Q5_D的比例為1:Kd，其中0>Kd>1。此外，去強化驅動器220的增益gm_D是由電晶體Q3_D以及電阻R5_D所決定。在一些實施例中，電阻R5_D與R6_D具有相同的電阻值，而電阻R7_D與R8_D具有相同的電阻值。此外，電阻R5_D與R7_D的比例為1:1/Kd。在一些實施例中，輸出單元30M的電阻R5_M與R6_M與輸出單元30D的電阻R5_D與R6_D具有相同的電阻值。

主要驅動器210以及去強化驅動器220分別具有偏壓單元40M以及偏壓單元40D。因此，相較於傳統使用同一偏壓單元的去強化電路，去強化電路200中的控制偏壓單元40M與偏壓單元40D可以分別被控制，即偏壓單元40M與偏壓單元40D為獨立控制，以便調整主要驅動器210以及去強化驅動器220的信號特性。因此，可更有效地補償或消除信號在傳送過程中因不理想通道因素造成的變形/衰減。

在主要驅動器210中，可根據下列算式得到流經電晶體Q3_M的電流I _main：

。其中，gm_M是表示主要驅動器210的增益，而gm_M是由電晶體Q3_M以及電阻R5_M所決定。I_M是表示電流源I3_M的電流量，而R _L_M是表示電阻R1_M的電阻值。此外，在去強化驅動器220中，可根據下列算式得到流經電晶體Q3_D的電流I _deem：

。其中，gm_D是表示去強化驅動器220的增益，而gm_M是由電晶體Q3_D以及電阻R5_D所決定。I_D是表示電流源I3_D的電流量，而R _L_D是表示電阻R1_D的電阻值。因此，根據電流I _deem以及電流I _main，可得到去強化係數a，如下列算式所顯示：

。其中，I_DAC_M是表示可變電流源I5_M的電流量。R _REF_M是表示可變電阻VR2_M的電阻值，而R _CAL_M是表示可變電阻VR1_M的電阻值。此外，I_DAC_D是表示可變電流源I5_D的電流量。R _REF_D是表示可變電阻VR2_D的電阻值，而R _CAL_D是表示可變電阻VR1_D的電阻值。

在一些實施例中，主要驅動器210與去強化驅動器220內的電阻是由相同材料所形成，例如多晶矽。此外，主要驅動器210與去強化驅動器220內的電流源所提供的電流是透過鏡射(mirror)來自能隙(bandgap)電路(未顯示)的參考電流而產生。一般而言，能隙電路係用於產生準確的參考電壓或參考電流。能隙電路所產生的參考電流不會受到製程、供應電源和溫度變化的影響，因此可避免角落效應(corner effect)所引起的問題。由於來自能隙電路的參考電流不會受到製程、供應電源和溫度變化的影響，所以主要驅動器210與去強化驅動器220內各電流源也不會受到製程、供應電源和溫度變化的影響。此外，在積體電路中，電流鏡射技術為產生電流的常用技術，為了簡化說明，將不描述於此。

雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10,10D,10M:輸入單元 20,20D,20M:位準偏移單元 30,30D,30M:輸出單元 40,40D,40M:偏壓單元 200:去強化電路 210:主要驅動器 220:去強化驅動器 230:延遲器 C1-C2:電容 D1:二極體 Diff1:第一對差動信號 Diff2:第二對差動信號 GND:接地端 gm_D,gm_M:增益 IN+:正輸入端 IN-:負輸入端 I1-I4,I3_D,I4_D,I3_M,I4_M,I6:電流源 I5,I5_D,I5_M:可變電流源 I,I_ef,I_D,I_M,Ideem,Imain,I_DAC_M,I_DAC_D,I_DAC,I_CAL:電流 L1-L4:電感 n1-n7,n11-n14:節點 OP1:運算放大器 OUT+:正輸出端 OUT-:負輸出端 Q1-Q6,Q3_D-Q6_D,Q3_M-Q6_M,M1:電晶體 R1-R8,R1_D,R2_D,R1_M,R2_M,R5_D-R8_D,R5_M-R8_M,RR3,RR4:電阻 Sin+,Sin-:輸入信號 Sout+,Sout-,Vo+,Vo-:輸出信號 TXin-,TXin+,TD-,TD+:信號 VCC,VCC1,VCC2:電源線 VCm:電壓 Vcal:控制電壓 Vref:參考電壓 VR1,VR2,VR1_D,VR2_D,VR1_M,VR2_M:可變電阻

第1圖係顯示根據本發明一些實施例所述之驅動器。第2圖係顯示根據本發明一些實施例所述之去強化電路的示意圖。第3A與3B圖係顯示根據本發明一些實施例所述之第2圖之去強化電路200的詳細電路圖。

10:輸入單元 20:位準偏移單元 30:輸出單元 40:偏壓單元 100:驅動器 Diff1:第一對差動信號 Diff2:第二對差動信號 GND:接地端 gm:增益 IN+:正輸入端 IN-:負輸入端 I1-I4:電流源 I5:可變電流源 I,I_CAL,I_DAC,I_ef:電流 n1-n7:節點 OP1:運算放大器 OUT+:正輸出端 OUT-:負輸出端 Q1-Q8,M1:電晶體 R1-R8:電阻 Sin+,Sin-:輸入信號 Sout+,Sout-:輸出信號 VCC:電源線 VCm:電壓 Vcal:控制電壓 Vref:參考電壓 VR1,VR2:可變電阻

Claims

一種驅動器，包括：一輸入單元，包括：一第一輸入電晶體，耦接於一第一節點以及一第二節點之間，用以接收一第一輸入信號；一第二輸入電晶體，耦接於上述第一節點以及一第三節點之間，用以接收一第二輸入信號；一第一電阻，耦接於上述第二節點以及一第四節點之間；以及一第二電阻，耦接於上述第三節點以及上述第四節點之間；一位準偏移單元，包括：一第一電流源以及一第二電流源；一第一電晶體，耦接於一電源線以及上述第一電流源之間，具有一控制端耦接於上述第二節點；以及一第二電晶體，耦接於上述電源線以及上述第二電流源之間，具有一控制端耦接於上述第三節點；一輸出單元，包括：一第三電晶體，具有一控制端耦接於上述第一電流源；以及一第四電晶體，具有一控制端耦接於上述第二電流源；以及一偏壓單元，包括：一偏壓電晶體，耦接於上述電源線以及上述第四節點之間；以及一運算放大器，用以根據對應於一第一電流的一參考電壓以及一控制電壓而控制上述偏壓電晶體；其中上述位準偏移單元之上述第一電流源與上述第二電流源的電流具有相同的電流量且與上述第一電流成比例。
如請求項1之驅動器，其中上述輸入單元更包括：一第三電流源，耦接於上述第一節點以及上述接地端之間；以及一第四電流源，耦接於上述第二節點以及上述接地端之間。
如請求項2之驅動器，其中上述第一電阻與上述第二電阻具有相同的電阻值，以及上述第三電流源與上述第四電流源具有相同的電流量。
如請求項1之驅動器，其中在上述位準偏移單元中，上述第一電流源是耦接於上述第一電晶體以及上述接地端之間，以及上述第二電流源是耦接於上述第二電晶體以及上述接地端之間。
如請求項1之驅動器，其中上述輸出單元更包括：一第三電阻，耦接於上述電源線以及一第一輸出端之間；一第四電阻，耦接於上述電源線以及一第二輸出端之間；上述第三電晶體，耦接於上述第一輸出端以及一接地端之間；上述第四電晶體，耦接於上述第二輸出端以及上述接地端之間；一第五電阻，耦接於上述第三電晶體以及上述接地端之間；一第六電阻，耦接於上述第四電晶體以及上述接地端之間；一第五電晶體，耦接於上述運算放大器的一負輸入端以及上述接地端之間；一第六電晶體，耦接於上述運算放大器的上述負輸入端以及上述接地端之間；一第七電阻，耦接於上述第五電晶體以及上述接地端之間；以及一第八電阻，耦接於上述第六電晶體以及上述接地端之間。
如請求項1之驅動器，其中上述偏壓單元更包括：一第一可變電阻，耦接於上述電源線以及上述運算放大器的上述負輸入端之間；一第二可變電阻，耦接於上述電源線以及上述運算放大器的一正輸入端之間；以及一可變電流源，耦接於上述放大器的上述正輸入端以及上述接地端之間，用以控制流經上述第二可變電阻的上述第一電流。
如請求項6之驅動器，其中在上述輸出單元中，上述第五電阻與上述第六電阻具有一第一電阻值，而上述第七電阻與上述第八電阻具有一第二電阻值，其中上述第二電阻值是大於上述第一電阻值。
一種去強化電路，包括：一主要驅動器，用以根據一第一對差動信號而產生一第二對差動信號；一延遲器，用以延遲上述第一對差動信號對而產生一第三對信號對；一去強化驅動器，用以根據上述第三對差動信號而產生一第四對差動信號；以及一第一電阻以及一第二電阻，耦接於一第一電源線；其中每一上述主要驅動器以及上述去強化驅動器具有一正輸入端以及一負輸入端；其中上述主要驅動器以及上述去強化驅動器各包括：一輸入單元，包括：一第一輸入電晶體，耦接於一第一節點以及一第二節點之間，具有一控制端耦接於上述正輸入端；一第二輸入電晶體，耦接於上述第一節點以及一第三節點之間，具有一控制端耦接於上述負輸入端；一第三電阻，耦接於上述第二節點以及一第四節點之間；以及一第四電阻，耦接於上述第三節點以及上述第四節點之間；一位準偏移單元，包括：一第一電流源以及一第二電流源；一第一電晶體，耦接於一第二電源線以及上述第一電流源之間，具有一控制端耦接於上述第二節點；以及一第二電晶體，耦接於上述第二電源線以及上述第二電流源之間，具有一控制端耦接於上述第三節點；一輸出單元，包括：一第三電晶體，耦接於一第一輸出端以及一接地端之間，具有一控制端耦接於上述第一電流源；以及一第四電晶體，耦接於一第二輸出端以及上述接地端之間，具有一控制端耦接於上述第二電流源；以及一偏壓單元，包括：一偏壓電晶體，耦接於上述第二電源線以及上述第四節點之間；以及一運算放大器，用以根據對應於一第一電流的一參考電壓以及一控制電壓而控制上述偏壓電晶體；其中上述主要驅動器的上述第二輸出端與上述去強化驅動器的上述第一輸出端是經由上述第一電阻而耦接於上述第一電源線，以及上述主要驅動器的上述第一輸出端與上述去強化驅動器的上述第二輸出端是經由上述第二電阻而耦接於上述第一電源線；其中上述位準偏移單元之上述第一電流源與上述第二電流源的電流具有相同的電流量且與上述第一電流成比例。
如請求項8之去強化電路，其中上述輸入單元更包括：一第三電流源，耦接於上述第一節點以及上述接地端之間；以及一第四電流源，耦接於上述第二節點以及上述接地端之間。
如請求項9之去強化電路，其中上述第三電阻與上述第四電阻具有相同的電阻值，以及上述第三電流源與上述第四電流源具有相同的電流量。
如請求項8之去強化電路，其中在上述位準偏移單元中，上述第一電流源是耦接於上述第一電晶體以及上述接地端之間，以及上述第二電流源是耦接於上述第二電晶體以及上述接地端之間。
如請求項8之去強化電路，其中上述輸出單元更包括：一第五電阻，耦接於上述第三電晶體以及上述接地端之間；一第六電阻，耦接於上述第四電晶體以及上述接地端之間；一第五電晶體，耦接於上述運算放大器的一負輸入端以及上述接地端之間；一第六電晶體，耦接於上述運算放大器的上述負輸入端以及上述接地端之間；一第七電阻，耦接於上述第五電晶體以及上述接地端之間；以及一第八電阻，耦接於上述第六電晶體以及上述接地端之間。
如請求項12之去強化電路，其中上述偏壓單元更包括：一第一可變電阻，耦接於上述第二電源線以及上述運算放大器的上述負輸入端之間；一第二可變電阻，耦接於上述第二電源線以及上述運算放大器的一正輸入端之間；以及一可變電流源，耦接於上述放大器的上述正輸入端以及上述接地端之間，用以控制流經上述第二可變電阻的上述第一電流。
如請求項12之去強化電路，其中在上述輸出單元中，上述第五電阻與上述第六電阻具有一第一電阻值，而上述第七電阻與上述第八電阻具有一第二電阻值，其中上述第二電阻值是大於上述第一電阻值。
如請求項14項之去強化電路，其中上述主要驅動器與上述去強化驅動器具有相同的上述第一電阻值，以及上述主要驅動器的上述第二電阻值不同於上述去強化驅動器的上述第二電阻值。
如請求項8之去強化電路，更包括：一第一電感，耦接於上述第一電阻以及上述第一電源線之間；以及一第二電感，耦接於上述第二電阻以及上述第一電源線之間。
如請求項8之去強化電路，更包括：一第三電感，耦接於一第三電源線；一第一電容，耦接於上述第三電感以及上述第一電阻之間；一第四電感，耦接於一第五電流源；一第二電容，耦接於上述第四電感以及上述第二電阻之間；以及一二極體，具有耦接於上述第三電感之一陽極，以及耦接於上述第四電感之一陰極。
如請求項8之去強化電路，其中上述第一電源線以及上述第二電源線具有相同的供應電壓。