TWI745085B - 積體電路的佈局設計製造方法 - Google Patents

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Abstract

一種積體電路的佈局設計製造方法包括產生積體電路佈 局設計及基於積體電路佈局設計製造積體電路。產生積體電路佈局設計包括產生第一淺溝槽隔離區圖案及位於第一淺溝槽隔離區內的基板穿孔區圖案；產生環繞第一淺溝槽隔離區的第二淺溝槽隔離區圖案，第二淺溝槽隔離區包括第一佈局區及第二佈局區，第二佈局區藉由第一佈局區與第一淺溝槽隔離區分離，在第一佈局區內界定一組虛設裝置的第一主動區且在第二佈局區內界定一組主動裝置的第二主動區及在第一佈局區中產生一組虛設裝置的第一閘極圖案，每一第一主動區在第一方向上具有實質相同的尺寸。

Description

積體電路的佈局設計製造方法
本發明的實施例是有關於一種積體電路的佈局設計及其設計製造方法，特別是有關於一種具有基板穿孔的積體電路的佈局設計及其設計製造方法。
由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)在積體電路(integration circuit，IC)裝置中的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的這一提高是源自最小特徵尺寸(minimum feature size)的持續減小，此使更多的組件能夠整合到給定的面積中。除了最小特徵尺寸的減小之外，藉由使用基板穿孔(through-substrate via，TSV)形成三維積體電路(3-dimensional IC，3DIC)來促進晶粒堆疊也有助於積體密度的增加。然而，在製作製程期間，實作TSV來形成3DIC可能導致在TSV附近的主動區上分佈額外的應力，從而影響主動區中主動裝置的性能。重要的是要減少TSV對鄰近主動裝置的影響。
在一些實施例中，一種積體電路的布局設計製造方法包括產生積體電路佈局設計及基於所述積體電路佈局設計製造積體電路。產生積體電路佈局設計包括產生第一淺溝槽隔離區的圖案及位於所述第一淺溝槽隔離區內的基板穿孔區的圖案、產生環繞所述第一淺溝槽隔離區的第二淺溝槽隔離區的圖案，所述第二淺溝槽隔離區包括第一佈局區及第二佈局區，所述第二佈局區藉由所述第一佈局區與所述第一淺溝槽隔離區分離，在所述第一佈局區內界定一組虛設裝置的第一主動區且在所述第二佈局區內界定一組主動裝置的第二主動區、在所述第一佈局區中產生所述一組虛設裝置的第一閘極的圖案，所述第一主動區中的每一者在第一方向上具有實質上相同的尺寸以及在所述第二佈局區中產生所述一組主動裝置的第二閘極的圖案。
在一些實施例中，一種積體電路的布局設計製造方法包括產生積體電路佈局設計及基於所述積體電路佈局設計製造積體電路。產生積體電路佈局設計包括產生基板穿孔區的圖案、在所述基板穿孔區的所述圖案周圍產生主動裝置的主動區的圖案，其中所述主動裝置排列成多組，並且藉由禁入區段與所述基板穿孔區分離、在所述禁入區段中產生虛設裝置的主動區的圖案，其中所述虛設裝置排列成多組、將所述基板穿孔區、所述主動裝置的所述主動區及所述虛設裝置的所述主動區之間的分離界定為淺溝 槽隔離區，其中由所述多組虛設裝置中的每組虛設裝置中的所述主動區界定的所述每組虛設裝置的區域在第一方向上具有實質上相同的尺寸。
在一些實施例中，一種積體電路的布局設計製造方法包括產生積體電路佈局設計及基於所述積體電路佈局設計製造積體電路。產生積體電路佈局設計包括產生淺溝槽隔離區的圖案以界定基板穿孔區的圖案、環繞所述基板穿孔區的第一虛設裝置區中的主動區的圖案、環繞所述第一虛設裝置區的第二虛設裝置區中的主動區的圖案以及位於所述第一虛設裝置區與所述第二虛設裝置區之間的主動裝置區中的主動區的圖案，以及在所述淺溝槽隔離區、所述第一虛設裝置區中的所述主動區、所述第二虛設裝置區中的所述主動區以及所述主動裝置區中的所述主動區之上產生閘極圖案，其中所述第一虛設裝置區的所述主動區中的每一者在第一方向上具有實質上相同的尺寸。
10:積體電路(IC)
20、30、40、50:IC佈局設計
100:半導體基板
102、104:淺溝槽隔離(STI)結構
106A、106D:主動區
108A:金屬閘極
108D:虛設金屬閘極
110A:金屬閘極通孔
110D:虛設金屬閘極通孔
112A:金屬接墊
112D:虛設金屬接墊
112V:金屬接墊
114:金屬通孔
116:金屬內連線
118:介電層
122:TSV結構
124V:金屬接墊
200:TSV區
202:第一邊界
204:第二邊界
206:主動區
208:虛設主動區/主動區
208A、208B:虛設主動區
210、212:閘極圖案
302:虛設主動區
304:閘極圖案
402:虛設主動區
404:閘極圖案
502:虛設主動區
504:閘極圖案
A、B:方向
d1:距離
D1:直徑
L1、L2、L3、L4:長度
S1、S2、S3:間距
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1示出根據一些實施例的積體電路(integrated circuit，IC)的部分剖視圖。
圖2到圖5示出根據一些實施例的產生IC佈局設計的各種步驟。
圖6到圖8示出根據替代實施例的各種替代IC佈局設計。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“下方(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1示出根據一些實施例的積體電路(IC)10的剖視圖。IC 10可以是半導體晶圓(例如邏輯電路晶圓)/包括在其中形成的 多個半導體裝置(例如電晶體、電容器、二極體、電阻器等)及基板穿孔(TSV)的半導體晶片(例如邏輯電路晶片)。IC 10包括具有淺溝槽隔離(shallow trench isolation，STI)結構102及104的半導體基板100，淺溝槽隔離結構102及104界定半導體基板100上的主動區(也被稱為“氧化物界定區(oxide defined region)”)。在其他實施例中，半導體基板100是：元素半導體基板，例如鍺；化合物半導體基板，包括矽碳、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體基板，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。可在半導體基板100之上形成金屬層，以內連半導體裝置與TSV結構，並允許訊號交換。以下將提供對IC 10的更詳細的說明。
參照圖1，在基板中形成STI結構102及STI結構104，以界定主動區106A及主動區106D。此外，如圖1所示，與STI結構104相比，STI結構102具有更大的尺寸以容納TSV結構122。儘管示出一個TSV結構122，但IC 10可整體包括多於一個TSV結構122，IC 10中TSV結構122的數量不受限制。在一些實施例中，舉例來說，STI結構102及STI結構104由氧化物(例如二氧化矽(SiO2))、氮化物、高介電常數介電材料(例如氧化鋁(AlO)、氧化鉭(TaO)、氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿鋁(HfAlO)或氧化鉿鉭(HfTaO))或其組合形成。以下將進一步描述STI結構102及TSV結構122。
主動區106A及主動區106D可以是半導體基板100上的 摻雜區，所述摻雜區藉由STI結構104彼此電性隔離。儘管示出一個主動區106A及一個主動區106D，但是IC 10可整體包括多個主動區106A及多個主動區106D，並且IC 10中主動區的數量不受限制。主動區106A及主動區106D可具有不同分佈的N型摻雜劑及P型摻雜劑，其將成為半導體裝置的通道區(channel region)。在一些實施例中，較遠離STI結構102的主動區106A可對應於主動裝置的摻雜區，而鄰近STI結構102的主動區106D對應於虛設裝置的摻雜區。在下文中，主動裝置可指可與其他裝置或外部訊號耦合以執行電性功能的裝置，而虛設裝置可指沒有電性耦合到其他裝置的裝置。
金屬閘極108A形成在主動區106A之上，並藉由金屬閘極通孔110A連接到金屬接墊112A。金屬接墊112A還可藉由上覆金屬通孔114及金屬內連線116電連接到其他主動裝置(圖中未示出)。對於主動區106D，在其之上形成虛設金屬閘極108D，並且虛設金屬閘極108D藉由虛設金屬閘極通孔110D連接到虛設金屬接墊112D。虛設金屬接墊112D不進一步連接到其他金屬線。換句話說，主動區106A及金屬閘極108A形成將電連接到其他主動裝置或外部環境的主動裝置，而主動區106D及虛設金屬閘極108D形成不連接到其他裝置以執行電功能的虛設裝置。金屬接墊112A、金屬閘極通孔110A、金屬通孔114、金屬內連線116、虛設金屬接墊112D及虛設金屬閘極通孔110D嵌入到它們各自的介電層118中。
仍參照圖1，TSV結構122從介電層118穿透STI結構102到達半導體基板100的背面。可在TSV結構122的頂端之上形成與金屬接墊112A及虛設金屬接墊112D實質上齊平的金屬接墊112V，並且可在TSV結構122的底端之上形成另一金屬接墊124V。提供TSV結構122以將電訊號連接到半導體基板100的背面。依據TSV結構122的期望尺寸，可相應地改變STI結構102的尺寸。STI結構102也可具有不同於STI結構104的厚度。在一些實施例中，TSV結構122可具有在0.3μm到約12μm之間的直徑D1。在一些實施例中，STI結構102可具有是TSV結構122的直徑D1的約1倍到約2倍的側向尺寸。在一些實施例中，TSV結構122底端上的金屬接墊124V的側向尺寸可大於TSV結構122頂端上的金屬接墊112V。
由於與形成在IC 10的半導體基板100上的裝置相比，TSV結構122的尺寸大得多，因此TSV結構122可能影響IC 10的整體性能。具體來說，TSV結構122附近的裝置的性能可能由於TSV結構122引起的應力而受到影響。此應力可能由TSV結構122的製作製程引起，或者當IC 10經歷溫度變化(例如在熱製程期間的加熱及冷卻)時，由於TSV結構122與半導體基板100之間的熱膨脹係數(coefficient of thermal expansion，CTE)不匹配引起。為減少應力對IC 10性能的影響，在TSV結構122周圍設立了禁入區(keep-out-zone，KOZ)並且限制主動裝置放置在KOZ內。
環繞TSV結構122的KOZ限制可使得TSV結構122與最近的主動裝置(即最近的主動區106A)間隔開間距S1。在一些實施例中，間距S1在約0.08μm到約1000μm之間。在一些實施例中，間距S1在約0.08μm到約100μm之間。
為減少非均勻負載效應(特別是在主動裝置的主動區106A上)，在KOZ內設置虛設裝置(即主動區106D)。KOZ中的虛設裝置增加了IC 10中裝置分佈的整體均勻性，從而為主動區106A產生均勻的負載效應(loading effect)。儘管在KOZ中設置了虛設裝置，但KOZ內的排除區段(excluded zone)不包括任何裝置(即主動或虛設裝置)。排除區段被定義為TSV結構122與STI結構102的邊界之間的區域。在一些實施例中，TSV結構122與STI結構102的邊界之間的距離d1在約0.01μm到約500μm之間。在一些實施例中，TSV結構122與STI結構102的邊界之間的距離d1在約0.01μm到約10μm之間。
在一些實施例中，排除區段被定義為虛設裝置的最近主動區(即主動區106D)與TSV結構122之間的區域。在一些實施例中，虛設裝置的最近主動區106D與TSV區分隔開約0.01μm到約500μm之間的距離d1。在一些實施例中，虛設裝置的最近主動區106D與TSV區分隔開約0.01μm到約10μm之間的距離d1。
圖2到圖5示出根據一些實施例的產生具有TSV區200的圖案的IC佈局設計20的各種步驟。在一些實施例中，IC佈局設計20可以是用於製造圖1中描述的IC 10的IC佈局設計中的一 者。為便於描述，提供了具有相互正交的A軸與B軸的座標系。參照圖2，在IC佈局設計20中產生TSV區200的圖案。TSV區200的數量及位置可基於設計規則及待製造的IC的要求來決定。如上參照圖1所述，IC中的TSV結構應設置在STI結構的邊界內，所述邊界界定不應設置裝置的區。TSV結構還應被其中僅可放置虛設裝置的KOZ區進一步環繞。返回參照圖2，藉由決定TSV區200的位置及尺寸，確定第一邊界202及第二邊界204。
被第一邊界202包圍的區域是KOZ且被第二邊界204包圍的區域是排除區。被第一邊界202及第二邊界204包圍的區域可被稱為第一佈局區，其中可產生虛設裝置的佈局圖案，如以下將進行闡述。換句話說，排除區及第一佈局區是KOZ的不同部分。第一邊界202之外的區域可被稱為第二佈局區，其中可產生主動裝置及/或虛設裝置的佈局圖案，如以下將進行闡述。
儘管TSV區200被示為對稱地放置(即居中放置)在邊界202及邊界204內，但TSV區200也可相對於邊界202或邊界204的中心在A方向、B方向或A方向及B方向的組合上偏移。在一些實施例中，TSV區200的邊緣可與邊界202間隔開約0.1μm到約1000μm之間、或約0.1μm到約100μm之間的間距S2。在一些實施例中，TSV區200的邊緣可與邊界204間隔開約0.1μm到約500μm之間、或約0.01μm到約10μm之間的間距S3。
在圖3中，在邊界202之外(即第二佈局區)產生對應於主動裝置的主動區206的圖案。主動區206的尺寸及分佈可由 待製造的IC的設計規則來確定。主動區206可排列成環繞TSV區200的陣列，並且每個主動區206可與其他主動區206間隔開。在一些實施例中，當TSV區200位於IC佈局設計的邊緣時，主動區206可不設置在TSV區200的較靠近IC佈局設計的邊緣的一側。換句話說，主動區206可能不總是環繞全部的TSV區200。在一些實施例中，主動區206可對應於由STI結構界定的區(即氧化物界定區)，因此主動區206之間的間距可被視為STI區。
在一些實施例中，每個主動區206可對應於一個主動裝置。在一些實施例中，每個主動區206可對應於一組主動裝置。在一些實施例中，每個主動區206對應於半導體基板上的摻雜區，所述摻雜區可以是一個或多個主動裝置的通道區。在一些實施例中，每個主動區206可包括沿著B方向延伸的一組條紋，所述一組條紋可對應於鰭式場效應電晶體(fin field-effect transistor，FinFET)結構的一組鰭。
在一些實施例中，主動區206可具有在相同方向(例如B方向)上伸長的矩形形狀。每個主動區206可具有在A方向上的長度L1及在B方向上的長度L2。在圖3中，每個主動區206具有實質上相同的長度L1及長度L2。在一些實施例中，至少兩個主動區206可具有不同的長度L1或不同的長度L2。在一些實施例中，長度L1可在約0.001μm到約100μm之間，長度L2可在約0.05μm到約500μm之間。
在圖4中，在由第一邊界202及第二邊界204包圍的區 域(即第一佈局區)內產生對應於虛設裝置的虛設主動區208的圖案。虛設主動區208可排列成陣列，並且每個虛設主動區208可與其他虛設主動區208間隔開。在一些實施例中，當TSV區200位於IC佈局設計的邊緣時，主動區208可不設置在TSV區200的較靠近IC佈局設計的邊緣的一側。換句話說，主動區208可能不環繞全部的TSV區200。
在一些實施例中，虛設主動區208可對應於由STI結構界定的區(即虛設氧化物界定區)，因此，類似於主動區206，虛設主動區208之間的間距也可被視為STI區。換句話說，IC佈局設計的上面沒有產生TSV區200、主動區206及虛設主動區208的圖案的位置可被視為STI區。
在一些實施例中，每個虛設主動區208可對應於一個虛設裝置。在一些實施例中，每個虛設主動區208可對應於一組虛設裝置。在一些實施例中，每個虛設主動區208對應於半導體基板上的摻雜區，所述摻雜區可以是一個或多個虛設裝置的通道區。在一些實施例中，每個虛設主動區208可對應於在製造虛設FinFET結構中使用的一組鰭。
在一些實施例中，虛設主動區208可具有矩形形狀。每個虛設主動區208可具有在A方向上的長度L3及在B方向上的長度L4。每個虛設主動區208可具有實質上相同的長度L3，並且至少兩個虛設主動區208可具有不同的長度L4。舉例來說，虛設主動區208A與208B可具有不同的長度L4。在一些實施例中，虛 設主動區208可具有實質上相同的長度L4。此外，如圖4所示，虛設主動區208具有比主動區206的長度L1短的長度L3。在一些實施例中，長度L3可在約0.001μm到約100μm之間，長度L4可在約0.05μm到約500μm之間。
藉由為在第一佈局區(即KOZ)內的所有虛設主動區208提供在A方向上實質上相同的尺寸，KOZ中的均勻性增加，從而在IC的製造製程期間使主動裝置上的非均勻負載效應減小。因此，可提高主動裝置的性能。在一些實施例中，與虛設裝置的虛設主動區在A方向及B方向上具有不同尺寸的IC中的主動裝置相比，KOZ中的虛設裝置的虛設主動區在A方向上具有實質上相同的尺寸的主動裝置的飽和電流可增加約3%到約20%，並且KOZ中的虛設裝置的虛設主動區在A方向上具有實質上相同的尺寸的主動裝置的閾值電壓值(threshold voltage value)可減少約3%到約20%。換句話說，藉由為在第一佈局區中的虛設主動區208提供在A方向上實質上相同的尺寸，主動裝置的速度提高。
接下來，參照圖5，在主動區206、虛設主動區208及STI區之上產生閘極結構的圖案。詳細來說，在第一佈局區中的虛設主動區208及STI區之上產生閘極圖案212，在第二佈局區中的主動區206及STI區之上產生閘極圖案210。定位於主動區206的邊緣上及兩個主動區206之間的STI區上的閘極圖案210可對應於虛設金屬閘極。在主動區206的兩個邊緣之間的主動區206之上延伸的閘極圖案210可對應於主動金屬閘極(例如圖1的金屬閘 極108A)。另一方面，定位於第一佈局區中的所有閘極圖案212對應於虛設金屬閘極。在一些實施例中，閘極圖案210及閘極圖案212可對應於多晶矽閘極的圖案。
在一些實施例中，閘極圖案210是在以上參照圖3描述的產生主動區206的圖案期間利用對應的主動區206產生的，並且閘極圖案212是在以上參照圖4描述的產生虛設主動區208的圖案期間利用對應的虛設主動區208產生的。換句話說，閘極圖案210是在產生虛設主動區208的圖案之前產生的。
仍參照圖5，每個閘極圖案210可具有沿著A方向實質上相同的尺寸及沿著B方向實質上相同的尺寸。在一些實施例中，閘極圖案210中的至少兩者可沿著A方向及/或B方向具有不同的尺寸。對於閘極圖案212來說，每個閘極圖案212沿著B方向的尺寸實質上相同，但沿著A方向的尺寸可能不同。在一些實施例中，至少兩個閘極圖案212可沿著B方向具有不同的尺寸。
IC佈局設計20的填充率(fill rate)與主動區206及虛設主動區208所佔據的面積有關。在一些實施例中，填充率被稱為除了排除區之外的整個佈局區域中的主動區206、208的密度。填充率可被定義為“L1×L2×n1+L3×L4×n2”除以“Atotal-A204×n3”，其中L1是一個主動區206在A方向上的長度L1(圖4所示)，L2是一個主動區206在B方向上的長度L2(圖4所示)，n1是主動區206的數量，L3是一個虛設主動區208在A方向上的長度L3(圖4所示)，L4是一個虛設主動區208在B方向上的長度L4(圖 4所示)，n2是虛設主動區208的數量，Atotal是IC佈局設計20佔據的總面積，A204是被一個邊界204包圍的面積且n3是被邊界204包圍的區域的數量(即排除區的數量)。在一些實施例中，Atotal(即IC佈局設計20佔據的總面積)可被稱為晶圓或晶片的面積。在一些實施例中，IC佈局設計20的填充率可介於約30%與約60%之間。在一些實施例中，虛設主動區208及閘極圖案212的密度可以是主動區206及閘極圖案210的密度的約80%到約100%。
圖6到圖8示出根據替代實施例的各種替代IC佈局設計30、40、50。在圖6中，除了在第二佈局區上進一步產生虛設主動區302的圖案及閘極圖案304之外，IC佈局設計30類似於圖5的IC佈局設計20。虛設主動區302及閘極圖案304可對應於在IC的KOZ之外的虛設裝置。
在一些實施例中，虛設主動區302的圖案是在上文參照圖5論述的產生閘極圖案210及閘極圖案212之後產生的。在一些實施例中，虛設主動區302的圖案與上文參照圖4論述的產生虛設主動區208一起產生。在一些實施例中，虛設主動區302的圖案在產生閘極圖案210及閘極圖案212之前產生，並且閘極圖案304與閘極圖案210及閘極圖案212一起產生。
虛設主動區302及閘極圖案304可填充環繞主動區206的空隙。藉由用虛設主動區302填充環繞主動區206的空隙，可減少製造製程期間對應於主動區206的主動裝置上的非均勻負載效應。因此，可防止主動裝置的性能損失。
每個虛設主動區302可設置有彼此不同的在A方向上及在B方向上的尺寸。虛設主動區302的尺寸的確定可取決於環繞主動區206的空隙。舉例來說，虛設主動區302可遵從環繞主動區206的空隙的形狀及尺寸。在一些實施例中，虛設主動區302的尺寸由環繞主動區206的空隙的填充率要求來確定。類似地，根據虛設主動區302的尺寸，閘極圖案304可具有不同的尺寸。
在圖7中，除了在第一佈局區上產生的虛設主動區402的圖案及閘極圖案404與在第二佈局區上產生的主動區206及閘極圖案210實質上相同之外，IC佈局設計40類似於圖5的IC佈局設計20。也就是說，主動區206及虛設主動區402中的每一者沿著A方向及B方向具有實質上相同的長度。類似地，閘極圖案210及閘極圖案404沿著A方向及B方向具有實質上相同的長度。由於所有的主動區(即206及402)在形狀及尺寸上實質上相同，因此整體均勻性增加，因此減少了IC的製造製程期間主動裝置上的非均勻負載效應。因此，可提高主動裝置的性能。
在一些實施例中，與虛設裝置的虛設主動區在A方向及B方向上具有不同尺寸的IC中的主動裝置相比，KOZ中的虛設裝置具有實質上相同的尺寸的主動裝置的飽和電流可增加約3%到約5%，並且KOZ中的虛設裝置具有實質上相同的尺寸的主動裝置的閾值電壓值可減少約3%到約5%。換句話說，藉由為在第一佈局區中的虛設主動區402提供與主動區206實質上相同的尺寸，主動裝置的速度提高。
在圖8中，除了在第二佈局區上進一步產生虛設主動區502的圖案及閘極圖案504之外，IC佈局設計50類似於圖7的IC佈局設計40。虛設主動區502及閘極圖案504可對應於IC的KOZ之外的虛設裝置。虛設主動區502及閘極圖案504可類似於以上參照圖6描述的虛設主動區302及閘極圖案304，其細節在此不再予以贅述。
在一些實施例中，IC佈局設計20、IC佈局設計30、IC佈局設計40及IC佈局設計50由通用計算裝置產生，所述通用計算裝置包括經由匯流排連接在一起的硬體處理器(hardware processor)、非暫時性電腦可讀儲存介質(non-transitory computer readable storage medium)、輸入/輸出(input/output，I/O)介面及網路介面。在一些實施例中，處理器是中央處理器(central processing unit，CPU)、多工處理器、分散式處理系統、應用專用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。在一些實施例中，非暫時性電腦可讀儲存介質是半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬磁片及/或光碟。IC佈局設計可由處理器使用例如可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)的VIRTUOSO®設計平台等工具、或儲存在非暫時性電腦可讀儲存介質中的另一種合適的佈局產生工具來產生。
在一些實施例中，I/O介面包括鍵盤、小鍵盤、滑鼠、軌 跡球、軌跡板、觸控式螢幕及/或游標方向鍵，用於向處理器傳遞資訊及命令。在一些實施例中，網路介面包括無線網路介面，例如藍牙(BLUETOOTH)、無線網路(Wireless Fidelity，WIFI)、全球互通微波存取(World Interoperability for Microwave Access，WiMAX)、通用封包無線服務(General Packet Radio Service，GPRS)、寬頻碼分碼多工(Wideband Code Division Multiple Access，W-CDMA)等；或有線網路介面，例如乙太網(ETHERNET)、通用序列匯流排(Universal Serial Bus，USB)等。通用計算裝置可藉由I/O介面或網路介面接收命令以產生IC佈局設計。
在上述實施例中，提供了具有TSV區的IC佈局設計的各種實施例。TSV區可設立其中僅設置有多組虛設主動區及對應的閘極圖案的禁入區段(keep-out-zone，KOZ)。在KOZ之外，設置主動區。為提高KOZ中虛設主動區的均勻性，至少每組虛設主動區沿著閘極圖案的長度的尺寸被設置為實質上相同。基於KOZ中的虛設主動區具有提高的均勻性的IC佈局設計而製造的IC中的主動裝置可具有提高的速度及降低的漏電流。
根據本公開的一些實施例，提供一種包括產生積體電路(IC)佈局設計、以及使用所產生的所述積體電路佈局製造積體電路的方法。產生所述積體電路佈局設計包括：產生第一淺溝槽隔離(STI)區的圖案、以及位於所述第一淺溝槽隔離區內的基板穿孔(TSV)區的圖案；產生環繞所述第一淺溝槽隔離區的第二淺溝槽隔離區的圖案，所述第二淺溝槽隔離區包括第一佈局區及第 二佈局區，所述第二佈局區藉由所述第一佈局區與所述第一淺溝槽隔離區分離，在所述第一佈局區內界定一組虛設裝置的第一主動區且在所述第二佈局區內界定一組主動裝置的第二主動區；在所述第一佈局區中產生所述一組虛設裝置的第一閘極的圖案，所述第一主動區中的每一者在第一方向上具有實質上相同的尺寸；以及在所述第二佈局區中產生所述一組主動裝置的第二閘極的圖案。
在一些實施例中，所述第一主動區在所述第一方向上的所述尺寸小於所述第二主動區中的至少一者在所述第一方向上的尺寸。在一些實施例中，所述第一主動區在所述第一方向上的所述尺寸與所述第二主動區在所述第一方向上的尺寸實質上相同。在一些實施例中，所述第二佈局區與所述基板穿孔區間隔開介於約0.8μm到約100μm範圍內的距離。在一些實施例中，所述第一主動區在所述第一方向上的所述尺寸在約0.09μm到約0.5μm之間。在一些實施例中，所述積體電路佈局設計的填充率在約30%到約60%之間。在一些實施例中，所述第一主動區中的至少兩者在垂直於所述第一方向的第二方向上具有不同的尺寸。在一些實施例中，所述第一主動區中的每一者在垂直於所述第一方向的第二方向上具有實質上相同的尺寸。
根據本公開的替代實施例，提供一種包括產生積體電路(IC)佈局設計、以及使用所產生的所述積體電路佈局製造積體電路的方法。產生所述積體電路佈局設計包括：產生基板穿孔(TSV) 區的圖案；在所述基板穿孔區的所述圖案周圍產生主動裝置的主動區的圖案，其中所述主動裝置排列成多組，並且藉由禁入區段(KOZ)與所述基板穿孔區分離；在所述禁入區段中產生虛設裝置的主動區的圖案，其中所述虛設裝置排列成多組；以及將所述基板穿孔區、所述主動裝置的主動區及所述虛設裝置的主動區之間的分離界定為淺溝槽隔離(STI)區；其中由所述多組虛設裝置中的每組虛設裝置中的所述主動區界定的所述每組虛設裝置的區域在第一方向上具有實質上相同的尺寸。
在一些實施例中，產生所述積體電路佈局設計還包括在所述淺溝槽隔離區、所述主動裝置的所述主動區及所述虛設裝置的所述主動區之上產生閘極圖案。在一些實施例中，所述虛設裝置的所述主動區的所述圖案藉由所述淺溝槽隔離區的排除區段與所述基板穿孔區分離。在一些實施例中，所述禁入區段是從所述基板穿孔區到最近的所述主動裝置的距離，並且所述禁入區段在約0.8μm到約100μm之間。在一些實施例中，由所述多組虛設裝置中的每組虛設裝置中的所述主動區界定的所述每組虛設裝置的所述區域的所述尺寸小於由所述多組主動裝置中的一組主動裝置的所述主動區界定的區域在所述第一方向上的尺寸。在一些實施例中，由所述多組虛設裝置中的每組虛設裝置中的所述主動區界定的所述每組虛設裝置的所述區域的形狀及尺寸實質上與由所述多組主動裝置中的每組主動裝置的所述主動區界定的所述每組主動裝置的區域的形狀及尺寸相同。在一些實施例中，由所述多 組虛設裝置中的兩組虛設裝置的至少兩個主動區界定的所述兩組虛設裝置的區域在垂直於所述第一方向的第二方向上具有不同的尺寸。
根據本公開的又一替代實施例，提供一種包括產生積體電路(IC)佈局設計、以及使用所產生的所述積體電路佈局製造積體電路的方法。產生所述積體電路佈局設計包括：產生淺溝槽隔離(STI)區的圖案以界定基板穿孔(TSV)區的圖案、環繞所述基板穿孔區的第一虛設裝置區中的主動區的圖案、環繞所述第一虛設裝置區的第二虛設裝置區中的主動區的圖案、以及位於所述第一虛設裝置區與所述第二虛設裝置區之間的主動裝置區中的主動區的圖案；以及在所述淺溝槽隔離區、所述第一虛設裝置區中的所述主動區、所述第二虛設裝置區中的所述主動區以及所述主動裝置區中的所述主動區之上產生閘極圖案；其中所述第一虛設裝置區的所述主動區中的每一者在第一方向上具有實質上相同的尺寸。
在一些實施例中，所述第二虛設裝置區中的所述主動區中的至少兩者在所述第一方向上具有不同的尺寸。在一些實施例中，所述第一虛設裝置區的所述主動區在所述第一方向上的所述尺寸不同於所述第二虛設裝置區的所述主動區中的一者在所述第一方向上的尺寸。在一些實施例中，所述第一虛設裝置區的所述主動區在所述第一方向上的所述尺寸實質上與所述主動裝置區的所述主動區在所述第一方向上的尺寸相同。在一些實施例中，所 述第一虛設裝置區的最近的所述主動區與所述基板穿孔區分離約0.01μm到約500μm之間的距離。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
20:IC佈局設計
200:TSV區
202:第一邊界
204:第二邊界
206:主動區
208:虛設主動區/主動區
210、212:閘極圖案
S2、S3:間距
A、B:方向

Claims (10)

  1. 一種積體電路的佈局設計製造方法，包括：產生積體電路佈局設計，包括：產生第一淺溝槽隔離區的圖案及位於所述第一淺溝槽隔離區內的基板穿孔區的圖案；產生環繞所述第一淺溝槽隔離區的第二淺溝槽隔離區的圖案，所述第二淺溝槽隔離區包括作為禁入區的第一佈局區及第二佈局區，所述第二佈局區藉由所述第一佈局區與所述第一淺溝槽隔離區分離，在所述第一佈局區內界定一組虛設裝置的第一主動區且在所述第二佈局區內界定一組主動裝置的第二主動區；在所述第一佈局區中產生所述一組虛設裝置的第一閘極的圖案，所述第一主動區中的每一者在第一方向上具有實質上相同的尺寸；在所述第二佈局區中產生所述一組主動裝置的第二閘極的圖案；以及基於所述積體電路佈局設計製造積體電路。
  2. 如請求項1所述的積體電路的佈局設計製造方法，其中所述第一主動區在所述第一方向上的所述尺寸小於所述第二主動區中的至少一者在所述第一方向上的尺寸。
  3. 如請求項1所述的積體電路的佈局設計製造方法，其中所述第一主動區在所述第一方向上的所述尺寸與所述第二主動區在所述第一方向上的尺寸實質上相同。
  4. 如請求項1所述的積體電路的佈局設計製造方法，其中所述積體電路佈局設計的填充率在約30%到約60%之間。
  5. 一種積體電路的佈局設計製造方法，包括：產生積體電路佈局設計，包括：產生基板穿孔區的圖案；在所述基板穿孔區的所述圖案周圍產生主動裝置的主動區的圖案，其中所述主動裝置排列成多組，並且藉由禁入區段與所述基板穿孔區分離；在所述禁入區段中產生虛設裝置的主動區的圖案，其中所述虛設裝置排列成多組；將所述基板穿孔區、所述主動裝置的所述主動區及所述虛設裝置的所述主動區之間的分離界定為淺溝槽隔離區；其中由所述多組虛設裝置中的每組虛設裝置中的所述主動區界定的所述每組虛設裝置的區域在第一方向上具有實質上相同的尺寸，以及基於所述積體電路佈局設計製造積體電路。
  6. 如請求項5所述的積體電路的佈局設計製造方法，其中所述虛設裝置的所述主動區的所述圖案藉由所述淺溝槽隔離區的排除區段與所述基板穿孔區分離。
  7. 如請求項5所述的積體電路的佈局設計製造方法，其中所述禁入區段是從所述基板穿孔區到最近的所述主動裝置的距離，並且所述禁入區段在約0.8μm到約100μm之間。
  8. 如請求項5所述的積體電路的佈局設計製造方法，其中由所述多組虛設裝置中的兩組虛設裝置的至少兩個主動區界定的所述兩組虛設裝置的區域在垂直於所述第一方向的第二方向上具有不同的尺寸。
  9. 一種積體電路的佈局設計製造方法，包括：產生積體電路佈局設計，包括：產生淺溝槽隔離區的圖案以界定基板穿孔區的圖案、環繞所述基板穿孔區且作為禁入區的第一虛設裝置區中的主動區的圖案、環繞所述第一虛設裝置區的第二虛設裝置區中的主動區的圖案以及位於所述第一虛設裝置區與所述第二虛設裝置區之間的主動裝置區中的主動區的圖案；在所述淺溝槽隔離區、所述第一虛設裝置區中的所述主動區、所述第二虛設裝置區中的所述主動區以及所述主動裝置區中的所述主動區之上產生閘極圖案；其中所述第一虛設裝置區的所述主動區中的每一者在第一方向上具有實質上相同的尺寸，以及 基於所述積體電路佈局設計製造積體電路。
  10. 如請求項9所述的積體電路的佈局設計製造方法，其中所述第一虛設裝置區的最近的所述主動區與所述基板穿孔區分離約0.01μm到約500μm之間的距離。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115000060B (zh) * 2022-07-19 2022-10-18 合肥晶合集成电路股份有限公司 半导体器件版图结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201411970A (zh) * 2012-09-07 2014-03-16 Chief Land Electronic Co Ltd 焊料件與焊接端子之夾設方法、其夾設結構及連接器
US20150021785A1 (en) * 2013-07-16 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd Hybrid bonding with through substrate via (tsv)
TW201505154A (zh) * 2013-07-16 2015-02-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置結構與其製法
US20150069523A1 (en) * 2012-12-22 2015-03-12 Monolithic 3D Inc. Novel semiconductor device and structure
TW202017182A (zh) * 2018-10-24 2020-05-01 台灣積體電路製造股份有限公司 積體電路及其形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013927A (en) * 1998-03-31 2000-01-11 Vlsi Technology, Inc. Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same
JP5087897B2 (ja) * 2006-09-29 2012-12-05 富士通セミコンダクター株式会社 半導体装置
JP4834746B2 (ja) * 2009-03-03 2011-12-14 株式会社東芝 不揮発性半導体記憶装置
US20100257495A1 (en) * 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US8362622B2 (en) * 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
US8264065B2 (en) * 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US11164770B1 (en) * 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US20220223458A1 (en) * 2010-11-18 2022-07-14 Monolithic 3D Inc. 3d semiconductor memory devices and structures with a single-crystal layer
US8704384B2 (en) * 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US9093304B2 (en) * 2012-10-12 2015-07-28 Finscale Inc. Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US11605616B1 (en) * 2012-12-22 2023-03-14 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9058460B2 (en) * 2013-03-01 2015-06-16 International Business Machines Corporation Thermally-optimized metal fill for stacked chip systems
US9111801B2 (en) * 2013-04-04 2015-08-18 Stmicroelectronics, Inc. Integrated circuit devices and fabrication techniques
US20150370948A1 (en) * 2014-06-23 2015-12-24 Synopsys, Inc. Memory cells having transistors with different numbers of nanowires or 2d material strips
US9378320B2 (en) * 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
US9859192B2 (en) * 2015-03-12 2018-01-02 Mediatek Inc. Semiconductor structure with through-silicon via
JP2017041529A (ja) * 2015-08-19 2017-02-23 富士通株式会社 半導体装置及びその製造方法
CN109560039A (zh) * 2018-10-31 2019-04-02 西安理工大学 一种通过sti减弱tsv热应力的方法
TW202145484A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201411970A (zh) * 2012-09-07 2014-03-16 Chief Land Electronic Co Ltd 焊料件與焊接端子之夾設方法、其夾設結構及連接器
US20150069523A1 (en) * 2012-12-22 2015-03-12 Monolithic 3D Inc. Novel semiconductor device and structure
US20150021785A1 (en) * 2013-07-16 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd Hybrid bonding with through substrate via (tsv)
TW201505154A (zh) * 2013-07-16 2015-02-01 Taiwan Semiconductor Mfg Co Ltd 半導體裝置結構與其製法
TW202017182A (zh) * 2018-10-24 2020-05-01 台灣積體電路製造股份有限公司 積體電路及其形成方法

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