TW202017182A - 積體電路及其形成方法 - Google Patents

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曾建賢
楊敦年
鄭乃文
陳保同
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Abstract

本公開的各種實施例涉及一種積體電路，所述積體電路在第一半導體基底內包括第一基底穿孔。所述第一半導體基底具有分別位於所述第一半導體基底的相對側上的前側表面與背側表面。所述第一半導體基底包括第一摻雜通道區，所述第一摻雜通道區從所述前側表面延伸到所述背側表面。所述第一基底穿孔至少由所述第一摻雜通道區界定。第一內連線結構位於所述第一半導體基底的所述前側表面上。所述第一內連線結構包括多個第一導電線及多個第一導通孔，且所述多個第一導電線及所述多個第一導通孔界定往所述第一基底穿孔的導電路徑。

Description

離子基底穿孔
半導體行業已透過縮小最小特徵尺寸來不斷改善積體電路（integrated circuit，IC）的處理能力及功耗。然而，近年來，製程限制使得難以繼續縮小最小特徵尺寸。將二維（two-dimensional，2D）積體電路堆疊成三維（three-dimensional，3D）積體電路已成為繼續改善積體電路的處理能力及功耗的潛在途徑。基底穿孔（through-substrate via，TSV）通常地被使用來將堆疊的二維積體電路電耦合在一起。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，此等特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上方上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例與/或組態之間的關係。
此外，為易於描述，可在本文中使用諸如「在…下面（beneath）」、「在…下方（below）」、「下部（lower）」、「在…上面（over）」、「在…上方（above）」、「上部（upper）」及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語意欲涵蓋元件於使用或操作中的不同定向。 裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
三維積體電路的一種類型包括第一積體電路晶粒以及位於第一積體電路晶粒之上的第二積體電路晶粒。第一積體電路晶粒及第二積體電路晶粒是二維積體電路晶粒（2D IC），且包括相應的半導體基底、相應的內連線結構及相應的接合結構。內連線結構位於半導體基底之間，且接合結構位於內連線結構之間。內連線結構包括多個配線層（例如，水準佈線）與多個通孔層（例如，垂直佈線）的交替堆疊。接合結構包括相應的多個接合介電層及相應的多個接合接觸件。接合介電層在第一積體電路晶粒與第二積體電路晶粒之間的接合介面處接觸，且接合接觸件在所述接合介面處接觸。
三維積體電路更包括多個金屬（例如，銅或鋁）基底穿孔（metal TSV），所述多個金屬基底穿孔從第二積體電路晶粒的背側（又稱為背面）延伸穿過第二積體電路晶粒的半導體基底到達第二積體電路晶粒的前側（又稱為正面）。第二積體電路的內連線結構位於第二積體電路晶粒的前側上，且在第二積體電路晶粒的背側上在三維積體電路上方直接地設置有一個或多個電極。電極與金屬基底穿孔對應地電耦合，且金屬基底穿孔電耦合到第二積體電路晶粒的內連線結構中的配線層。一個挑戰在於金屬基底穿孔可能對鄰近的半導體裝置（例如，電晶體、光感測器（photodetector）等）造成機械應力（mechanical stress）。這種機械應力可能會轉而造成半導體裝置的故障（例如，短路）。因此，可在三維積體電路中建立“排除區（keep-out-zone）”以指示半導體裝置與金屬基底穿孔之間的最小橫向距離（minimum lateral distance）。半導體裝置設置在三維積體電路的中心裝置區（center device region）內，且金屬基底穿孔設置在三維積體電路的週邊區（peripheral region）中，所述週邊區環繞中心裝置區在橫向上透過排除區與中心裝置區隔開。與排除區相關的挑戰在於大量的三維積體電路向排除區投入，從而限制了三維積體電路的按比例減小且導致設計及建模複雜性。
已理解，金屬基底穿孔的上述結構和/或材料可具有許多實際困難。舉例來說，金屬基底穿孔的寬度和/或金屬基底穿孔的間距可能過大（例如，分別大於接近0.5微米及0.4微米），而可能限制可設置在三維積體電路內的金屬基底穿孔的數目。另外，減小金屬基底穿孔的寬度和/或金屬基底穿孔的間距可能因為用於形成金屬基底穿孔的工具的能力而受限制。作為另一實例，金屬基底穿孔的形成可為複雜的。舉例來說，形成金屬基底穿孔可包括：對基底進行圖案化以形成開口，所述開口延伸穿過基底的整體厚度；沉積介電層來覆蓋基底並內襯（lining）開口；對介電質進行回蝕刻以使介電層局部化到開口的側壁；沉積導電層來填充開口並覆蓋基底；以及嚮導電層執行平坦化一直到基底。另外，降低形成金屬基底穿孔的複雜性可能會受到金屬基底穿孔的材料（即，金屬）的阻礙。
本公開的各種實施例涉及離子基底穿孔和/或用於形成離子基底穿孔的方法。在一些實施例中，透過在半導體基底之上形成罩幕層（masking layer）以及向半導體基底中植入摻雜劑（例如，N型和/或P型）來形成離子基底穿孔。離子基底穿孔從半導體基底的前側表面延伸到相對的半導體基底的背側表面並提供從半導體基底的前側表面到相對的半導體基底的背側表面的電耦合。離子基底穿孔減小對上覆的、下伏的和/或相鄰的半導體裝置（例如，電晶體、光感測器等）的機械應力。這會轉而移除三維積體電路中的“排除區”以使得至少一些離子基底穿孔可例如直接地位於半導體裝置之下和/或上覆在半導體裝置之上。另外，前述方法可例如以1)具有小的長度和/或小的寬度（例如，長度及寬度可分別接近介於0.3微米到0.5微米之間）；2)具有小的間距（例如，間距可介於接近0.2微米到0.4微米之間）；3)具有降低的複雜性；或4)上述的任何組合等來形成離子基底穿孔。
圖1A示出三維積體電路100的一些實施例的剖視圖，三維積體電路100具有位於第二積體電路晶粒102b之下的第一積體電路晶粒102a。
在一些實施例中，第一積體電路晶粒102a及第二積體電路晶粒102b可包括相應的第一、第二半導體基底104a、104b。第一、第二半導體基底104a、104b彼此間隔開，分別位於相應的第一、第二內連線結構106a、106b之下及之上。在一些實施例中，第一、第二半導體基底104a、104b可例如為單晶矽或一些其他半導體的塊狀基底、一些其他類型的半導體基底或上述的組合。
在一些實施例中，多個半導體裝置108在第一積體電路晶粒102a的第一半導體基底104a之上在橫向上間隔開。半導體裝置108可例如為金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）、一些其他金屬氧化物半導體（metal-oxide-semiconductor，MOS）裝置、一些其他絕緣閘極場效應電晶體（insulated-gate field-effect transistor，IGFET）、一些其他半導體裝置或上述的任何組合。在一些實施例中，半導體裝置108被配置成電晶體且包括對應的多個源極/汲極區110、對應的閘極介電層112、對應的閘極電極114及對應的多個側壁間隔件116。
第一積體電路晶粒102a的第一內連線結構106a及第二積體電路晶粒102b的第二內連線結構106b位於第一半導體基底104a與第二半導體基底104b之間，且通過第一、第二接合結構（bonding structure）118a、118b（例如，混合接合層（hybrid bonding layer）彼此間隔開。第一積體電路晶粒102a的第一內連線結構106a包括第一內連線介電結構120a、多個第一導電接觸件122a、多個第一導通孔124a及多個第一導電線126a。相似地，第二積體電路晶粒102b的第二內連線結構106b包括第二內連線介電結構120b、多個第二導電接觸件122b、多個第二導通孔124b、多個第二導電線126b及通道控制接觸件132。在一些實施例中，通道控制接觸件132被配置成提供對互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）裝置（例如相鄰的電晶體（未示出））內的導電通道的控制。在一些實施例中，第一內連線介電結構120a及第二內連線介電結構120b可分別包括多個介電層。在另一些實施例中，第一內連線介電結構120a及第二內連線介電結構120b可例如為或可包含二氧化矽、低介電常數（dielectric constant（κ））介電質、一些其他介電質或上述的組合。如本文中所述，低介電常數介電質是介電常數κ小於約3.9的介電質。在第一內連線介電結構120a中，第一導電線126a與第一導通孔124a交替地堆疊。在第二內連線介電結構120b中，第二導電線126b與第二導通孔124b交替地堆疊。
第一積體電路晶粒102a的第一接合結構118a及第二積體電路晶粒102b的第二接合結構118b位於第一內連線結構106a與第二內連線結構106b之間。在一些實施例中，第一接合結構118a透過混合接合（hybrid bond）或一些其他合適的接合來接合到第二接合結構118b。第一接合結構118a包括第一接合介電結構119a、多個第一重佈線通孔128a及多個第一重佈線導線130a。相似地，第二接合結構118b包括第二接合介電結構119b、多個第二重佈線通孔128b及多個第二重佈線導線130b。第一重佈線通孔128a及第一重佈線導線130a設置在第一接合介電結構119a內。第二重佈線通孔128b及第二重佈線導線130b設置在第二接合介電結構119b內。第一重佈線通孔128a及第二重佈線通孔128b以及第一重佈線導線130a及第二重佈線導線130b有利於第一內連線結構106a與第二內連線結構106b之間的電耦合。
第二半導體基底104b上覆在第二內連線結構106b之上。第二半導體基底104b包括第一摻雜類型（例如，P型）。第一基底穿孔（TSV）134a及第二基底穿孔134b上覆在第二導電接觸件122b之上且透過第一內連線結構106a及第二內連線結構106b電耦合到半導體裝置108。在一些實施例中，第一基底穿孔134a包括第一摻雜通道區138，第一摻雜通道區138被第一隔離結構136環繞。在一些實施例中，第一摻雜通道區138的外側壁鄰接第一隔離結構136的內側壁。在另一些實施例中，第一摻雜通道區138是第二半導體基底104b的摻雜區，所述摻雜區包括與第一摻雜類型（例如，P型）相反的第二摻雜類型（例如，N型）。因此，在一些實施例中，第一基底穿孔134a可例如包含半導體基底材料（例如，矽）。
在一些實施例中，第二基底穿孔134b包括第二摻雜通道區140，第二摻雜通道區140被第三摻雜通道區142環繞。第二摻雜通道區140的外側壁鄰接第二隔離結構144的內側壁。在一些實施例中，第二摻雜通道區140包括第一摻雜類型（例如，P型）且第三摻雜通道區142包括第二摻雜類型（例如，N型）。在另一些實施例中，第二摻雜通道區140及第三摻雜通道區142分別是第二半導體基底104b的摻雜區。因此，在一些實施例中，第二基底穿孔134b可例如包含半導體基底材料（例如，矽）。
第一背側接合結構145上覆在第二半導體基底104b的背側104bb之上。第一背側接合結構145包括第一背側接合介電結構146、多個第一背側重佈線通孔148及多個第一背側重佈線導線150。第一背側重佈線通孔148及第一背側重佈線導線150位於第一背側接合介電結構146內且直接地上覆在第一基底穿孔134a及第二基底穿孔134b之上。
在一些實施例中，耗盡區（depletion region）形成在第一基底穿孔134a的外部區處（例如，歸因於第一摻雜通道區138與環繞第一基底穿孔134a的第二半導體基底104b的摻雜區之間的p-n接面（junction））。在另一些實施例中，耗盡區形成在第二基底穿孔134b的外部區處（例如，歸因於第三摻雜通道區142與環繞第二基底穿孔134b的第二半導體基底104b的摻雜區之間的p-n接面），且耗盡區形成在第二摻雜通道區140與第三摻雜通道區142之間的介面處（例如，歸因於第二摻雜通道區140與第三摻雜通道區142之間的p-n接面）。第一基底穿孔134a及第二基底穿孔134b透過第一內連線結構106a及第二內連線結構106b在半導體裝置108與第一背側重佈線通孔148及第一背側重佈線導線150之間提供電耦合。在又一些實施例中，在第一基底穿孔134a及第二基底穿孔134b的外部區處形成耗盡區有利於第一基底穿孔134a及第二基底穿孔134b與相鄰的第二半導體基底104b的區域之間的電隔離。這是部分地因為在某些操作條件下，舉例來說，p-n接面可用作二極體以使得電流從P型區域流動到N型區域（但電流可不從N型區域流動到P型區域）。
透過使第一基底穿孔134a及第二基底穿孔134b包括第二半導體基底104b的摻雜區（例如，第一摻雜通道區138、第二摻雜通道區140及第三摻雜通道區142），第一基底穿孔134a與第二基底穿孔134b可在半導體裝置108上方在橫向上間隔開。第一基底穿孔134a及第二基底穿孔134b的半導體基底材料（例如，矽）減小在下伏的半導體裝置108上引起的機械應力，這轉而可防止半導體裝置108的裝置故障（例如，因機械應力導致的裝置故障）。因此，第一基底穿孔134a與第二基底穿孔134b可在半導體裝置108上方在橫向上間隔開的同時有利於第一背側重佈線導線150與半導體裝置108之間的電耦合。這轉而可在設計三維積體電路100的同時消除“排除區”。因此，三維積體電路100可進一步縮小，且三維積體電路100的設計及建模複雜性可降低。
第一導電接觸件122a及第二導電接觸件122b、第一導通孔124a及第二導通孔124b、第一導電線126a及第二導電線126b、第一重佈線通孔128a及第二重佈線通孔128b、第一重佈線導線130a及第二重佈線導線130b以及第一背側重佈線通孔148及第一背側重佈線導線150是導電的且可例如為或可包含鋁銅、鋁、銅、鎢、一些其他金屬或導電材料、上述的組合等。在一些實施例中，通道控制接觸件132可例如為導電材料（包括摻雜多晶矽和/或金屬）。在一些實施例中，第一內連線結構106a及第二內連線結構106b包含與構成第一基底穿孔134a及第二基底穿孔134b的材料不同的導電材料。在一些實施例中，第一隔離結構136及第二隔離結構144可例如為或可包含介電材料（例如，二氧化矽）、淺溝渠隔離（shallow trench isolation，STI）結構、深溝渠隔離（deep trench isolation，DTI）結構或一些其他合適的隔離結構。第一接合介電結構119a及第二接合介電結構119b以及第一背側接合介電結構146可例如為或可包含二氧化矽、另一介電質或上述的組合。
在一些實施例中，第二半導體基底104b包括具有接近1*1015 atom/cm3 的摻雜濃度的第一摻雜類型（例如，P型）。在一些實施例中，第一摻雜類型的P型摻雜劑可例如為或可包含硼、二氟硼（difluoroboron）（例如，氟化硼（BF2 ））、銦、一些其他合適的P型摻雜劑或上述的任何組合。在一些實施例中，第一摻雜通道區138及第三摻雜通道區142包括具有接近1*1016 atom/cm3 到1*1020 atom/cm3 範圍內的摻雜濃度的第二摻雜類型（例如，N型）。在一些實施例中，第二摻雜類型的N型摻雜劑可例如為或可包含磷、砷、銻、一些其他合適的N型摻雜劑或上述的任何組合。在一些實施例中，第二摻雜通道區140可以包括具有接近1*1016 atom/cm3 到1*1020 atom/cm3 範圍內的摻雜濃度的第一摻雜類型。在一些實施例中，第二摻雜通道區140的摻雜濃度大於第二半導體基底104b的摻雜濃度。
參照圖1B，提供根據圖1A中的切割線的圖1A所示三維積體電路100的一些實施例的俯視圖。
如圖1B所示，第一基底穿孔134a的邊緣與第二基底穿孔134b的邊緣在橫向上透過第一橫向距離ds 間隔開。在一些實施例中，第一橫向距離ds 為接近0.2微米到0.4微米的範圍內。在一些實施例中，如果第一橫向距離ds 小於接近0.2微米，則第一基底穿孔134a及第二基底穿孔134b可一起變得電短路，從而導致三維積體電路100不可操作。在另一些實施例中，如果第一橫向距離ds 大於接近0.4微米，則第一橫向距離ds 可減少在第二半導體基底104b上和/或在第二半導體基底104b之下可形成的基底穿孔和/或半導體裝置的數目。
在一些實施例中，第一基底穿孔134a可具有接近0.3微米到0.5微米範圍內的第一橫向寬度w1 。在一些實施例中，如果第一橫向寬度w1 小於接近0.3微米，則第一基底穿孔134a的導電性可能過低，從而降低三維積體電路100的性能。在另一些實施例中，如果第一橫向寬度w1 大於接近0.5微米，則第一基底穿孔134a可能於第二半導體基底104b上使用過多的空間，從而減少在第二半導體基底104b上和/或在第二半導體基底104b之下可形成的基底穿孔和/或半導體裝置的數目。
在一些實施例中，第二基底穿孔134b可具有接近0.3微米到0.5微米範圍內的第二橫向寬度w2 。在一些實施例中，如果第二橫向寬度w2 小於接近0.3微米，則第二基底穿孔134b的導電性可能過低，從而降低三維積體電路100的性能。在另一些實施例中，如果第二橫向寬度w2 大於接近0.5微米，則第二基底穿孔134b可能於第二半導體基底104b上使用過多的空間，從而減少在第二半導體基底104b上和/或在第二半導體基底104b之下可形成的基底穿孔和/或半導體裝置的數目。在又一些實施例中，第二摻雜通道區140可具有接近0.1微米到0.3微米範圍內的第三橫向寬度w3 。在一些實施例中，第二基底穿孔134b的第二橫向寬度w2 大於第一基底穿孔134a的第一橫向寬度w1 ，或反之亦然。在另一些實施例中，第一橫向寬度w1 與第二橫向寬度w2 接近相等（未示出）。
在一些實施例中，第一基底穿孔134a及第二基底穿孔134b的半導體基底材料（例如，矽）會減小第一基底穿孔134a及第二基底穿孔134b的寬度及間距（即，第一橫向距離ds 、第一橫向寬度w1 及第二橫向寬度w2 ）。這部分地因為用於形成第一基底穿孔134a及第二基底穿孔134b的工具（例如，用於執行摻雜製程的工具）有利於減小第一基底穿孔134a及第二基底穿孔134b的寬度及間距（即，第一橫向距離ds 、第一橫向寬度w1 及第二橫向寬度w2 ）。因此，工具（例如，用於執行摻雜製程的工具）的能力有利於縮小三維積體電路100和/或增加設置在三維積體電路100上的基底穿孔的數目。
參照圖1C，提供根據圖1A所示三維積體電路100的一些替代實施例的三維積體電路100c的剖視圖，其中第一基底穿孔134a及第二基底穿孔134b分別包括單個摻雜通道區。
如圖1C所示，第二基底穿孔134b包括第二摻雜通道區140，第二摻雜通道區140被第二隔離結構144環繞。在一些實施例中，第二摻雜通道區140的外側壁鄰接第二隔離結構144的內側壁。在另一些實施例中，第二摻雜通道區140是包括與第一摻雜類型（例如，P型）相反的第二摻雜類型（例如，N型）的第二半導體基底104b的摻雜區。因此，第二基底穿孔134b與第一基底穿孔134a相同地配置。在一些實施例中，第一摻雜通道區138及第二摻雜通道區140以接近相同的摻雜濃度包括第二摻雜類型。在一些實施例中，第一基底穿孔134a的第一橫向寬度w1 接近等於第二基底穿孔134b的第二橫向寬度w2 。在另一些實施例中，第二半導體基底104b包含N型摻雜劑，且第一基底穿孔134a及第二基底穿孔134b包含P型摻雜劑。
參照圖1D，提供根據圖1A所示三維積體電路100的一些替代實施例的三維積體電路100d的剖視圖，其中第一基底穿孔134a及第二基底穿孔134b分別包括兩個摻雜通道區。
如圖1D所示，第一基底穿孔134a包括第一摻雜通道區138，第一摻雜通道區138被第四摻雜通道區152環繞。第一隔離結構136的外側壁分別鄰接第四摻雜通道區152的內側壁。在一些實施例中，第一摻雜通道區138包括第一摻雜類型（例如，P型）且第四摻雜通道區152包括第二摻雜類型（例如，N型）。在另一些實施例中，第一摻雜通道區138及第二摻雜通道區140分別是第二半導體基底104b的摻雜區。因此，舉例來說，第一基底穿孔134a與第二基底穿孔134b相同地配置。在一些實施例中，第一摻雜通道區138及第二摻雜通道區140以接近相同的摻雜濃度包括第一摻雜類型。在另一些實施例中，第三摻雜通道區142及第四摻雜通道區152以接近相同的摻雜濃度包括第二摻雜類型。在又一些實施例中，第一基底穿孔134a的第一橫向寬度w1 接近等於第二基底穿孔134b的第二橫向寬度w2 。
參照圖1E，提供根據圖1A所示三維積體電路100的一些替代實施例的三維積體電路100e的剖視圖，其中第一基底穿孔134a及第二基底穿孔134b分別包括單個摻雜通道區。
如圖1E所示，第一隔離結構136及第二隔離結構144被配置成深溝渠隔離（DTI）結構，所述深溝渠隔離結構從第二半導體基底104b的前側104bf延伸到第二半導體基底104b的背側104bb。在一些實施例中，第一隔離結構136及第二隔離結構144的深溝渠隔離結構配置可增強第一基底穿孔134a及第二基底穿孔134b與設置在第二半導體基底104b（未示出）的前側104bf上的任何相鄰的半導體裝置（例如，電晶體）之間的電隔離。這可部分地提高三維積體電路100e的穩定性及性能，從而進一步提高縮小三維積體電路100e的能力。第二基底穿孔134b包括第二摻雜通道區140，第二摻雜通道區140被第二隔離結構144環繞。在一些實施例中，第二摻雜通道區140的外側壁鄰接第二隔離結構144的內側壁。在另一些實施例中，第二摻雜通道區140是包括第一摻雜類型（例如，P型）的第二半導體基底104b的摻雜區。在又一些實施例中，第一基底穿孔134a及第二基底穿孔134b二者均可包括第一摻雜類型（例如，P型），或者第一基底穿孔134a及第二基底穿孔134b二者均可包括第二摻雜類型（例如，N型）。
參照圖2A，提供根據圖1A所示三維積體電路100的一些替代實施例的三維積體電路200的剖視圖，其中第二多個半導體裝置202位於第二半導體基底104b之下。
如圖2A所示，所述第二多個半導體裝置202在橫向上與第一基底穿孔134a及第二基底穿孔134b相鄰。所述第二多個半導體裝置202中的至少一個半導體裝置在橫向上設置在第一基底穿孔134a與第二基底穿孔134b之間。所述第二多個半導體裝置202可例如為金屬氧化物半導體場效應電晶體（MOSFET）、一些其他金屬氧化物半導體（MOS）裝置、一些其他絕緣閘極場效應電晶體（IGFET）、一些其他半導體裝置或上述的任何組合。在一些實施例中，半導體裝置202被配置成電晶體且分別包括多個源極/汲極區204、閘極介電質206、閘極電極208及多個側壁間隔件210。源極/汲極區204位於第二半導體基底104b中。源極/汲極區204分別處於閘極電極208的端部處。源極/汲極區204具有第二摻雜類型（例如，N型）且直接地鄰接具有第一摻雜類型（例如，P型）的第二半導體基底104b的部分。
閘極介電質206相應地位於第二半導體基底104b之下，且閘極電極208相應地位於閘極介電質206之下。閘極介電質206可例如為或可包含二氧化矽和/或一些其他介電材料，和/或閘極電極208可為或可包含例如摻雜多晶矽、金屬、一些其他導電材料或上述的任何組合。側壁間隔件210可例如為或可包含二氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電質或上述的任何組合。在一些實施例中，所述第二多個半導體裝置202透過第二內連線結構106b（未示出）電耦合到其他半導體裝置（例如，光感測器）。在一些實施例中，通道控制接觸件132被配置成向所述第二多個半導體裝置202中的一者的閘極電極208施加偏壓（bias voltage）以控制第二半導體基底104b內的導電通道。
在一些實施例中，如果第一基底穿孔134a及第二基底穿孔134b由金屬材料（例如，鋁、銅、鎢等）構成，則所述第二多個半導體裝置202可不設置在第二半導體基底104b（未示出）上。在前述實例中，第一基底穿孔134a及第二基底穿孔134b的金屬材料可能對相鄰的半導體裝置（例如，所述第二多個半導體裝置202）造成機械應變，從而導致相鄰的半導體裝置不可操作和/或容易發生故障。因此，根據本公開的一些實施例，圖2A所示第一基底穿孔134a及第二基底穿孔134b的半導體基底材料（例如，矽）會減小所述第二多個半導體裝置202上的機械應變。將所述第二多個半導體裝置202放置在第二半導體基底104b的前側104bf上可減小三維積體電路200的總體尺寸，降低三維積體電路200的設計和/或形成的複雜性，和/或有利於省略額外的積體電路晶粒（未示出）（例如，包括所述第二多個半導體裝置202的積體電路晶粒）。
儘管圖2A所示三維積體電路200是利用圖1A所示第一基底穿孔134a及第二基底穿孔134b進行例示，然而，舉例來說，可理解地，在圖2A中可使用來自圖1C到圖1E的第一基底穿孔134a及第二基底穿孔134b。另外，在圖2A中可使用來自圖1A到圖1E的第一基底穿孔134a及第二基底穿孔134b的任何組合。另外，圖2A所示第一隔離結構136及第二隔離結構144可被配置成例如圖1E所示及所闡述的深溝渠隔離結構。
參照圖2B，提供根據圖2A中的切割線的圖2A所示三維積體電路200的一些實施例的俯視圖。
如圖2B所示，第一基底穿孔134a及第二基底穿孔134b與相鄰的半導體裝置202在橫向上透過第一橫向距離ds 間隔開。在一些實施例中，第一橫向距離ds 為接近60奈米或大於60奈米。在一些實施例中，如果第一橫向距離ds 小於接近60奈米，則第一基底穿孔134a及第二基底穿孔134b與所述相鄰的半導體裝置202可一起變得電短路，從而導致三維積體電路200不可操作。在另一些實施例中，如果第一隔離結構及第二隔離結構（圖2A所示136、144）被配置成深溝渠隔離結構，則第一基底穿孔134a及第二基底穿孔134b與所述相鄰的半導體裝置202之間的電隔離可增強，從而減少導致三維積體電路200不可操作的可能性。
參照圖3A，提供畫素感測器裝置300的一些實施例的剖視圖，畫素感測器裝置300包括上覆在圖1A所示三維積體電路100的各種實施例之上的畫素感測器積體電路晶粒302。
如圖3A所示，第一積體電路晶粒102a及第二積體電路晶粒102b包括多個接合蝕刻停止層301，接合蝕刻停止層301分別設置在第一接合結構118a與第一內連線結構106a之間及第二接合結構118b與第二內連線結構106b之間。在一些實施例中，接合蝕刻停止層301可例如為或可包含氮化矽、碳化矽等。第一背側接合結構145更包括多個鈍化層（例如，第一、第二、第三鈍化層304a、304b、304c）。在一些實施例中，第一鈍化層304a及第三鈍化層304c可例如為或可包含氧化物、二氧化矽等。在另一些實施例中，第二鈍化層304b可例如為或可包含氮化矽等。畫素感測器積體電路晶粒302上覆在第二積體電路晶粒102b之上且接合（例如，混合接合）到第二積體電路晶粒102b。
畫素感測器積體電路晶粒302包括第二背側接合結構305、第三內連線結構314、第三半導體基底328及多個光感測器350a、350b。在一些實施例中，第二背側接合結構305包括多個鈍化層（例如，第一、第二、第三鈍化層312a到312c）、第二背側接合介電結構306、多個第二背側重佈線導線308及多個第二背側重佈線通孔310。第二背側重佈線導線308直接地上覆在第一背側重佈線導線150之上且接觸第一背側重佈線導線150。第二背側重佈線通孔310上覆在第二背側重佈線導線308之上且延伸穿過第二背側接合介電結構306及第一、第二、第三鈍化層312a到312c。在一些實施例中，第一鈍化層312a及第三鈍化層312c可例如為或可包含氧化物、二氧化矽等。在另一些實施例中，第二鈍化層312b可例如為或可包含氮化矽等。
畫素感測器積體電路晶粒302的第三內連線結構314包括第三內連線介電結構318、多個第三導電接觸件316a、多個第三導通孔316b及多個第三導電線316c。在一些實施例中，第三內連線介電結構318可包括多個層間介電（inter-layer dielectric，ILD）層和/或多個金屬間介電（inter-metal dielectric，IMD）層。第三內連線介電結構318可例如為或可包含二氧化矽、低介電常數介電質、一些其他介電質或上述的組合。在第三內連線介電結構318中第三導電線316c與第三導通孔316b交替地堆疊。
所述多個光感測器350a、350b設置在第三半導體基底328內。在一些實施例中，第三半導體基底328可例如為單晶矽或一些其他半導體的塊狀基底、一些其他類型的半導體基底或上述的組合。第三半導體基底328包括第一摻雜類型（例如，P型）。光感測器350a、350b被配置成將電磁輻射（例如，光子）轉換成電信號（即，從電磁輻射產生電子-空穴對（electron-hole pair））。光感測器350a、350b分別包括光感測器集電極區（photodetector collector region）334。光感測器集電極區334是具有第二摻雜類型（例如，N型）的第三半導體基底328的區域。在光感測器350a與光感測器350b之間的第三半導體基底328內設置有浮置擴散節點（floating diffusion node）342。浮置擴散節點342是具有第二摻雜類型（例如，N型）的第三半導體基底328的區域。
多個轉移電晶體320直接地位於第三半導體基底328之下。轉移電晶體320設置在浮置擴散節點342與光感測器350a、350b的中心之間。所述多個轉移電晶體320可例如為金屬氧化物半導體場效應電晶體（MOSFET）、一些其他金屬氧化物半導體（MOS）裝置、一些其他絕緣閘極場效應電晶體（IGFET）、一些其他半導體裝置或上述的任何組合。轉移電晶體320可在光感測器350a、350b與浮置擴散節點342之間選擇性地形成導電通道以將光感測器350a、350b中的累積電荷（例如，透過吸收入射輻射）轉移到浮置擴散節點342。在一些實施例中，轉移電晶體320包括對應的轉移閘極介電層324、對應的轉移閘極電極326及對應的多個轉移側壁間隔件322。在一些實施例中，轉移電晶體320透過第一內連線結構106a、第二內連線結構106b及第三內連線結構314以及第一基底穿孔134a及第二基底穿孔134b電耦合到半導體裝置108。第一基底穿孔134a及第二基底穿孔134b的半導體基底材料（例如，矽）減小轉移電晶體320、半導體裝置108及光感測器350a、350b上的機械應變。因此，第一基底穿孔134a及第二基底穿孔134b可在轉移電晶體320、半導體裝置108及光感測器350a、350b之間垂直間隔開。
多個背側隔離結構330、332設置在光感測器350a、350b之上以及光感測器350a與光感測器350b之間。抗反射層336直接地上覆在背側隔離結構332之上。抗反射層336被配置成減小從背側隔離結構330、332及第三半導體基底328所反射的電磁輻射的反射。多個濾色器338（例如，紅色濾色器、藍色濾色器、綠色濾色器等）直接地接觸抗反射層336或以其他方式位於抗反射層336上。濾色器338分別被配置成傳輸電磁輻射的特定波長。另外，在濾色器338之上設置有多個微透鏡340。微透鏡340被配置成朝光感測器350a、350b聚焦電磁輻射（例如，光子）。
儘管圖3A所示畫素感測器裝置300是利用圖1A所示第一基底穿孔134a及第二基底穿孔134b進行例示，然而，舉例來說，可理解地，在圖3A中可使用來自圖1C到圖1E的第一基底穿孔134a及第二基底穿孔134b。另外，在圖3A中可使用來自圖1A到圖1E的第一基底穿孔134a及第二基底穿孔134b的任何組合。另外，圖3A所示第一隔離結構136及第二隔離結構144可被配置成例如圖1E所示深溝渠隔離結構。
參照圖3B，提供根據圖3A中的切割線的圖3A所示畫素感測器裝置300的一些實施例的俯視圖。
如圖3B所示，具有相似的畫素感測器的多個畫素單元350排列成包括多個列（例如，沿x軸）及多個行（例如，沿y軸）的陣列。所述多個畫素單元350被外部環形結構352環繞。外部環形結構352被畫素感測器裝置300的邊緣區354環繞。第一基底穿孔134a及第二基底穿孔134b在陣列中直接地在每一畫素單元350之下重複設置。
在一些實施例中，第一基底穿孔134a及第二基底穿孔134b被局限到與背側隔離結構332（例如，在外部環形結構352內）橫向間隔開的“排除區”。這轉而可限制可在單個積體電路晶粒上形成的畫素單元350和/或基底穿孔的數目。由於第一基底穿孔134a及第二基底穿孔134b可對上覆的、下伏的和/或相鄰的半導體裝置（例如，電晶體、光感測器等）造成應力，因此而建立“排除區”。然而，由於第一基底穿孔134a及第二基底穿孔134b包含半導體基底材料（例如，矽），因此上覆的、下伏的和/或相鄰的半導體裝置上的應力減小。因此，第一基底穿孔134a及第二基底穿孔134b可直接地設置在每一畫素單元下方。因此， “排除區” 的消除（elimination）會增大晶片上的可用空間（即，增加可設置在晶片上的半導體裝置（例如，電晶體、光感測器等）的數目），有利於晶片縮小的能力並降低設計/建模的複雜性。
參照圖3C，提供根據圖3A所示畫素感測器裝置300的一些替代實施例的畫素感測器裝置300c的剖視圖，其中第二多個半導體裝置202a到202c設置在第二半導體基底104b的前側104bf上。
在一些實施例中，所述第二多個半導體裝置202a到202c可例如為電晶體、變容管（varactor）、二極體、電阻器等。在另一些實施例中，半導體裝置202a到202c被配置成電晶體且分別包括多個浮置節點212、閘極介電質206、閘極電極208及多個側壁間隔件210。浮置節點212分別處於閘極電極208的側面處。浮置節點212具有第二摻雜類型（例如，N型）且直接地鄰接具有第一摻雜類型（例如，P型）的第二半導體基底104b的部分。在又一些實施例中，所述第二多個半導體裝置202a到202c中的至少一個半導體裝置透過第二內連線結構106b電耦合到第一基底穿孔134a及第二基底穿孔134b中的至少一個基底穿孔。
在一些實施例中，所述第二多個半導體裝置202a到202c被配置成控制所述多個光感測器350a、350b。舉例來說，重置電晶體（reset transistor）202a、源極跟隨電晶體（source follower transistor）202b及列選擇電晶體（row select transistor）202c可透過第二內連線結構106b和/或第一基底穿孔134a及第二基底穿孔134b電耦合到至少一個光感測器350a、350b。在畫素感測器裝置300c的操作期間，轉移閘極電極326控制從光感測器集電極區334到浮置擴散節點342的電荷轉移。如果在浮置擴散節點342內的電荷電平（charge level）足夠高，則啟動源極跟隨電晶體202b，並根據用於定址的列選擇電晶體202c的操作選擇性地輸出電荷。重置電晶體202a可用於在曝光週期（exposure period）之間將光感測器集電極區334重置。在一些實施例中，可在有機膜層內實施畫素感測器積體電路晶粒302內的光感測器350a、350b。
圖4到圖12示出根據本公開的形成畫素感測器裝置的方法的一些實施例的剖視圖400到1200，畫素感測器裝置包括上覆在包括基底穿孔的積體電路晶粒之上的畫素感測器積體電路晶粒。儘管參照方法闡述了圖4到圖12所示剖視圖400到1200，然而應理解，圖4到圖12所示結構並非僅限於所述方法而是可獨立於所述方法。儘管圖4到圖12被闡述為一系列動作，然而應理解，這些動作並非限制性的，原因在於所述動作的次序在其他實施例中可改變，且所公開的方法也適用於其他結構。在其他實施例中，可整體地或部分地省略所示出和/或所闡述的一些動作。在一些實施例中，可例如採用圖4到圖12來形成圖3A所示畫素感測器裝置300。
如圖4的剖視圖400所示，提供第二半導體基底104b，且在第二半導體基底104b的前側104bf之上形成第一罩幕層402。在一些實施例中，第二半導體基底104b可為例如塊狀基底（例如，塊狀矽基底）、絕緣體上有矽（silicon-on-insulator，SOI）基底或一些其他合適的基底。在一些實施例中，在形成第一罩幕層402之前，執行第一植入製程以利用第一摻雜類型（例如，P型）將第二半導體基底104b摻雜到接近1*1015 atom/cm3 的摻雜濃度。在一些實施例中，第一罩幕層402可例如為或可包含氧化物、二氧化矽、氮化矽等。在另一些實施例中，第一罩幕層402可為光阻層。在前述實施例中，可在第一罩幕層402與第二半導體基底104b之間形成氧化物層（未示出）。氧化物層可例如被配置成防止通道效應（channeling effect）和/或保護第二半導體基底104b的晶格結構（lattice structure）。第一罩幕層402界定多個開口404且在所述多個開口404中具有多個側壁。在一些實施例中，第一摻雜類型的P型摻雜劑可例如為或可包含硼、二氟硼（例如，BF2）、銦、一些其他合適的P型摻雜劑或上述的任何組合。
另外，如在圖4的剖視圖400中所見，執行第二植入製程以在第二半導體基底104b內形成第一摻雜通道區138及第三摻雜通道區142，其中第一摻雜通道區138界定第一基底穿孔134a。在一些實施例中，第一摻雜通道區138及第三摻雜通道區142位於所述多個開口404之下。在一些實施例中，第一摻雜通道區138及第三摻雜通道區142可具有與第一摻雜類型相反的第二摻雜類型（例如，N型）且還可具有接近1*1016 atom/cm3 到1*1020 atom/cm3 範圍內的摻雜濃度。在執行第二植入製程之後，可執行第一移除製程來移除第一罩幕層402（未示出）。在一些實施例中，第一移除製程可包括蝕刻製程和/或平坦化製程（例如，化學機械平坦化（chemical mechanical planarization，CMP）製程）。在一些實施例中，第二摻雜類型的N型摻雜劑可例如為或可包含磷、砷、銻、一些其他合適的N型摻雜劑或上述的任何組合。
如圖5的剖視圖500所示，在第二半導體基底104b的前側104bf之上形成第二罩幕層502。第二罩幕層502界定至少一個開口504且在所述至少一個開口504中具有多個側壁。在另一些實施例中，第二罩幕層502可為光阻層。在前述實施例中，可在第二罩幕層502與第二半導體基底104b之間形成氧化物層（未示出）。氧化物層可例如被配置成防止通道效應和/或保護第二半導體基底104b的晶格結構。在另一些實施例中，氧化物層可保留在第二半導體基底104b之上以用於後續處理步驟（未示出）。執行第三植入製程以在第二半導體基底104b內形成第二摻雜通道區140，其中第二摻雜通道區140及第三摻雜通道區142界定第二基底穿孔134b。在一些實施例中，第二摻雜通道區140具有第一摻雜類型以及接近1*1016 atom/cm3 到1*1020 atom /cm3 範圍內的摻雜濃度。在一些實施例中，第二摻雜通道區140的摻雜濃度大於第二半導體基底104b的摻雜濃度。在另一些實施例中，第二摻雜通道區140可透過反摻雜製程（counter-doping process）形成。
在一些實施例中，在形成第一基底穿孔134a及第二基底穿孔134b之後，舉例來說，對第二半導體基底104b執行快速熱退火（rapid thermal annealing，RTA）製程以修復因形成第一基底穿孔134a和/或第二基底穿孔134b而對第二半導體基底104b造成的任何損壞。在又一些實施例中，快速熱退火製程可達到接近攝氏995度到攝氏1010度的範圍內的溫度。在執行快速熱退火製程之後，可執行第二移除製程來移除第二罩幕層502（未示出）。在一些實施例中，第二移除製程可包括蝕刻製程和/或平坦化製程（例如，化學機械平坦化（CMP）製程）。
如圖6的剖視圖600所示，在第二半導體基底104b的前側104bf上形成第一隔離結構136及第二隔離結構144。在一些實施例中，形成第一隔離結構136及第二隔離結構144可包括：在第二半導體基底104b之上形成罩幕層（未示出）；根據罩幕層執行蝕刻製程以在第二半導體基底104b中界定開口；以介電材料填充第二半導體基底104b中的開口；執行移除製程以移除罩幕層和/或過量的介電材料（未示出）。在另一些實施例中，第一隔離結構136及第二隔離結構144可例如為或可包含介電材料、二氧化矽等。
在一些實施例中，在形成第一基底穿孔134a和/或第二基底穿孔134b之前和/或之後（未示出），可在第二半導體基底104b的前側104bf上形成多個半導體裝置（例如，電晶體）（未示出）。在另一些實施例中，第一隔離結構136的底表面與第一基底穿孔134a的底表面對準或位於第一基底穿孔134a的底表面下方，且第一隔離結構136的頂表面與第二半導體基底104b的前側104bf對準。在又一些實施例中，第二隔離結構144的底表面與第二基底穿孔134b的底表面對準或位於第二基底穿孔134b的底表面下方，且第二隔離結構144的頂表面與第二半導體基底104b的前側104bf對準。
如圖7的剖視圖700所示，在第二半導體基底104b的前側104bf之上形成第二內連線結構106b。第二內連線結構106b包括第二內連線介電結構120b、多個第二導電接觸件122b、多個第二導通孔124b及多個第二導電線126b。第二導通孔124b處於第二內連線介電結構120b內且分別從第二導電線126b延伸到第一基底穿孔134a及第二基底穿孔134b。
在一些實施例中，形成第二內連線結構106b的製程包括透過單鑲嵌製程（single damascene process）形成第二導電接觸件122b以及接著透過單鑲嵌製程形成第二導電線126b的最底部層。另外，在一些實施例中，所述製程包括透過重複執行雙鑲嵌製程（dual damascene process）形成第二導通孔124b及第二導電線126b的其餘層。在一些實施例中，單鑲嵌製程包括沉積介電層、將介電層圖案化成具有用於單層導電特徵（例如，一層的接觸件、通孔或導線）的開口以及以導電材料填充開口以形成單層導電特徵。在一些實施例中，雙鑲嵌製程包括沉積介電層、將介電層圖案化成具有用於兩層導電特徵（例如，一層的通孔及一層的導線）的開口以及以導電材料填充開口以形成所述兩層導電特徵。在一些實施例中，第二導電接觸件122b、第二導通孔124b及第二導電線126b可例如為或可包含鋁銅、銅、鋁等。
如圖8的剖視圖800所示，在第二內連線結構106b之上形成第二接合結構118b。在一些實施例中，第二接合結構118b包括接合蝕刻停止層301、第二接合介電結構119b、多個第二重佈線通孔128b及多個第二重佈線導線130b。在第二內連線結構106b之上形成接合蝕刻停止層301，且在接合蝕刻停止層301之上形成第二接合介電結構119b。在內連線結構106b之上形成第二重佈線通孔128b及第二重佈線導線130b以使得第二重佈線通孔128b及第二重佈線導線130b電耦合到第二內連線結構106b內的導電層。在一些實施例中，可執行單鑲嵌製程和/或雙鑲嵌製程以形成第二重佈線通孔128b和/或第二重佈線導線130b。
如圖9的剖視圖900所示，提供第一積體電路晶粒102a，以及將圖8所示結構翻轉且接著將圖8所示結構接合到第一積體電路晶粒102a。第二接合結構118b在混合接合處與第一積體電路晶粒102a的第一接合結構118a界接（interface）。在一些實施例中，第一積體電路晶粒102a被配置成圖1A所示的第一積體電路晶粒102a。混合接合包括第一接合介電結構119a與第二接合介電結構119b之間的介電質對介電質接合（dielectric-to-dielectric bond）。另外，混合接合包括第一重佈線導線130a與第二重佈線導線130b之間的導體對導體接合（conductor-to-conductor bond）。將第一接合結構118a與第二接合結構118b接合的製程可包括例如熔融接合（fusion bonding）製程和/或金屬接合（metallic bonding）製程。在一些實施例中，第二半導體基底104b具有在第二半導體基底104b的前側104bf與第二半導體基底104b的背側104bb之間界定的厚度Ts 。在一些實施例中，厚度Ts 為接近750微米到800微米的範圍內。
如圖10的剖視圖1000所示，對第二半導體基底104b的背側104bb執行薄化製程以暴露出第一基底穿孔134a及第二基底穿孔134b的上表面。在一些實施例中，薄化製程使第二半導體基底104b的厚度Ts 以接近795微米到799微米減小，使得厚度Ts 落在為接近1微米到5微米的範圍內。在一些實施例中，薄化製程包括研磨製程和/或蝕刻製程。
如圖11的剖視圖1100所示，在第二半導體基底104b之上形成第一背側接合結構145，從而界定第二積體電路晶粒102b。第一背側接合結構145包括多個鈍化層（例如，第一、第二、第三鈍化層304a、304b、304c）、第一背側接合介電結構146、多個第一背側重佈線通孔148及多個第一背側重佈線導線150。第一、第二、第三鈍化層304a到304c形成在第二半導體基底104b之上。在一些實施例中，第一鈍化層304a及第三鈍化層304c可例如為或可包含氧化物、二氧化矽等。在另一些實施例中，第二鈍化層304b可例如為或可包含氮化矽等。第一背側接合介電結構146形成在第一、第二、第三鈍化層304a到304c之上。第一背側重佈線通孔148及第一背側重佈線導線150形成在第二半導體基底104b之上。第一背側重佈線通孔148及第一背側重佈線導線150透過第一基底穿孔134a及第二基底穿孔134b電耦合到第二內連線結構106b內的導電層。
如圖12的剖視圖1200所示，提供畫素感測器積體電路晶粒302且接著將畫素感測器積體電路晶粒302接合到第二積體電路晶粒102b，以使得第二背側接合結構305與第一背側接合結構145界接以界定混合接合。在一些實施例中，畫素感測器積體電路晶粒302被配置成圖3A所示畫素感測器積體電路晶粒302。混合接合包括第二背側接合介電結構306與第一背側接合介電結構146之間的介電質對介電質接合。另外，混合接合包括第一背側重佈線導線150與第二背側重佈線導線308之間的導體對導體接合。將畫素感測器積體電路晶粒302接合到第二積體電路晶粒102b的製程可包括例如熔融接合製程和/或金屬接合製程。
在一些實施例中，可理解，舉例來說，可採用圖4到圖12中概括的方法來形成圖1A到圖1E所示三維積體電路、圖2A所示三維積體電路200、圖3A所示三維積體電路300和/或圖3C所示畫素感測器裝置300c。在一些實施例中，可在形成第一基底穿孔134a及第二基底穿孔134b之前形成第一隔離結構136及第二隔離結構144（以使得第一隔離結構136及第二隔離結構144可例如充當摻雜製程的罩幕層）。在另一些實施例中，第三摻雜通道區142可形成為例如摻雜阱（doping well），且第二摻雜通道區140可透過反摻雜製程形成在摻雜阱的中心部分中。
圖13示出根據一些實施例的形成畫素感測器裝置的方法1300的方塊圖。儘管方法1300被示出和/或闡述為一系列動作或事件，然而將理解，所述方法並非僅限於所示次序或動作。因此，在一些實施例中，可採用與所示次序不同的次序來實施所述動作和/或可同時實施所述動作。另外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間實施或者與其他動作或子動作同時實施。在一些實施例中，可省略一些所示出的動作或事件，且可包括其他未示出的動作或事件。
在動作1302處，對半導體基底執行第一植入製程，以使得半導體基底包括第一摻雜類型（例如，P型）。圖4示出與動作1302的一些實施例對應的剖視圖400。
在動作1304處，在半導體基底的前側之上形成第一罩幕層。圖4示出與動作1304的一些實施例對應的剖視圖400。
在動作1306處，執行第二植入製程以根據第一罩幕層向半導體基底中植入第二摻雜類型（例如，N型）的摻雜劑。第二植入製程界定第三摻雜通道區以及包括第一摻雜通道區的第一基底穿孔。
在動作1308處，執行第一移除製程以移除第一罩幕層。圖4示出與動作1308的一些實施例對應的剖視圖400。
在動作1310處，在半導體基底的前側之上形成第二罩幕層。圖5示出與動作1310的一些實施例對應的剖視圖500。
在動作1312處，根據第二罩幕層執行第三植入製程以向半導體基底中植入第一摻雜類型的摻雜劑。第三植入製程界定第二摻雜通道區，從而界定第二基底穿孔，第二基底穿孔包括第二摻雜通道區及第三摻雜通道區。圖5示出與動作1312的一些實施例對應的剖視圖500。
在動作1314處，執行第二移除製程以移除第二罩幕層。圖5示出與動作1314的一些實施例對應的剖視圖500。
在動作1316處，在第一基底穿孔周圍形成第一隔離結構且在第二基底穿孔周圍形成第二隔離結構。圖6示出與動作1316的一些實施例對應的剖視圖600。
在動作1318處，在半導體基底的前側之上形成內連線結構且在內連線結構之上形成接合結構。圖7及圖8示出與動作1318的一些實施例對應的剖視圖700及800。
在動作1320處，將接合結構接合到第一積體電路（IC）晶粒。圖9示出與動作1320的一些實施例對應的剖視圖900。
在動作1322處，對半導體基底的背側執行薄化製程。圖10示出與動作1322的一些實施例對應的剖視圖1000。
在動作1324處，在半導體基底的背側之上形成背側接合結構。圖11示出與動作1324的一些實施例對應的剖視圖1100。
在動作1326處，將背側接合結構接合到畫素積體電路晶粒。透過第一基底穿孔及第二基底穿孔將畫素積體電路晶粒上的光感測器電耦合到設置在第一積體電路晶粒中和/或設置在半導體基底的前側上的半導體裝置。圖12示出與動作1326的一些實施例對應的剖視圖1200。
因此，在一些實施例中，本公開涉及一種在第二積體電路晶粒的半導體基底中利用至少一種植入製程形成基底穿孔的方法。將第二積體電路晶粒接合到第一積體電路晶粒及畫素積體電路晶粒以使得畫素積體電路晶粒內的光感測器與基底穿孔橫向對準。因此，在第二積體電路晶粒的半導體基底內未建立“排除區”。
在一些實施例中，本公開提供一種積體電路（IC），所述積體電路包括：第一半導體基底，具有分別位於所述第一半導體基底的相對側上的前側表面與背側表面，其中所述第一半導體基底包括第一摻雜通道區，所述第一摻雜通道區從所述前側表面延伸到所述背側表面；第一基底穿孔（TSV），至少由所述第一摻雜通道區界定；以及第一內連線結構，位於所述第一半導體基底的所述前側表面上，其中所述第一內連線結構包括多個第一導電線及多個第一導通孔，且其中所述第一導電線及所述第一導通孔界定往所述第一基底穿孔的導電路徑。
在一些實施例中，本公開提供一種積體電路（IC），所述積體電路包括：第一積體電路晶粒，包括第一半導體基底及上覆在所述第一半導體基底之上的第一內連線結構；第二積體電路晶粒，位於所述第一積體電路晶粒之上，其中所述第二積體電路晶粒包括第二半導體基底及位於所述第二半導體基底之下的第二內連線結構，且其中所述第一積體電路晶粒與所述第二積體電路晶粒在所述第一內連線結構與所述第二內連線結構之間的接合介面處接觸；多個半導體裝置，位於所述第一半導體基底和/或所述第二半導體基底上；以及第一基底穿孔（TSV）及第二基底穿孔，位於所述第二半導體基底內且透過所述第二內連線結構電耦合到所述第一內連線結構，且其中所述第一基底穿孔、所述第二基底穿孔以及所述第二半導體基底由半導體材料構成。
在一些實施例中，本公開提供一種形成積體電路（IC）的方法，所述方法包括：向第一半導體基底的前側表面中執行離子植入製程以形成第一摻雜通道區，所述第一摻雜通道區從所述前側表面延伸到所述第一半導體基底中的位置；在所述第一半導體基底的所述前側表面之上形成第一內連線結構；對所述第一半導體基底的背側表面執行薄化製程，所述第一半導體基底的所述背側表面與所述第一半導體基底的所述前側表面相對，其中所述薄化製程移除所述第一半導體基底的所述背側表面與所述第一半導體基底中的所述位置之間的所述第一半導體基底的材料；以及在所述第一半導體基底的所述背側表面上形成導電墊，所述導電墊上覆在所述第一摻雜通道區之上且電耦合到所述第一摻雜通道區。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下於本文中作出各種改變、替代以及更改。
1100、100c、100d、100e、200:三維積體電路 102a:第一積體電路晶粒 102b:第二積體電路晶粒 104a:第一半導體基底 104b:第二半導體基底 104bb:背側 104bf:前側 106a:第一內連線結構 106b:第二內連線結構 108、202:半導體裝置 110、204:源極/汲極區 112:閘極介電層 114、208:閘極電極 116、210:側壁間隔件 118a:第一接合結構 118b:第二接合結構 119a:第一接合介電結構 119b:第二接合介電結構 120a:第一內連線介電結構 120b:第二內連線介電結構 122a:第一導電接觸件 122b:第二導電接觸件 124a:第一導通孔 124b:第二導通孔 126a:第一導電線 126b:第二導電線 128a:第一重佈線通孔 128b:第二重佈線通孔 130a:第一重佈線導線 130b:第二重佈線導線 132:通道控制接觸件 134a:第一基底穿孔 134b:第二基底穿孔 136:第一隔離結構 138:第一摻雜通道區 140:第二摻雜通道區 142:第三摻雜通道區 144:第二隔離結構 145:第一背側接合結構 146:第一背側接合介電結構 148:第一背側重佈線通孔 150:第一背側重佈線導線 152:第四摻雜通道區 202a:半導體裝置/重置電晶體 202b:半導體裝置/源極跟隨電晶體 202c:半導體裝置/列選擇電晶體 206:閘極介電質 212:浮置節點 300、300c:畫素感測器裝置 301:接合蝕刻停止層 302:畫素感測器積體電路晶粒 304a、312a:第一鈍化層 304b、312b:第二鈍化層 304c、312c:第三鈍化層 305:第二背側接合結構 306:第二背側接合介電結構 308:第二背側重佈線導線 310:第二背側重佈線通孔 314:第三內連線結構 316a:第三導電接觸件 316b:第三導通孔 316c:第三導電線 318:第三內連線介電結構 320:轉移電晶體 322:轉移側壁間隔件 324:轉移閘極介電層 326:轉移閘極電極 328:第三半導體基底 330、332:背側隔離結構 334:光感測器集電極區 336:抗反射層 338:濾色器 340:微透鏡 342:浮置擴散節點 350:畫素單元 350a、350b:光感測器 352:外部環形結構 354:邊緣區 400、500、600、700、800、900、1000、1100、1200:剖視圖 402:第一罩幕層 404、504:開口 502:第二罩幕層 1300:方法 1302、1304、1306、1308、1310、1312、1314、1316、1318、1320、1322、1324、1326:動作 ds:第一橫向距離 Ts:厚度 w1:第一橫向寬度 w2:第二橫向寬度 w3:第三橫向寬度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1A示出三維積體電路（3D IC）的一些實施例的剖視圖，所述三維積體電路包括分別包括第一半導體裝置及離子基底穿孔（ion TSV）的第一積體電路晶粒及第二積體電路晶粒。 圖1B示出根據圖1A中的切割線的圖1A所示三維積體電路的一些實施例的俯視圖。 圖1C到圖1E示出圖1A所示三維積體電路的各種替代實施例的剖視圖。 圖2A示出圖1A所示三維積體電路的各種替代實施例的剖視圖，其中所述第二積體電路晶粒更包括第二半導體裝置。 圖2B示出根據圖2A中的切割線的圖2A所示三維積體電路的一些實施例的俯視圖。 圖3A示出畫素感測器裝置的一些實施例的剖視圖，所述畫素感測器裝置包括畫素感測器積體電路晶粒且更包括位於畫素感測器積體電路晶粒之下的三維積體電路晶粒，其中所述三維積體電路晶粒包括分別包括第一半導體裝置及離子基底穿孔的第一積體電路晶粒及第二積體電路晶粒。 圖3B示出根據圖3A中的切割線的圖3A所示畫素感測器裝置的一些實施例的俯視圖。 圖3C示出圖3A所示畫素感測器裝置的各種替代實施例的剖視圖，其中所述第二積體電路晶粒更包括第二半導體裝置。 圖4到圖12示出用於形成畫素感測器裝置的方法的一些實施例的一系列剖視圖，所述畫素感測器裝置包括畫素感測器積體電路晶粒及三維積體電路晶粒，其中所述三維積體電路晶粒位於所述畫素感測器積體電路晶粒之下且包括第一積體電路晶粒及第二積體電路晶粒，所述第一積體電路晶粒及所述第二積體電路晶粒分別包括第一半導體裝置及離子基底穿孔。 圖13示出圖4到圖12所示方法的一些實施例的方塊圖。
1300:方法
1302、1304、1306、1308、1310、1312、1314、1316、1318、1320、1322、1324、1326:動作

Claims (20)

  1. 一種積體電路，包括： 第一半導體基底，具有分別位於所述第一半導體基底的相對側上的前側表面與背側表面，其中所述第一半導體基底包括第一摻雜通道區，所述第一摻雜通道區從所述前側表面延伸到所述背側表面； 第一基底穿孔，至少由所述第一摻雜通道區界定；以及 第一內連線結構，位於所述第一半導體基底的所述前側表面上，其中所述第一內連線結構包括多個第一導電線及多個第一導通孔，且其中所述多個第一導電線及所述多個第一導通孔界定往所述第一基底穿孔的導電路徑。
  2. 如申請專利範圍第1項所述的積體電路，其中所述第一半導體基底包括第二摻雜通道區及第三摻雜通道區，所述第二摻雜通道區及所述第三摻雜通道區分別從所述前側表面延伸到所述背側表面，其中所述第二摻雜通道區被所述第三摻雜通道區環繞，且其中所述積體電路更包括： 第二基底穿孔，至少由所述第二摻雜通道區及所述第三摻雜通道區界定，其中所述第一摻雜通道區及所述第三摻雜通道區包括第一摻雜類型，且所述第二摻雜通道區包括與所述第一摻雜類型相反的第二摻雜類型。
  3. 如申請專利範圍第2項所述的積體電路，其中所述第一基底穿孔及所述第二基底穿孔由矽構成且所述多個第一導電線及所述多個第一導通孔由銅或鋁構成。
  4. 如申請專利範圍第2項所述的積體電路，更包括： 第一隔離結構，延伸到所述第一半導體基底的所述前側表面中，其中所述第一摻雜通道區的外側壁鄰接所述第一隔離結構的內側壁；以及 第二隔離結構，延伸到所述第一半導體基底的所述前側表面中至面對所述第一半導體基底的所述背側表面的隔離結構表面，其中所述第二摻雜通道區的外側壁鄰接所述第二隔離結構的內側壁，且其中所述隔離結構表面鄰接所述第三摻雜通道區。
  5. 如申請專利範圍第1項所述的積體電路，其中所述第一半導體基底、所述第一內連線結構及所述第一基底穿孔部分地界定第一積體電路晶粒，且其中所述積體電路更包括： 第二積體電路晶粒，位於所述第一積體電路晶粒之下且接合到所述第一積體電路晶粒，其中所述第二積體電路晶粒包括第二半導體基底、半導體裝置及第二內連線結構，其中所述半導體裝置上覆在所述第二半導體基底之上且位於所述第二半導體基底上、位於所述第二半導體基底與所述第二內連線結構之間，且其中所述第一基底穿孔透過所述第一內連線結構及所述第二內連線結構電耦合到所述半導體裝置。
  6. 如申請專利範圍第5項所述的積體電路，更包括： 第三積體電路晶粒，上覆在所述第一積體電路晶粒之上且接合到所述第一積體電路晶粒，其中所述第三積體電路晶粒包括第三半導體基底、光感測器及第三內連線結構，其中所述光感測器位於所述第三半導體基底中且上覆在所述第一基底穿孔之上，其中所述第三內連線結構位於所述第三半導體基底與所述第一積體電路晶粒之間，且其中所述光感測器透過所述第一基底穿孔、所述第一內連線結構、所述第二內連線結構及所述第三內連線結構電耦合到所述半導體裝置。
  7. 如申請專利範圍第6項所述的積體電路，其中所述第一內連線結構、所述第二內連線結構及所述第三內連線結構分別包括交替堆疊的多個導線與多個通孔，其中所述多個導線及所述多個通孔由金屬構成，且其中所述第一基底穿孔由矽構成。
  8. 如申請專利範圍第6項所述的積體電路，其中所述第一基底穿孔上覆在所述半導體裝置之上。
  9. 一種積體電路，包括： 第一積體電路晶粒，包括第一半導體基底及上覆在所述第一半導體基底之上的第一內連線結構； 第二積體電路晶粒，位於所述第一積體電路晶粒之上，其中所述第二積體電路晶粒包括第二半導體基底及位於所述第二半導體基底之下的第二內連線結構，且其中所述第一積體電路晶粒與所述第二積體電路晶粒在所述第一內連線結構與所述第二內連線結構之間的接合介面處接觸； 多個半導體裝置，位於所述第一半導體基底和/或所述第二半導體基底上；以及 第一基底穿孔及第二基底穿孔，位於所述第二半導體基底內且透過所述第二內連線結構電耦合到所述第一內連線結構，且其中所述第一基底穿孔、所述第二基底穿孔以及所述第二半導體基底由半導體材料構成。
  10. 如申請專利範圍第9項所述的積體電路，其中所述第一內連線結構及所述第二內連線結構由與所述半導體材料不同的導電材料構成。
  11. 如申請專利範圍第10項所述的積體電路，其中所述半導體材料包括矽，且所述導電材料包括銅。
  12. 如申請專利範圍第9項所述的積體電路，其中所述第一基底穿孔的最大寬度小於所述第二基底穿孔的最小寬度。
  13. 如申請專利範圍第9項所述的積體電路，其中所述第二半導體基底包括第一摻雜類型，其中所述第一基底穿孔包括與所述第一摻雜類型相反的第二摻雜類型，其中所述第二基底穿孔包括被外部區環繞的內部區，且其中所述內部區包括所述第一摻雜類型，且所述外部區包括所述第二摻雜類型。
  14. 如申請專利範圍第13項所述的積體電路，其中所述內部區包括比所述第二半導體基底高的所述第一摻雜類型的摻雜濃度。
  15. 如申請專利範圍第9項所述的積體電路，更包括： 第一隔離結構，從所述第二半導體基底的前側表面延伸到所述第二半導體基底中的位置，其中所述第一基底穿孔的外側壁鄰接所述第一隔離結構的內側壁；以及 第二隔離結構，從所述第二半導體基底的所述前側表面延伸到所述第二隔離結構的隔離結構表面，其中所述隔離結構表面處於所述位置處且鄰接所述第二基底穿孔。
  16. 一種形成積體電路的方法，所述方法包括： 向第一半導體基底的前側表面中執行離子植入製程以形成第一摻雜通道區，所述第一摻雜通道區從所述前側表面延伸到所述第一半導體基底中； 在所述第一半導體基底的所述前側表面上形成第一內連線結構； 從所述第一半導體基底的背側表面對所述第一半導體基底進行薄化直到所述第一摻雜通道區被暴露出為止，其中所述背側表面與所述第一半導體基底的所述前側表面相對；以及 在所述第一半導體基底的所述背側表面上形成導電墊，所述導電墊上覆在所述第一摻雜通道區之上且電耦合到所述第一摻雜通道區。
  17. 如申請專利範圍第16項所述的形成積體電路的方法，更包括： 在所述第一摻雜通道區周圍形成隔離結構。
  18. 如申請專利範圍第16項所述的形成積體電路的方法，更包括： 在所述第一半導體基底中形成第二摻雜通道區，且所述第二摻雜通道區橫向偏離所述第一摻雜通道區，其中所述第一摻雜通道區及所述第二摻雜通道區包括第一摻雜類型； 在所述第一半導體基底中形成第三摻雜通道區，其中所述第三摻雜通道區包括與所述第一摻雜類型相反的第二摻雜類型，且所述第三摻雜通道區的外側壁鄰接所述第二摻雜通道區的內側壁；以及 執行快速熱退火製程。
  19. 如申請專利範圍第18項所述的形成積體電路的方法，其中所述第一摻雜類型是n型且所述第二摻雜類型是p型，且其中所述快速熱退火製程具有接近攝氏1010度的最大溫度。
  20. 如申請專利範圍第16項所述的形成積體電路的方法，更包括： 將所述第一內連線結構接合到邏輯積體電路晶粒的第二內連線結構，其中所述邏輯積體電路晶粒包括第二半導體基底，所述第二半導體基底位於所述第二內連線結構之下，且其中至少一個半導體裝置設置在所述第二半導體基底上且位於所述第一摻雜通道區之下。
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