CN113380784A - 集成电路的布局设计制造方法 - Google Patents

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Abstract

一种集成电路的布局设计制造方法包括产生集成电路布局设计及基于集成电路布局设计制造集成电路。产生集成电路布局设计包括：产生第一浅沟槽隔离区的图案及位于第一浅沟槽隔离区内的衬底穿孔区的图案；产生环绕第一浅沟槽隔离区的第二浅沟槽隔离区的图案，第二浅沟槽隔离区包括第一布局区及第二布局区，第二布局区通过第一布局区与第一浅沟槽隔离区分离，在第一布局区内界定一组虚设装置的第一有源区且在第二布局区内界定一组有源装置的第二有源区；以及在第一布局区中产生一组虚设装置的第一栅极的图案，第一有源区中的每一者在第一方向上具有实质上相同的尺寸。

Description

集成电路的布局设计制造方法
技术领域
本发明的实施例是涉及一种集成电路的布局设计及其设计制造方法，特别是涉及一种具有衬底穿孔的集成电路的布局设计及其设计制造方法。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)在集成电路(integration circuit，IC)装置中的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的这一提高是源自最小特征大小(minimum feature size)的持续减小，此使更多的组件能够集成到给定的面积中。除了最小特征大小的减小之外，通过使用衬底穿孔(through-substrate via，TSV)形成三维集成电路(3-dimensional IC，3DIC)来促进管芯堆叠也有助于集成密度的增加。然而，在制作工艺期间，实作TSV来形成3DIC可能导致在TSV附近的有源区上分布额外的应力，从而影响有源区中有源装置的性能。重要的是要减少TSV对邻近有源装置的影响。
发明内容
在一些实施例中，一种集成电路的布局设计制造方法包括产生集成电路布局设计及基于所述集成电路布局设计制造集成电路。产生集成电路布局设计包括产生第一浅沟槽隔离区的图案及位于所述第一浅沟槽隔离区内的衬底穿孔区的图案、产生环绕所述第一浅沟槽隔离区的第二浅沟槽隔离区的图案，所述第二浅沟槽隔离区包括第一布局区及第二布局区，所述第二布局区通过所述第一布局区与所述第一浅沟槽隔离区分离，在所述第一布局区内界定一组虚设装置的第一有源区且在所述第二布局区内界定一组有源装置的第二有源区、在所述第一布局区中产生所述一组虚设装置的第一栅极的图案，所述第一有源区中的每一者在第一方向上具有实质上相同的尺寸及在所述第二布局区中产生所述一组有源装置的第二栅极的图案。
在一些实施例中，一种集成电路的布局设计制造方法包括产生集成电路布局设计及基于所述集成电路布局设计制造集成电路。产生集成电路布局设计包括产生衬底穿孔区的图案、在所述衬底穿孔区的所述图案周围产生有源装置的有源区的图案，其中所述有源装置排列成多组，并且通过禁入区段与所述衬底穿孔区分离、在所述禁入区段中产生虚设装置的有源区的图案，其中所述虚设装置排列成多组、将所述衬底穿孔区、所述有源装置的所述有源区及所述虚设装置的所述有源区之间的分离界定为浅沟槽隔离区，其中由所述多组虚设装置中的每组虚设装置中的所述有源区界定的所述每组虚设装置的区域在第一方向上具有实质上相同的尺寸。
在一些实施例中，一种集成电路的布局设计制造方法包括产生集成电路布局设计及基于所述集成电路布局设计制造集成电路。产生集成电路布局设计包括产生浅沟槽隔离区的图案以界定衬底穿孔区的图案、环绕所述衬底穿孔区的第一虚设装置区中的有源区的图案、环绕所述第一虚设装置区的第二虚设装置区中的有源区的图案以及位于所述第一虚设装置区与所述第二虚设装置区之间的有源装置区中的有源区的图案、在所述浅沟槽隔离区、所述第一虚设装置区中的所述有源区、所述第二虚设装置区中的所述有源区以及所述有源装置区中的所述有源区之上产生栅极图案，其中所述第一虚设装置区的所述有源区中的每一者在第一方向上具有实质上相同的尺寸。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的集成电路(integrated circuit，IC)的部分剖视图。
图2到图5示出根据一些实施例的产生IC布局设计的各种步骤。
图6到图8示出根据替代实施例的各种替代IC布局设计。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下描述组件及设置形式的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“之上(above)”、“上部的(upper)”等空间相对性用语来描述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
图1示出根据一些实施例的集成电路(IC)10的剖视图。IC 10可以是半导体晶片(例如逻辑电路晶片)/包括在其中形成的多个半导体装置(例如晶体管、电容器、二极管、电阻器等)及衬底穿孔(TSV)的半导体芯片(例如逻辑电路芯片)。IC 10包括具有浅沟槽隔离(shallow trench isolation，STI)结构102及104的半导体衬底100，浅沟槽隔离结构102及104界定半导体衬底100上的有源区(也被称为“氧化物界定区(oxide defined region)”)。在其他实施例中，半导体衬底100是：元素半导体衬底，例如锗；化合物半导体衬底，包括硅碳、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体衬底，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。可在半导体衬底100之上形成金属层，以内连半导体装置与TSV，并允许信号交换。以下将提供对IC 10的更详细的说明。
参照图1，在衬底中形成STI结构102及STI结构104，以界定有源区106A及有源区106D。此外，如图1所示，与STI结构104相比，STI结构102具有更大的尺寸以容纳TSV结构122。尽管示出一个TSV结构122，但IC 10可整体包括多于一个TSV结构122，IC 10中TSV结构122的数量不受限制。在一些实施例中，举例来说，STI结构102及STI结构104由氧化物(例如二氧化硅(SiO2))、氮化物、高介电常数介电材料(例如氧化铝(AlO)、氧化钽(TaO)、氧化铪(HfO)、氧化铪硅(HfSiO)、氧化铪铝(HfAlO)或氧化铪钽(HfTaO))或其组合形成。以下将进一步描述STI结构102及TSV结构122。
有源区106A及有源区106D可以是半导体衬底100上的掺杂区，所述掺杂区通过STI结构104彼此电隔离。尽管示出一个有源区106A及一个有源区106D，但是IC 10可整体包括多个有源区106A及多个有源区106D，并且IC 10中有源区的数量不受限制。有源区106A及有源区106D可具有不同分布的N型掺杂剂及P型掺杂剂，其将成为半导体装置的沟道区(channel region)。在一些实施例中，较远离STI结构102的有源区106A可对应于有源装置的掺杂区，而邻近STI结构102的有源区106D对应于虚设装置的掺杂区。在下文中，有源装置可指可与其他装置或外部信号耦合以执行电功能的装置，而虚设装置可指没有电耦合到其他装置的装置。
金属栅极108A形成在有源区106A之上，并通过金属栅极通孔110A连接到金属焊盘112A。金属焊盘112A还可通过上覆金属通孔114及金属内连线116电连接到其他有源装置(图中未示出)。对于有源区106D，在其之上形成虚设金属栅极108D，并且虚设金属栅极108D通过虚设金属栅极通孔110D连接到虚设金属焊盘112D。虚设金属焊盘112D不进一步连接到其他金属线。换句话说，有源区106A及金属栅极108A形成将电连接到其他有源装置或外部环境的有源装置，而有源区106D及虚设金属栅极108D形成不连接到其他装置以执行电功能的虚设装置。金属焊盘112A、金属栅极通孔110A、金属通孔114、金属内连线116、虚设金属焊盘112D及虚设金属栅极通孔110D嵌入到它们各自的介电层118中。
仍参照图1，TSV 122从介电层118穿透STI结构102到达半导体衬底100的背面。可在TSV 122的顶端之上形成与金属焊盘112A及虚设金属焊盘112D实质上齐平的金属焊盘112V，并且可在TSV 122的底端之上形成另一金属焊盘124V。提供TSV 122以将电信号连接到半导体衬底100的背面。依据TSV 122的期望尺寸，可相应地改变STI结构102的尺寸。STI结构102也可具有不同于STI结构104的厚度。在一些实施例中，TSV 122可具有在0.3μm到约12μm之间的直径D1。在一些实施例中，STI结构102可具有是TSV 122的直径D1的约1倍到约2倍的侧向尺寸。在一些实施例中，TSV 122底端上的金属焊盘124V的侧向尺寸可大于TSV122顶端上的金属焊盘112V。
由于与形成在IC 10的半导体衬底100上的装置相比，TSV 122的大小大得多，因此TSV 122可能影响IC 10的整体性能。具体来说，TSV 122附近的装置的性能可能由于TSV122引起的应力而受到影响。此应力可能由TSV 122的制作工艺引起，或者当IC 10经历温度变化(例如在热工艺期间的加热及冷却)时，由于TSV 122与半导体衬底100之间的热膨胀系数(coefficient of thermal expansion，CTE)失配引起。为减少应力对IC 10性能的影响，在TSV 122周围设立了禁入区(keep-out-zone，KOZ)并且限制有源装置放置在KOZ内。
环绕TSV 122的KOZ限制可使得TSV 122与最近的有源装置(即最近的有源区106A)间隔开间距S1。在一些实施例中，间距S1在约0.08μm到约1000μm之间。在一些实施例中，间距S1在约0.08μm到约100μm之间。
为减少非均匀负载效应(特别是在有源装置的有源区106A上)，在KOZ内设置虚设装置(即有源区106D)。KOZ中的虚设装置增加了IC 10中装置分布的整体均匀性，从而为有源区106A产生均匀的负载效应(loading effect)。尽管在KOZ中设置了虚设装置，但KOZ内的排除区段(excluded zone)不包括任何装置(即有源或虚设装置)。排除区段被定义为TSV122与STI结构102的边界之间的区域。在一些实施例中，TSV 122与STI结构102的边界之间的距离d1在约0.01μm到约500μm之间。在一些实施例中，TSV 122与STI结构102的边界之间的距离d1在约0.01μm到约10μm之间。
在一些实施例中，排除区段被定义为虚设装置的最近有源区(即有源区106D)与TSV 122之间的区域。在一些实施例中，虚设装置的最近有源区106D与TSV区分隔开约0.01μm到约500μm之间的距离d1。在一些实施例中，虚设装置的最近有源区106D与TSV区分隔开约0.01μm到约10μm之间的距离d1。
图2到图5示出根据一些实施例的产生具有TSV区200的图案的IC布局设计20的各种步骤。在一些实施例中，IC布局设计20可以是用于制造图1中描述的IC 10的IC布局设计中的一者。为便于描述，提供了具有相互正交的A轴与B轴的坐标系。参照图2，在IC布局设计20中产生TSV区200的图案。TSV区200的数量及位置可基于设计规则及待制造的IC的要求来决定。如上参照图1所述，IC中的TSV结构应设置在STI结构的边界内，所述边界界定不应设置装置的区。TSV结构还应被其中仅可放置虚设装置的KOZ区进一步环绕。返回参照图2，通过决定TSV区200的位置及大小，确定第一边界202及第二边界204。
被第一边界202包围的区域是KOZ且被第二边界204包围的区域是排除区。被第一边界202及第二边界204包围的区域可被称为第一布局区，其中可产生虚设装置的布局图案，如以下将进行阐述。换句话说，排除区及第一布局区是KOZ的不同部分。第一边界202之外的区域可被称为第二布局区，其中可产生有源装置和/或虚设装置的布局图案，如以下将进行阐述。
尽管TSV区200被示为对称地放置(即居中放置)在边界202及边界204内，但TSV区200也可相对于边界202或边界204的中心在A方向、B方向或A方向及B方向的组合上偏移。在一些实施例中，TSV区200的边缘可与边界202间隔开约0.1μm到约1000μm之间、或约0.1μm到约100μm之间的间距S2。在一些实施例中，TSV区200的边缘可与边界204间隔开约0.1μm到约500μm之间、或约0.01μm到约10μm之间的间距S3。
在图3中，在边界202之外(即第二布局区)产生对应于有源装置的有源区206的图案。有源区206的大小及分布可由待制造的IC的设计规则来确定。有源区206可排列成环绕TSV区200的阵列，并且每个有源区206可与其他有源区206间隔开。在一些实施例中，当TSV区200位于IC布局设计的边缘时，有源区206可不设置在TSV区200的较靠近IC布局设计的边缘的一侧。换句话说，有源区206可能不总是环绕全部的TSV区200。在一些实施例中，有源区206可对应于由STI结构界定的区(即氧化物界定区)，因此有源区206之间的间距可被视为STI区。
在一些实施例中，每个有源区206可对应于一个有源装置。在一些实施例中，每个有源区206可对应于一组有源装置。在一些实施例中，每个有源区206对应于半导体衬底上的掺杂区，所述掺杂区可以是一个或多个有源装置的沟道区。在一些实施例中，每个有源区206可包括沿着B方向延伸的一组条纹，所述一组条纹可对应于鳍式场效应晶体管(finfield-effect transistor，FinFET)结构的一组鳍。
在一些实施例中，有源区206可具有在相同方向(例如B方向)上伸长的矩形形状。每个有源区206可具有在A方向上的长度L1及在B方向上的长度L2。在图3中，每个有源区206具有实质上相同的长度L1及长度L2。在一些实施例中，至少两个有源区206可具有不同的长度L1或不同的长度L2。在一些实施例中，长度L1可在约0.001μm到约100μm之间，长度L2可在约0.05μm到约500μm之间。
在图4中，在由第一边界202及第二边界204包围的区域(即第一布局区)内产生对应于虚设装置的虚设有源区208的图案。虚设有源区208可排列成阵列，并且每个虚设有源区208可与其他虚设有源区208间隔开。在一些实施例中，当TSV区200位于IC布局设计的边缘时，有源区208可不设置在TSV区200的较靠近IC布局设计的边缘的一侧。换句话说，有源区208可能不环绕全部的TSV区200。
在一些实施例中，虚设有源区208可对应于由STI结构界定的区(即虚设氧化物界定区)，因此，类似于有源区206，虚设有源区208之间的间距也可被视为STI区。换句话说，IC布局设计的上面没有产生TSV区200、有源区206及虚设有源区208的图案的位置可被视为STI区。
在一些实施例中，每个虚设有源区208可对应于一个虚设装置。在一些实施例中，每个虚设有源区208可对应于一组虚设装置。在一些实施例中，每个虚设有源区208对应于半导体衬底上的掺杂区，所述掺杂区可以是一个或多个虚设装置的沟道区。在一些实施例中，每个虚设有源区208可对应于在制造虚设FinFET结构中使用的一组鳍。
在一些实施例中，虚设有源区208可具有矩形形状。每个虚设有源区208可具有在A方向上的长度L3及在B方向上的长度L4。每个虚设有源区208可具有实质上相同的长度L3，并且至少两个虚设有源区208可具有不同的长度L4。举例来说，虚设有源区208A与208B可具有不同的长度L4。在一些实施例中，虚设有源区208可具有实质上相同的长度L4。此外，如图4所示，虚设有源区208具有比有源区206的长度L1短的长度L3。在一些实施例中，长度L3可在约0.001μm到约100μm之间，长度L4可在约0.05μm到约500μm之间。
通过为在第一布局区(即KOZ)内的所有虚设有源区208提供在A方向上实质上相同的尺寸，KOZ中的均匀性增加，从而在IC的制造工艺期间使有源装置上的非均匀负载效应减小。因此，可提高有源装置的性能。在一些实施例中，与虚设装置的虚设有源区在A方向及B方向上具有不同尺寸的IC中的有源装置相比，KOZ中的虚设装置的虚设有源区在A方向上具有实质上相同的尺寸的有源装置的饱和电流可增加约3％到约20％，并且KOZ中的虚设装置的虚设有源区在A方向上具有实质上相同的尺寸的有源装置的阈值电压值(thresholdvoltage value)可减少约3％到约20％。换句话说，通过为在第一布局区中的虚设有源区208提供在A方向上实质上相同的尺寸，有源装置的速度提高。
接下来，参照图5，在有源区206、虚设有源区208及STI区之上产生栅极结构的图案。详细来说，在第一布局区中的虚设有源区208及STI区之上产生栅极图案212，在第二布局区中的有源区206及STI区之上产生栅极图案210。定位于有源区206的边缘上及两个有源区206之间的STI区上的栅极图案210可对应于虚设金属栅极。在有源区206的两个边缘之间的有源区206之上延伸的栅极图案210可对应于有源金属栅极(例如图1的金属栅极108A)。另一方面，定位于第一布局区中的所有栅极图案212对应于虚设金属栅极。在一些实施例中，栅极图案210及栅极图案212可对应于多晶硅栅极的图案。
在一些实施例中，栅极图案210是在以上参照图3描述的产生有源区206的图案期间利用对应的有源区206产生的，并且栅极图案212是在以上参照图4描述的产生虚设有源区208的图案期间利用对应的虚设有源区208产生的。换句话说，栅极图案210是在产生虚设有源区208的图案之前产生的。
仍参照图5，每个栅极图案210可具有沿着A方向实质上相同的尺寸及沿着B方向实质上相同的尺寸。在一些实施例中，栅极图案210中的至少两者可沿着A方向和/或B方向具有不同的尺寸。对于栅极图案212来说，每个栅极图案212沿着B方向的尺寸实质上相同，但沿着A方向的尺寸可能不同。在一些实施例中，至少两个栅极图案212可沿着B方向具有不同的尺寸。
IC布局设计20的填充率(fill rate)与有源区206及虚设有源区208所占据的面积有关。在一些实施例中，填充率被称为除了排除区之外的整个布局区域中的有源区206、208的密度。填充率可被定义为“L1×L2×n1+L3×L4×n2”除以“Atotal-A204×n3”，其中L1是一个有源区206在A方向上的长度L1(图4所示)，L2是一个有源区206在B方向上的长度L2(图4所示)，n1是有源区206的数量，L3是一个虚设有源区208在A方向上的长度L3(图4所示)，L4是一个虚设有源区208在B方向上的长度L4(图4所示)，n2是虚设有源区208的数量，Atotal是IC布局设计20占据的总面积，A204是被一个边界204包围的面积且n3是被边界204包围的区域的数量(即排除区的数量)。在一些实施例中，Atotal(即IC布局设计20占据的总面积)可被称为晶片或芯片的面积。在一些实施例中，IC布局设计20的填充率可介于约30％与约60％之间。在一些实施例中，虚设有源区208及栅极图案212的密度可以是有源区206及栅极图案210的密度的约80％到约100％。
图6到图8示出根据替代实施例的各种替代IC布局设计30、40、50。在图6中，除了在第二布局区上进一步产生虚设有源区302的图案及栅极图案304之外，IC布局设计30类似于图5的IC布局设计20。虚设有源区302及栅极图案304可对应于在IC的KOZ之外的虚设装置。
在一些实施例中，虚设有源区302的图案是在上文参照图5论述的产生栅极图案210及栅极图案212之后产生的。在一些实施例中，虚设有源区302的图案与上文参照图4论述的产生虚设有源区208一起产生。在一些实施例中，虚设有源区302的图案在产生栅极图案210及栅极图案212之前产生，并且栅极图案304与栅极图案210及栅极图案212一起产生。
虚设有源区302及栅极图案304可填充环绕有源区206的空隙。通过用虚设有源区302填充环绕有源区206的空隙，可减少制造工艺期间对应于有源区206的有源装置上的非均匀负载效应。因此，可防止有源装置的性能损失。
每个虚设有源区302可设置有彼此不同的在A方向上及在B方向上的尺寸。虚设有源区302的尺寸的确定可取决于环绕有源区206的空隙。举例来说，虚设有源区302可遵从环绕有源区206的空隙的形状及大小。在一些实施例中，虚设有源区302的尺寸由环绕有源区206的空隙的填充率要求来确定。类似地，根据虚设有源区302的尺寸，栅极图案304可具有不同的尺寸。
在图7中，除了在第一布局区上产生的虚设有源区402的图案及栅极图案404与在第二布局区上产生的有源区206及栅极图案210实质上相同之外，IC布局设计40类似于图5的IC布局设计20。也就是说，有源区206及虚设有源区402中的每一者沿着A方向及B方向具有实质上相同的长度。类似地，栅极图案210及栅极图案404沿着A方向及B方向具有实质上相同的长度。由于所有的有源区(即206及402)在形状及大小上实质上相同，因此整体均匀性增加，因此减少了IC的制造工艺期间有源装置上的非均匀负载效应。因此，可提高有源装置的性能。
在一些实施例中，与虚设装置的虚设有源区在A方向及B方向上具有不同尺寸的IC中的有源装置相比，KOZ中的虚设装置具有实质上相同的尺寸的有源装置的饱和电流可增加约3％到约5％，并且KOZ中的虚设装置具有实质上相同的尺寸的有源装置的阈值电压值可减少约3％到约5％。换句话说，通过为在第一布局区中的虚设有源区402提供与有源区206实质上相同的尺寸，有源装置的速度提高。
在图8中，除了在第二布局区上进一步产生虚设有源区502的图案及栅极图案504之外，IC布局设计50类似于图7的IC布局设计40。虚设有源区502及栅极图案504可对应于IC的KOZ之外的虚设装置。虚设有源区502及栅极图案504可类似于以上参照图6描述的虚设有源区302及栅极图案304，其细节在此不再予以赘述。
在一些实施例中，IC布局设计20、IC布局设计30、IC布局设计40及IC布局设计50由通用计算装置产生，所述通用计算装置包括经由总线连接在一起的硬件处理器(hardwareprocessor)、非暂时性计算机可读存储介质(non-transitory computer readablestorage medium)、输入/输出(input/output，I/O)接口及网络接口。在一些实施例中，处理器是中央处理器(central processing unit，CPU)、多处理器、分布式处理系统、应用专用集成电路(application specific integrated circuit，ASIC)和/或合适的处理单元。在一些实施例中，非暂时性计算机可读存储介质是半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(random access memory，RAM)、只读存储器(read-only memory，ROM)、硬磁盘和/或光盘。IC布局设计可由处理器使用例如可从益华计算机股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)的沃出瑟
Figure BDA0002682022420000091
设计平台等工具、或存储在非暂时性计算机可读存储介质中的另一种合适的布局产生工具来产生。
在一些实施例中，I/O接口包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键，用于向处理器传递信息及命令。在一些实施例中，网络接口包括无线网络接口，例如蓝牙(BLUETOOTH)、无线保真(Wireless Fidelity，WIFI)、全球微波接入互操作性(World Interoperability for Microwave Access，WiMAX)、通用分组无线业务(GeneralPacket Radio Service，GPRS)、宽频码分多址(Wideband Code Division MultipleAccess，WCDMA)等；或有线网络接口，例如以太网(ETHERNET)、通用串行总线(UniversalSerial Bus，USB)等。通用计算装置可通过I/O接口或网络接口接收命令以产生IC布局设计。
在上述实施例中，提供了具有TSV区的IC布局设计的各种实施例。TSV区可设立其中仅设置有多组虚设有源区及对应的栅极图案的禁入区段(keep-out-zone，KOZ)。在KOZ之外，设置有源区。为提高KOZ中虚设有源区的均匀性，至少每组虚设有源区沿着栅极图案的长度的尺寸被设置为实质上相同。基于KOZ中的虚设有源区具有提高的均匀性的IC布局设计而制造的IC中的有源装置可具有提高的速度及降低的漏电流。
根据本公开的一些实施例，提供一种包括产生集成电路(IC)布局设计、以及使用所产生的所述集成电路布局制造集成电路的方法。产生所述集成电路布局设计包括：产生第一浅沟槽隔离(STI)区的图案、以及位于所述第一浅沟槽隔离区内的衬底穿孔(TSV)区的图案；产生环绕所述第一浅沟槽隔离区的第二浅沟槽隔离区的图案，所述第二浅沟槽隔离区包括第一布局区及第二布局区，所述第二布局区通过所述第一布局区与所述第一浅沟槽隔离区分离，在所述第一布局区内界定一组虚设装置的第一有源区且在所述第二布局区内界定一组有源装置的第二有源区；在所述第一布局区中产生所述一组虚设装置的第一栅极的图案，所述第一有源区中的每一者在第一方向上具有实质上相同的尺寸；以及在所述第二布局区中产生所述一组有源装置的第二栅极的图案。
在一些实施例中，所述第一有源区在所述第一方向上的所述尺寸小于所述第二有源区中的至少一者在所述第一方向上的尺寸。在一些实施例中，所述第一有源区在所述第一方向上的所述尺寸与所述第二有源区在所述第一方向上的尺寸实质上相同。在一些实施例中，所述第二布局区与所述衬底穿孔区间隔开介于约0.8μm到约100μm范围内的距离。在一些实施例中，所述第一有源区在所述第一方向上的所述尺寸在约0.09μm到约0.5μm之间。在一些实施例中，所述集成电路布局设计的填充率在约30％到约60％之间。在一些实施例中，所述第一有源区中的至少两者在垂直于所述第一方向的第二方向上具有不同的尺寸。在一些实施例中，所述第一有源区中的每一者在垂直于所述第一方向的第二方向上具有实质上相同的尺寸。
根据本公开的替代实施例，提供一种包括产生集成电路(IC)布局设计、以及使用所产生的所述集成电路布局制造集成电路的方法。产生所述集成电路布局设计包括：产生衬底穿孔(TSV)区的图案；在所述衬底穿孔区的所述图案周围产生有源装置的有源区的图案，其中所述有源装置排列成多组，并且通过禁入区段(KOZ)与所述衬底穿孔区分离；在所述禁入区段中产生虚设装置的有源区的图案，其中所述虚设装置排列成多组；以及将所述衬底穿孔区、所述有源装置的有源区及所述虚设装置的有源区之间的分离界定为浅沟槽隔离(STI)区；其中由所述多组虚设装置中的每组虚设装置中的所述有源区界定的所述每组虚设装置的区域在第一方向上具有实质上相同的尺寸。
在一些实施例中，产生所述集成电路布局设计还包括在所述浅沟槽隔离区、所述有源装置的所述有源区及所述虚设装置的所述有源区之上产生栅极图案。在一些实施例中，所述虚设装置的所述有源区的所述图案通过所述浅沟槽隔离区的排除区段与所述衬底穿孔区分离。在一些实施例中，所述禁入区段是从所述衬底穿孔区到最近的所述有源装置的距离，并且所述禁入区段在约0.8μm到约100μm之间。在一些实施例中，由所述多组虚设装置中的每组虚设装置中的所述有源区界定的所述每组虚设装置的所述区域的所述尺寸小于由所述多组有源装置中的一组有源装置的所述有源区界定的区域在所述第一方向上的尺寸。在一些实施例中，由所述多组虚设装置中的每组虚设装置中的所述有源区界定的所述每组虚设装置的所述区域的形状及大小实质上与由所述多组有源装置中的每组有源装置的所述有源区界定的所述每组有源装置的区域的形状及大小相同。在一些实施例中，由所述多组虚设装置中的两组虚设装置的至少两个有源区界定的所述两组虚设装置的区域在垂直于所述第一方向的第二方向上具有不同的尺寸。
根据本公开的又一替代实施例，提供一种包括产生集成电路(IC)布局设计、以及使用所产生的所述集成电路布局制造集成电路的方法。产生所述集成电路布局设计包括：产生浅沟槽隔离(STI)区的图案以界定衬底穿孔(TSV)区的图案、环绕所述衬底穿孔区的第一虚设装置区中的有源区的图案、环绕所述第一虚设装置区的第二虚设装置区中的有源区的图案、以及位于所述第一虚设装置区与所述第二虚设装置区之间的有源装置区中的有源区的图案；以及在所述浅沟槽隔离区、所述第一虚设装置区中的所述有源区、所述第二虚设装置区中的所述有源区以及所述有源装置区中的所述有源区之上产生栅极图案；其中所述第一虚设装置区的所述有源区中的每一者在第一方向上具有实质上相同的尺寸。
在一些实施例中，所述第二虚设装置区中的所述有源区中的至少两者在所述第一方向上具有不同的尺寸。在一些实施例中，所述第一虚设装置区的所述有源区在所述第一方向上的所述尺寸不同于所述第二虚设装置区的所述有源区中的一者在所述第一方向上的尺寸。在一些实施例中，所述第一虚设装置区的所述有源区在所述第一方向上的所述尺寸实质上与所述有源装置区的所述有源区在所述第一方向上的尺寸相同。在一些实施例中，所述第一虚设装置区的最近的所述有源区与所述衬底穿孔区分离约0.01μm到约500μm之间的距离。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
10：集成电路(IC)
20、30、40、50：IC布局设计
100：半导体衬底
102、104：浅沟槽隔离(STI)结构
106A、106D：有源区
108A：金属栅极
108D：虚设金属栅极
110A：金属栅极通孔
110D：虚设金属栅极通孔
112A：金属焊盘
112D：虚设金属焊盘
112V：金属焊盘
114：金属通孔
116：金属内连线
118：介电层
122：TSV结构/TSV
124V：金属焊盘
200：TSV区
202：第一边界
204：第二边界
206：有源区
208：虚设有源区/有源区
208A、208B：虚设有源区
210、212：栅极图案
302：虚设有源区
304：栅极图案
402：虚设有源区
404：栅极图案
502：虚设有源区
504：栅极图案
A、B：方向
d1：距离
D1：直径
L1、L2、L3、L4：长度
S1、S2、S3：间距

Claims (10)

1.一种集成电路的布局设计制造方法，包括：
产生集成电路布局设计，包括：
产生第一浅沟槽隔离区的图案及位于所述第一浅沟槽隔离区内的衬底穿孔区的图案；
产生环绕所述第一浅沟槽隔离区的第二浅沟槽隔离区的图案，所述第二浅沟槽隔离区包括第一布局区及第二布局区，所述第二布局区通过所述第一布局区与所述第一浅沟槽隔离区分离，在所述第一布局区内界定一组虚设装置的第一有源区且在所述第二布局区内界定一组有源装置的第二有源区；
在所述第一布局区中产生所述一组虚设装置的第一栅极的图案，所述第一有源区中的每一者在第一方向上具有实质上相同的尺寸；
在所述第二布局区中产生所述一组有源装置的第二栅极的图案；以及
基于所述集成电路布局设计制造集成电路。
2.根据权利要求1所述的集成电路的布局设计制造方法，其中所述第一有源区在所述第一方向上的所述尺寸小于所述第二有源区中的至少一者在所述第一方向上的尺寸。
3.根据权利要求1所述的集成电路的布局设计制造方法，其中所述第一有源区在所述第一方向上的所述尺寸与所述第二有源区在所述第一方向上的尺寸实质上相同。
4.根据权利要求1所述的集成电路的布局设计制造方法，其中所述集成电路布局设计的填充率在约30％到约60％之间。
5.一种集成电路的布局设计制造方法，包括：
产生集成电路布局设计，包括：
产生衬底穿孔区的图案；
在所述衬底穿孔区的所述图案周围产生有源装置的有源区的图案，其中所述有源装置排列成多组，并且通过禁入区段与所述衬底穿孔区分离；
在所述禁入区段中产生虚设装置的有源区的图案，其中所述虚设装置排列成多组；
将所述衬底穿孔区、所述有源装置的所述有源区及所述虚设装置的所述有源区之间的分离界定为浅沟槽隔离区；
其中由所述多组虚设装置中的每组虚设装置中的所述有源区界定的所述每组虚设装置的区域在第一方向上具有实质上相同的尺寸，以及
基于所述集成电路布局设计制造集成电路。
6.根据权利要求5所述的集成电路的布局设计制造方法，其中所述虚设装置的所述有源区的所述图案通过所述浅沟槽隔离区的排除区段与所述衬底穿孔区分离。
7.根据权利要求5所述的集成电路的布局设计制造方法，其中所述禁入区段是从所述衬底穿孔区到最近的所述有源装置的距离，并且所述禁入区段在约0.8μm到约100μm之间。
8.根据权利要求5所述的集成电路的布局设计制造方法，其中由所述多组虚设装置中的两组虚设装置的至少两个有源区界定的所述两组虚设装置的区域在垂直于所述第一方向的第二方向上具有不同的尺寸。
9.一种集成电路的布局设计制造方法，包括：
产生集成电路布局设计，包括：
产生浅沟槽隔离区的图案以界定衬底穿孔区的图案、环绕所述衬底穿孔区的第一虚设装置区中的有源区的图案、环绕所述第一虚设装置区的第二虚设装置区中的有源区的图案以及位于所述第一虚设装置区与所述第二虚设装置区之间的有源装置区中的有源区的图案；
在所述浅沟槽隔离区、所述第一虚设装置区中的所述有源区、所述第二虚设装置区中的所述有源区以及所述有源装置区中的所述有源区之上产生栅极图案；
其中所述第一虚设装置区的所述有源区中的每一者在第一方向上具有实质上相同的尺寸，以及
基于所述集成电路布局设计制造集成电路。
10.根据权利要求9所述的集成电路的布局设计制造方法，其中所述第一虚设装置区的最近的所述有源区与所述衬底穿孔区分离约0.01μm到约500μm之间的距离。
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