TWI740041B - 背閘極調諧電路 - Google Patents

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麥可 奧圖
言 弘實爾
馬克喜密里恩 朱特納
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明一般係關於半導體結構，尤其關於背閘極調諧電路及其製造方法。該方法包括：將一電壓供應給一裝置的一背閘極；以及選擇性控制該供應的電壓，將該裝置的一絕緣層之內至少一陷阱取消，減少該至少一陷阱產生的雜訊。

Description

背閘極調諧電路
本發明一般係關於半導體結構，尤其關於背閘極調諧電路及其製造方法。
隨著裝置尺寸持續縮小，某些缺陷就會出現，像是隨機電報雜訊(RTN，random telegraph noise)。例如：RTN是一種缺陷所導致的現象，包含要為引起如影像信號處理器(ISP)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)和快閃記憶體等這類奈米級裝置中可靠性問題負責之電子雜訊。舉例來說，在低光量條件下RTN會影響圖片品質，進而限制了ISP裝置的性能。尤其是，RTN對於像素的輸出有負面影響，因此影響圖片品質圖片品質。如此，RTN衝擊產量、錯誤率以及影像品質等。
在本發明的態樣中，一種方法包含：將一電壓供應給一裝置的一背閘極；以及選擇性控制該供應的電壓，將該裝置的一絕緣層之內至少一陷阱取消，減少該至少一陷阱產生的雜訊。
在本發明的態樣中，一種方法包含：決定一電晶體配對具有一穩定輸出或一變化輸出；當具有該穩定輸出時，將一電壓供應至該電晶體配對的一背閘極；以及當該電晶體配對具有該變化輸出時，選擇性控制 該供應的電壓開或關，來減少該電晶體配對內的陷阱。
在本發明的態樣中，用於改善雜訊效能的一系統包含：一CPU、一電腦可讀取記憶體以及一電腦可讀取儲存媒體；將一電壓供應給一裝置的一背閘極之第一程式指令；以及選擇性控制該供應的電壓，將該裝置的一絕緣層之內至少一陷阱取消，減少該至少一陷阱產生的雜訊之第二程式指令。
100‧‧‧電路
102‧‧‧光二極體
105‧‧‧傳送電晶體
105'‧‧‧重設電晶體
105"‧‧‧驅動電晶體
105'''‧‧‧選擇電晶體
105''''‧‧‧電晶體
110‧‧‧影像感測器
120‧‧‧感測器處理電路
122‧‧‧數位類比轉換器
125‧‧‧比較器
130‧‧‧計數器電路
132‧‧‧感應放大器
135‧‧‧計數器
135'‧‧‧欄栓鎖
135"‧‧‧漣波計數器
135'''‧‧‧時脈選擇器
135''''‧‧‧漣波計數器
200‧‧‧圖解圖
205‧‧‧pFETs
210‧‧‧電晶體
220‧‧‧輸入電晶體配對
220'‧‧‧輸入電晶體
220"‧‧‧輸入電晶體
300‧‧‧模擬結果
310‧‧‧IDS
320‧‧‧IDS
400‧‧‧模擬結果
410‧‧‧IDS
420‧‧‧IDS
500‧‧‧模擬結果
510‧‧‧IDS
520‧‧‧IDS
600‧‧‧模擬結果
610‧‧‧IDS
620‧‧‧IDS
700‧‧‧模擬結果
710‧‧‧IDS輸出
720‧‧‧IDS輸出
800‧‧‧電腦基礎設施
805‧‧‧伺服器
810‧‧‧計算裝置
815‧‧‧處理器
820‧‧‧匯流排
825‧‧‧記憶體
830‧‧‧程式控制
835‧‧‧訓練程序工具
840‧‧‧I/O介面
845‧‧‧外部I/O裝置/資源
850‧‧‧儲存系統
利用本發明示範具體實施例的非限制範例，參考提及的許多圖式，從下列詳細描述當中描述本發明。
圖1顯示根據本發明態樣的一電路和個別製程之圖解圖。
圖2顯示根據本發明態樣的一比較器電路等與個別製程。
圖3和圖4顯示根據本發明態樣，通過將每一裝置的該背閘極調諧為3V等來關上隨機電報雜訊(RTN)。
圖5和圖6顯示根據本發明態樣，通過將每一裝置的一背閘極調諧為0V等來關上RTN。
圖7顯示根據本發明態樣用於兩輸出等的一變化輸出。
圖8顯示根據本發明態樣用於實現該背閘極選擇性調諧之一例示基礎設施。
本發明一般係關於半導體結構，尤其關於背閘極調諧電路及其使用和製造方法。在具體實施例內，本文內說明的結構與處理通過選擇性控制與該閘極氧化物內缺陷有關的裝置陷阱，來減少裝置內隨機電報雜訊(RTN)的數量。優點是，通過控制該等裝置陷阱的啟動(activation)，將可減少RTN呈現的數量，進而改善該裝置的雜訊效能。
陷阱啟動取決於電壓偏向情況，即該閘極至源極電壓(VGS)以及該汲極至源極電壓(VDS)。因此，若需要該電路內的特定汲極至源極電流(IDS)，則像是體電晶體這類裝置的該RTN行為就不可改變。然而，對於已知的IDS，通過供應該背閘極(VBG)的電壓來控制該裝置的通道，例如完全耗盡的絕緣體上矽(FDSOI，fully depleted silicon on insulator)裝置，則可得到數種VGS和VBG的組合。進一步，由於每種組合不同的電場情況，可能有些陷阱會變成啟動，即開啟，而其他陷阱則消失，即取消。如此，每一個別電晶體都可設定成VGS/VBG組合，這提供最佳雜訊效能，即該VGS/VBG組合降低已啟動陷阱的最大數量。
本文內說明的電路與處理通過在電源開啟之後使用一訓練程序，來決定正確的VGS/VBG組合。尤其是，本文內說明的電路與處理通過決定該電晶體的該IDS輸出是穩定或變化，來決定哪個裝置最吵雜(noisy)並且哪個裝置不吵雜。在具體實施例內，具備穩定輸出的該等電晶體視為不吵雜，而具備變化輸出的電晶體則視為吵雜。在操作上，不吵雜的電晶體(裝置)可將其VBG維持在一源極供應電壓(VSS)上，即將具備穩定輸出的一裝置之一背閘極電壓維持在一第一位準電壓上；而對於吵雜的電晶體而言，該VBG可從VSS切換成汲極至汲極電壓(VDD)，即將具備變化輸出的該裝置之該背閘極電壓切換成一第二位準電壓。在此範例中，該第一位準電壓為一源極供應電壓VSS並且該第二位準電壓為一汲極電壓VDD，而該背閘極電壓VBG位於一第一位準電壓或一第二位準電壓上。該VBG從VSS切換成VDD造成開啟的陷阱數量減少，藉此降低RTN並改善例如影像信號處理器這類裝置的效能。在進一步具體實施例內，每一個電晶體都可具有相關聯的記憶體，如此可依照使用者所要的時間長度來保留VBG的設定。
因此，本文內說明的電路與處理可供應適當的VBG給該電晶體，以便選擇性調諧該電晶體的背閘極。該選擇性調諧控制陷阱啟動，導致RTN降低。鑑於此選擇性調諧，該裝置的雜訊效能最多可改善大約45%， 造就新等級的非常敏感的影像信號處理器。此外，本文內說明的電路與處理通過使用兩種VBG電壓位準，例如第一位準電壓VSS和第二位準電壓VDD，實現該選擇性調諧。如此，本文內說明的電路與處理相當容易整合，不需要背偏向產生器，因為該等VSS和VDD電壓已經可用而不需要產生新的電壓。
圖1顯示根據本發明態樣來使用的電路100之示意圖。在具體實施例內，電路100可與例如小型影像感測器這類影像感測器結合使用。在操作上，電路100具有雙取樣架構，用來移除影像感測器內的裝置變化以及電路偏移。在具體實施例內，電路100可為欄直線雙CDS架構，其在並列欄內實現數位雙取樣，即數位CDS和類比CDS。
如圖1內所示，電路100包括一影像感測器110、感測器處理電路120以及一計數器電路130等。在具體實施例內，影像感測器110可為一陣列型裝置，例如一互補金屬氧化物半導體(CMOS，complementary metal oxide semiconductor)影像感測器。影像感測器110偵測許多像素，例如可用於空穴累積二極體(HAD，hole accumulation diode)的4T主動像素感測器(APS，active pixel sensor)像素。HAD可讓像是影像感測器110這類影像感測器，實現低暗電流(low dark current)、無kTC雜訊以及無影像延遲等之理想性質。
在具體實施例內，影像感測器110包含一光二極體102和電晶體105、105'、105"、105'''、105''''。光二極體102可為將光線轉換成電流，即光電流，來產生像素的任何合適裝置。如此，當光進入光二極體102時會產生電子。在具體實施例內，像素操作需要三個控制信號，例如φS、φT和φR，這可由列編碼器控制。尤其是，將該傳送信號φT供應至傳送電晶體105的閘極，將連接至轉換電晶體105的源極之光二極體102內充能的電子傳送至一浮動擴散區(floating diffusion region)。一重設(reset)電晶體105'的源極與傳送電晶體105的汲極連在一起，而汲極電壓Vdd與該重設電晶體 105'的汲極連在一起。若要重設該等像素，即重設光二極體102的電位，將該重設控制信號φR供應至重設電晶體105'的閘極，造成將該感測器的重設位準從影像感測器110輸出來出現在一垂直像素輸出上。
驅動電晶體105"的閘極與傳送電晶體105的汲極以及重設電晶體105'的源極連在一起，並且在其源極區內接收該電壓Vdd。在具體實施例內，驅動電晶體105"通過根據該浮動擴散區的一電極電壓變化來改變一源極的電流，以改變每一單位像素的輸出電壓。驅動電晶體105"的汲極與選擇電晶體105'''連在一起，這將每一單位像素的感測器輸出輸出至電晶體105''''的源極。尤其是，根據該浮動擴散區的該電壓內之變化，來產生該感測器輸出，而回應該選擇信號φS的一類比信號則供應至選擇電晶體105'''的閘極。一偏向電壓VBIAS供應至電晶體105''''的閘極，克服來自該感測器輸出的任何臨界電壓。
感測器處理電路120包含一數位類比轉換器(DAC)122和一比較器125。在具體實施例內，DAC 122可為單斜率斜坡(single-slope ramp)產生器DAC，諸如此類。比較器125可為一欄比較器，由單斜率斜坡產生器DAC 122驅動並且該像素(感測器)輸出通過該串聯電容器C1。在進一步具體實施例內，比較器125可為比較器(comparator)陣列，例如2K比較器，而該陣列內的每一比較器都具有一關鍵輸入電晶體配對。比較器陣列內最糟或最吵的比較器決定感測器處理電路120的圖片品質，並且使用本文內說明的結構與處理來改善。
比較器125包括多個輸入，用來接收比較器125要比較的信號。尤其是，比較器125的一輸入接收來自DAC 122的信號，而比較器125的其他輸入則接收來自該電容器C1中選擇電晶體105'''的該感測器輸出。如此，比較器125比較來自DAC 122的DAC信號與來自該電容器C1的該感測器輸出。更進一步，接收該感測器輸出的比較器125的輸入與比較器125的一輸出透過一電晶體S1相連，藉此當已經開啟該控制信號φAZ時， 消除比較器125與該感測器輸出之間會導致雜訊的偏移。
計數器電路130包含一感應放大器132和一計數器135。在具體實施例內，計數器135可為一12位元上/下漣波計數器，其包含一欄栓鎖135'、漣波計數器135"、135''''以及一時脈選擇器135'''。欄栓鎖135'包含多個輸入，其中一個輸入接收來自比較器125的該輸出，並且其他輸入接收來自未顯示的一高速時脈之一時脈輸出φPLL。欄栓鎖135'包含多個輸出，即輸出D0以及由漣波計數器135"所接收的一第二輸出。漣波計數器135"包含多個輸入與多個輸出，其中一個輸入接收來自欄栓鎖135'的該輸出，並且其他輸入則與漣波計數器135"的一輸出連在一起。漣波計數器135"的其他輸出則輸出該輸出D1。
時脈選擇器135'''包含多個輸入與一輸出，其中時脈選擇器135'''的該輸出由漣波計數器135''''的一輸入所接收。時脈選擇器135'''的該等輸入接收該輸出D1以及來自漣波計數器135"的該其他輸出。進一步，時脈選擇器135'''的一額外輸入接收該信號φUD。如此，漣波計數器135"、135''''通過該信號φUD設定為下計數週期，其中當該控制信號φT開啟該傳送閘極時，該信號φUD的該信號位準出現在來自選擇電晶體105'''的該感測器輸出上。漣波計數器135''''包含多個輸入，其中一個輸入接收來自時脈選擇器135'''的該輸出，並且漣波計數器135''''的其他輸入則與漣波計數器135''''的一輸出連在一起。漣波計數器135''''的其他輸出則輸出該信號D2。
在具體實施例內，漣波計數器135"、135''''不需要與輸出該時脈信號φPLL的該時脈同步。進一步，通過計數數位時脈φPLL循環的數量，直到一類比坡道電壓匹配一垂直像素輸出電壓時，執行該重設控制信號φR的一類比/數位(A/D)轉換。如此，計數器135的漣波計數器135"、135''''設定成一上計數(up counting)週期，並且在該電荷從光二極體102傳送之後，即一數位相關雙取樣(correlated double sampling、CDS)階段，數位減去從該感測器信號的該重設控制信號φR之轉換。尤其是，通過使用時脈選擇器135''' 變更漣波計數器135"的該上/下計數(up/down counting)來獲得數位CDS。通過使用一雙(dual)CDS，該類比像素信號在個別欄內同時轉換成一修正過的數位輸出信號。當已完成該雙CDS，將該數位資料傳送至計數器135的每一計數器區塊內含之該欄栓鎖135'。
圖2顯示一比較器(例如比較器125)的圖解圖200。比較器125設計來比較多個信號，例如一參考信號，與要偵測的信號。在具體實施例內，比較器125所比較的該等信號包括來自圖1內所示DAC 122的該信號，其用來當成該參考信號，以及來自圖1內所示影像感測器110，即選擇電晶體105'''，的該感測器輸出，其為用於偵測的信號。在具體實施例內，比較器125包含pFET 205、並聯配置的電晶體210以及包含輸入電晶體220'、220"的輸入電晶體配對220。
電晶體210的陣列將pFET 205連接至輸入電晶體配對220。因為輸入電晶體配對220中輸入電晶體220'、220"的氧化物內陷阱啟動，因此會發生像是隨機電報雜訊(RTN)這類的雜訊產生。如此，輸入電晶體配對(pair)220為一關鍵裝置，即輸入電晶體220'、220"每個都是關鍵裝置。在具體實施例內，輸入電晶體220'、220"可為FDSOI裝置，其提供用背閘極VBG的電壓控制該通道之選項。如此，通過當輸入電晶體配對220具有一變化輸出時，將該VBG切換至不同電壓，例如3V至0V，即開啟或關閉該電壓，來減少輸入電晶體配對220內的陷阱，則不同背閘極偏向技術可套用至輸入電晶體220'、220"的該等背閘極，來取消(deactivate)陷阱，即避免一陷阱貢獻雜訊。尤其是，輸入電晶體配對220的輸入電晶體220'或輸入電晶體220"會因為位於其個別閘極氧化物之內的已啟動陷阱而貢獻雜訊。如此，可選擇性調諧輸入電晶體配對220的輸入電晶體220'或輸入電晶體220"，即可選擇性調諧輸入電晶體220'或輸入電晶體220"的該背閘極，來改變比較器125的效能。如：若發現輸入電晶體220'比輸入電晶體220"還要吵雜，則可將一電壓背閘極偏壓，例如正向背偏壓(FBB，forward back bias)供應至輸入電晶體220'的該背閘極，如此改善輸入電晶體配對220的該雜訊效能。如此，輸入電晶體配對220的該較吵雜電晶體輸出中該背閘極的選擇性調諧會因為該等陷阱取消，這包含取消電晶體配對220的一閘極氧化物內該等陷阱，而提供改善的抗噪性。在進一步具體實施例內，兩輸入電晶體220'、220"的該等背閘極可一起選擇性切換與調諧，以便進一步改善該電路的配置並且實現雜訊益處，即進一步減少RTN雜訊的總量。
在具體實施例內，鑑於輸入電晶體配對220的每一個別輸入電晶體220'、220"處RTN的存在，某些裝置比較吵雜，而其他裝置則並不吵雜。因此，本文中說明的電路與處理通過在啟動之後使用一訓練程序，來找出吵雜的電晶體。鑑於每一個別輸入電晶體220'、220"上RTN的存在量，利用決定輸入電晶體配對220的哪個輸入電晶體220'、220"吵雜及/或較吵雜，並且輸入電晶體配對220的哪個輸入電晶體220'、220"不吵雜，開始該訓練程序。在具體實施例內，該訓練程序可為不啟動像素的多個讀取。如此，通過無需啟動像素來讀取每一輸入電晶體220'、220"的該IDS，開始該訓練程序。若有穩定的輸出，即穩定的IDS輸出，該裝置可視為良好，即不吵雜。另外，若該輸出有變化，即變化的IDS輸出，則該裝置可視為不良，即吵雜。
在決定哪個輸入電晶體220'、220"吵雜並且哪個輸入電晶體220'、220"不吵雜之後，每一個別輸入電晶體220'、220"都設定在或維持在VGS/VBG組合上，提供最佳雜訊效能，即減少已啟動陷阱數量的VGS/VBG組合。更特別是，在具體實施例內，若輸入電晶體配對220視為良好，即不吵雜，則供應至輸入電晶體220'、220"的該VBG維持在一源極供應電壓(VSS)上。VSS值的範例包括0V，即接地或關閉，諸如此類。另外，針對吵雜的裝置，即輸入電晶體配對220產生變化的IDS輸出，則該訓練程序將一合適的VBG供應至輸入電晶體配對220的輸入電晶體220'、220"之中較吵雜的輸入電晶體之該背閘極，用來選擇性調諧。在具體實施例內，針對吵雜及/或 較吵雜輸入電晶體220'或輸入電晶體220"，該訓練程序將該VBG從VSS切換至汲極電壓(VDD)。如此，切換該背閘極電壓包含將該背閘極電壓從輸入電晶體配對220的輸入電晶體220'、220"中至少一個電晶體的VSS切換成VDD。在進一步具體實施例內，該背閘極電壓的切換進一步包含將輸入電晶體配對220的輸入電晶體220'、220"中一剩餘電晶體的背閘極電壓從該源極供應電壓切換成該汲極電壓VDD。
VDD的範例包括3V，諸如此類。如此，輸入電晶體220'、220"中該較吵雜輸入電晶體的該背閘極電壓可切換成VDD=3V或VSS=0V，即當該電晶體配對具有變化輸出時，開啟或關閉該電壓來減少該電晶體配對中的陷阱。舉例來說，若輸入電晶體220'或輸入電晶體220"吵雜並且VSS為0V之值，則將輸入電晶體220'、220"中該較吵雜輸入電晶體的該背閘極電壓切換至等於3V的VDD，表示該背閘極電壓已經開啟。針對另一範例，若輸入電晶體220'或輸入電晶體220"吵雜並且VSS為3V之值，則將輸入電晶體220'、220"中該較吵雜輸入電晶體的該背閘極電壓切換至等於0V的VDD，表示該電壓已經關閉。如此，該電壓開啟或關閉的切換包含變更供應至電晶體配對220的一背閘極電壓，來取消該等陷阱。在進一步具體實施例內，考慮輸入電晶體220'、220"中該較吵雜輸入電晶體的VBG切換至可提供穩定輸出之電壓。例如：VBG可設定成等於0V、1V、2V等等之值，並且切換成VDD來提供穩定的輸出給IDS。
VBG從VSS至VDD的切換通過一偏壓選擇性調諧吵雜輸入電晶體220'或輸入電晶體220"的該背閘極，因此減少RTN的數量。尤其是，該偏壓取消位於輸入電晶體配對220的該閘極氧化物內多個陷阱的負責用於該RTN的至少一個陷阱。最尤其是，該偏壓關閉該等陷阱。該等陷阱選擇性的取消減少RTN的存在量，因此改善該特定裝置，例如影像信號處理器，的雜訊效能。如此，通過減少RTN數量，可改善最高大約45%的輸入電晶體配對220之雜訊效能，造成非常敏感影像信號處理器的新等級。此 外，通過對於VBG只使用兩個電壓位準，即第一位準電壓VSS和第二位準電壓VDD，改善雜訊效能，本文所說明的該等電路與處理相對容易整合，藉此避免需要額外電路。例如：因為不需要產生新電壓來選擇性調諧該輸入電晶體的該背閘極，即改善該裝置的雜訊效能，所以就不需要背偏壓產生器，因為VSS和VDD的電壓已經可用。
在具體實施例內，每一輸入電晶體220'、220"可具有相關記憶體，如此可保存VBG之值。如此，不需要持續監視輸入電晶體220'、220"，也不需要進一步選擇性調諧。舉例來說，輸入電晶體220'、220"中該較吵雜輸入電晶體的背閘極已切換成3V的VDD，則輸入電晶體220'、220"的該選擇性調諧的輸入電晶體之該背閘極將依照使用者意願維持在3V，例如數小時、數天、數週、數月等。這對於未切換的輸入電晶體220'、220"中該輸入電晶體的背閘極也適用，在此因為該記憶體關聯於輸入電晶體配對220的每一輸入電晶體220'、220"，所以該背閘極將依照使用者意願維持設定成VSS。在VBG適當設置成VSS或VDD之後，例如影像感測器110這類的該影像感測器之該等像素會啟動。在具體實施例內，兩個以上的電壓位準可實現，即VSS和VDD以上。依照訓練程序所需，可重複每一輸入電晶體220'、220"的選擇性調諧。在進一步具體實施例內，兩輸入電晶體220'、220"的該等背閘極都經過選擇性調諧，來減少RTN的存在量。
圖3至圖7顯示選擇性調諧例如許多裝置的比較器中輸入電晶體220'、220"這類輸入電晶體的背閘極之結果。尤其是，圖3和圖4在當通過讀取每一輸入電晶體的IDS開始訓練程序而無需像素啟動，即在電源開啟時，顯示其中IDS 310、410吵雜的裝置之模擬結果300、400。如圖3和圖4內所示，IDS 310、410的輸出變化，因此圖3和圖4的該等裝置視為吵雜，即不良。因為圖3和圖4內說明的該等裝置吵雜，則通過將該VBG從VSS切換成VDD，選擇性調諧該吵雜輸入電晶體及/或該裝置內該比較器的較吵雜輸入電晶體，例如比較器125的輸入電晶體220'、220"，之該背閘極， 以改善雜訊效能。尤其是，輸入電晶體220'、220"之一的該背閘極或兩輸入電晶體220'、220"的背閘極都從0V切換成3V，即VBG從VSS切換成VDD。如此，當該VBG原本就在VSS上時，相較於變化輸出IDS 310、410，該裝置具有改善的雜訊效能，如IDS 320、420的穩定輸出內所示。
圖5和圖6顯示在開機時IDS 510、610的輸出穩定，即無像素啟動，裝置的模擬結果500、600。如此，圖5和圖6的該等裝置在開機時並不吵雜，並且該裝置比較器內該等輸入電晶體中的一背閘極不需要選擇性調諧。進一步，若通過將VBG從VSS切換成VDD來調諧一輸入電晶體的一背閘極，則圖5和圖6顯示此時IDS 520、620的輸出將變化，因此表示此時該等裝置吵雜。如此，圖5和圖6內該等裝置的該等比較器中該等輸入電晶體之該等背閘極不應從VSS切換成VDD。另外，若模擬結果500、600之一者顯示IDS的輸出不穩定，即該感測器處理電路的該比較器內該等輸入電晶體之至少一個吵雜，其導致該裝置吵雜，然後本文說明的該等結構與處理可實現額外功能來改善雜訊效能。尤其是，該比較器內該輸入電晶體配對的該較吵雜輸入電晶體之該背閘極應該通過將該VBG從VSS切換成VDD來選擇性調諧。舉例來說，每一吵雜輸入電晶體的該背閘極都應該從0V切換成3V，即將VBG從VSS切換成VDD。
圖7例示的具體實施例中模擬結果700不穩定及/或在兩輸出上變化，即在開機時以及切換該背閘極電壓之後。尤其是，在開機上該IDS輸出710吵雜，即VBG在等於0V的VSS上。如此，該輸入電晶體配對的兩輸入電晶體都吵雜。進一步，IDS輸出720在VBG從VSS切換成VDD之後，對於輸入電晶體任一者而言仍舊吵雜。如此，該輸入電晶體配對在VBG設定成VSS或VBG設定成VDD上都吵雜。在此具體實施例內，一使用者可依所要選擇哪個背閘極電壓來設定每一輸入電晶體為VSS或VDD。
精通此技術的人士將瞭解，本發明態樣可具體實施為系統、方法或電腦程式產品。因此，本發明態樣可為完整硬體具體實施例、 完整軟體具體實施例(包括韌體、常駐軟體、微碼等)或軟體與硬體的組合具體實施例之態樣。更進一步，本發明的態樣可採用具有媒體內具體實施電腦可讀取程式碼的一或多電腦可讀取儲存媒體內具體實施之電腦程式產品之形式。
該電腦可讀取儲存媒體(或媒介)其上具有電腦可讀取程式指令，造成一或多個計算處理器執行本發明的態樣。該電腦可讀取儲存媒體可保留並儲存一指令執行裝置所使用的指令。電腦可讀取儲存媒體例如可為，但不受限於電子儲存裝置、磁性儲存裝置、光學儲存裝置、電磁儲存裝置、半導體儲存裝置或上述任何合適的組合。
電腦可讀取存媒體的更特定範例之非詳盡清單包括以下非暫態信號：可攜式電腦磁碟、硬碟、隨機存取記憶體(RAM，random access memory)、唯讀記憶體(ROM，read-only memory)、可抹除可程式唯讀記憶體(EPROM，erasable programmable read-only memory或快閃記憶體)、靜態隨機存取記憶體(SRAM，static random access memory)、可攜式小型光碟唯讀記憶體(CD-ROM，compact disc read-only memory)、數位多用途光碟(DVD，digital versatile disk)、記憶棒、軟碟以及上述任何合適的組合。電腦可讀取儲存媒體本身不應被解釋為暫時信號；相反，電腦可讀取儲存媒體是儲存資料的實體媒體或裝置。電腦可讀取程式指令也可載入用來執行指令的電腦，如圖8內所示。
圖8顯示根據本發明態樣用於實施該等步驟的一電腦基礎設施800。就此而言，基礎設施800可實現將該VBG維持在VSS的分析與選擇性應用，或通過將該VBG切換成VDD來選擇性調諧每一輸入電晶體的背閘極。基礎設施800包括一伺服器805或可執行本文所說明處理的其他計算系統。特別是，伺服器805包括一計算裝置810。計算裝置810可位於網路基礎設施上或第三方服務供應商的計算裝置上(圖8內通常呈現的任一種)。
計算裝置810包括一處理器815(例如CPU)、記憶體825、一I/O介面840以及一匯流排820。記憶體825可包括實際執行程式碼期間運用的本機記憶體、大量儲存體以及提供至少某些程式碼暫存的快取記憶體，以便減少執行期間必須從大量儲存體擷取的時間碼次數。此外，計算裝置包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)以及作業系統(O/S，operating system)。
計算裝置810與外部I/O裝置/資源845以及儲存系統850通訊，例如：I/O裝置/資源845可包含可讓一個體與計算裝置810互動的任何裝置(例如使用者介面)，或可讓計算裝置810使用任何通訊連結類型與一或多個其他計算裝置通訊之任何裝置。外部I/O裝置/資源845可為例如一手持式裝置、PDA、手機、鍵盤等。
一般而言，處理器815執行電腦程式碼(例如程式控制830)，其可儲存在記憶體825及/或儲存系統850之內。再者，根據本發明的態樣，程式控制830控制一訓練程序工具835，其在電源開啟時不啟動像素就可決定哪個裝置吵雜以及哪個裝置不吵雜，並且也選擇性調諧裝置的該等比較器內吵雜輸入電晶體的背閘極，來改善雜訊效能。訓練程序工具835可實施為程式控制830內一或多個程式碼，其儲存在記憶體825內當成個別或組合模組。此外，訓練程序工具835可實施為個別專屬處理器或信號或許多處理器，以提供此工具的功能。在執行該電腦程式碼時，處理器815可讀取及/或寫入資料至/來自記憶體825、儲存系統850及/或I/O介面840。該程式碼執行本發明的流程。匯流排820提供計算裝置810內每一組件之間的通訊連結。
訓練程序工具835用來改善例如影像信號處理器這類裝置的雜訊效能。在具體實施例內，訓練程序工具835在開機時啟動，即無像素啟動。尤其是，根據該輸入電晶體配對中每一個別輸入電晶體上RTN的呈現量，訓練程序工具835執行由決定該比較器內該輸入電晶體配對中哪 個輸入電晶體吵雜及/或較吵雜以及哪個輸入電晶體不吵雜，來開始一訓練程序。在具體實施例內，該訓練程序可為不啟動像素的多個讀取。如此，通過不啟動像素來讀取每一輸入電晶體的該IDS，開始訓練程序工具835的該訓練程序。若有穩定的輸出，即穩定的IDS輸出，該裝置可視為良好，即相對不吵雜。另外，若該輸出有變化，即變化的IDS輸出，則可將該輸入電晶體的至少一者視為不良，即吵雜。
在具體實施例內，由於可發生初始IDS讀取，訓練程序工具835通過不將光線供應至影像感測器110的光二極體102，避免像素啟動。如此，通過該訓練程序工具835的該訓練程序而無像素啟動，可執行感測器處理電路120內比較器125的讀取。更特別是，該訓練程序讀取比較器125內輸入電晶體配對220的每一個別輸入電晶體220'、220"，以決定輸入電晶體220'、220"之至少一者吵雜(及/或較吵雜)。如此，訓練程序工具835的訓練程序決定哪個輸入電晶體220'、220"(若有任何的話)需要通過訓練程序工具835選擇性調諧該背閘極，來改善雜訊效能。
在決定哪個輸入電晶體220'、220"吵雜及/或較吵雜並且哪個輸入電晶體不吵雜之後，由訓練程序工具835的該訓練程序將輸入電晶體220'、220"的每一個別輸入電晶體設定或維持為一VGS/VBG組合，這提供最佳雜訊效能，即減少輸入電晶體220'、220"的每一輸入電晶體內已啟動陷阱數量之VGS/VBG組合。在具體實施例內，訓練程序工具835將輸入電晶體220'、220"的良好(不吵雜)輸入電晶體之該VBG維持在VSS上。另外，針對吵雜的輸入電晶體220'、220"之該輸入電晶體，訓練程序工具835將適當的VBG供應至輸入電晶體220'、220"的吵雜輸入電晶體之背閘極，用於選擇性調諧。如此，針對輸入電晶體220'、220"的每一吵雜輸入電晶體，訓練程序工具835將該VBG從VSS切換成VDD。
VBG從VSS至VDD的切換通過一偏壓選擇性調諧輸入電晶體220'、220"的該吵雜輸入電晶體之該背閘極，因此減少RTN的數量。尤其 是，該偏壓取消位於輸入電晶體220'、220"的該輸入電晶體之該閘極氧化物內該等陷阱的至少一個陷阱，經證實其吵雜並對該RTN負責。如此，通過減少已經產生的RTN量，該至少一個陷阱的取消改善該裝置(即輸入電晶體配對220)的雜訊效能。尤其是，該等陷阱選擇性取消減少RTN的存在量，因此通過取消該活性陷阱來改善輸入電晶體220'、220"的雜訊效能。如此，通過訓練程序工具835，輸入電晶體配對220的該雜訊效能最高可改善大約45%。另外，訓練程序工具835提供使用兩位準VBG的好處，例如第一位準電壓VSS以及第二位準電壓VDD。如此，因為不需要產生新電壓來調諧輸入電晶體220'、220"的該背閘極，因為VSS和VDD電壓已經可用，所以不需要背偏向產生器。在進一步具體實施例內，兩輸入電晶體220'、220"的該等背閘極都經過選擇性調諧。
通過選擇性調諧輸入電晶體配對220的輸入電晶體220'、220"中一吵雜輸入電晶體之背閘極，例如影像信號處理器這類裝置應具備改善的雜訊效能。在具體實施例內，在吵雜輸入電晶體配對220的選擇性調諧之後，訓練程序工具835的該訓練程序可實現一讀取，來確認該裝置的雜訊效能已改善，即該裝置的該IDS輸出穩定。如此，在像素啟動之前，即在將光線供應至光二極體102之前，已確認該裝置的雜訊效能。
雖然本文內說明的該等系統及方法係關於示範方法及/或電腦程式產品，不過應了解到本文內說明的本發明也考量到其他實施，例如：在看過圖示和詳細說明之後，精通技術人士將了解根據本發明具體實施例的其他裝置、系統、應用及/或電腦程式產品。旨在將所有這種額外其他裝置、系統、應用、處理及/或電腦程式產品包括在本發明領域之內。
本發明的電路可用許多不同工具以許多方式來製造。一般來說，該等方法與工具用來形成尺寸為微米與奈米等級的電路。用來製造本發明結構的該等方法，即技術，採用積體電路(IC，integrated circuit)技術，例如：這些電路建立在晶圓上，並且通過在晶圓頂部上以光微影蝕刻處理 來製作圖案的材料膜來實現。尤其是，該等結構的製造使用三種基本構件：(i)將材料薄膜沈積在一基材上，(ii)利用光微影蝕刻成像將一製圖光罩應用於該等薄膜頂端上，以及(iii)依照該光罩的選擇來蝕刻該等薄膜。
上述該(等)方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為部分的(a)中間產品，像是主機板，或(b)末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布的具體實施例中。在不脫離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例以及變化例。本文內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓所屬技術領域中具有通常知識者能理解本文所揭示的具體實施例。
100‧‧‧電路
102‧‧‧光二極體
105‧‧‧傳送電晶體
105'‧‧‧重設電晶體
105"‧‧‧驅動電晶體
105'''‧‧‧選擇電晶體
105''''‧‧‧電晶體
110‧‧‧影像感測器
120‧‧‧感測器處理電路
122‧‧‧數位類比轉換器
125‧‧‧比較器
130‧‧‧計數器電路
132‧‧‧感應放大器
135‧‧‧計數器
135'‧‧‧欄栓鎖
135"‧‧‧漣波計數器
135'''‧‧‧時脈選擇器
135''''‧‧‧漣波計數器

Claims (19)

  1. 一種操作電路的方法，包含：通過讀取一裝置之汲極至源極電流而選擇該裝置；將一電壓供應給該裝置的一背閘極；以及選擇性控制該供應的電壓，以將該裝置的一絕緣層之內至少一陷阱取消，藉此減少該至少一陷阱產生的雜訊；其中該供應的電壓被設置維持在一第一位準電壓然後從該第一位準電壓切換到一第二位準電壓。
  2. 如申請專利範圍第1項之方法，其中該裝置為一電晶體。
  3. 如申請專利範圍第1項之方法，其中供應該電壓至該裝置的該背閘極包含供應一源極供應電壓為該第一位準電壓。
  4. 如申請專利範圍第3項之方法，其中該選擇性控制該供應的電壓包含從該裝置的一電晶體配對中至少一個電晶體之該源極供應電壓切換至一汲極電壓(VDD)為該第二位準電壓。
  5. 如申請專利範圍第4項之方法，進一步包含將該電晶體配對的一剩餘電晶體之一電壓從該源極供應電壓切換至該汲極電壓VDD。
  6. 如申請專利範圍第4項之方法，其中該源極供應電壓為0伏特之值。
  7. 如申請專利範圍第4項之方法，其中該汲極電壓為3伏特之 值。
  8. 如申請專利範圍第1項之方法，其中該第一位準電壓為一源極供應電壓，並且該第二位準電壓為一汲極電壓。
  9. 如申請專利範圍第1項之方法，其中該絕緣層為該裝置的一閘極氧化物。
  10. 如申請專利範圍第9項之方法，其中該至少一個陷阱的取消係透過減少已產生的隨機電報雜訊數量，來改善該裝置的一雜訊效能。
  11. 一種操作電路的方法，包含：通過讀取一電晶體配對之汲極至源極電流而決定該電晶體配對具有一穩定輸出或一變化輸出；當具有該穩定輸出時，將一電壓供應至該電晶體配對的一背閘極；以及當該電晶體配對具有該變化輸出時，選擇性控制該供應的電壓開或關，來減少該電晶體配對內的陷阱。
  12. 如申請專利範圍第11項之方法，其中該選擇性控制該供應電壓開啟或關閉包含在取消該等陷阱之前，變更供應至電晶體配對的一背閘極電壓。
  13. 如申請專利範圍第12項之方法，其中該選擇性控制該供應電壓開啟或關閉包含從一源極供應電壓切換至一汲極電壓。
  14. 如申請專利範圍第12項之方法，其中該減少該等陷阱通過減少已產生的隨機電報雜訊數量，來改善該電晶體配對的一雜訊效能。
  15. 如申請專利範圍第14項之方法，其中該減少該等陷阱包含取消該電晶體配對的一閘極氧化物之內的該等陷阱。
  16. 如申請專利範圍第11項之方法，其中供應該電壓至該電晶體配對的該背閘極包含將該電壓維持在一源極供應電壓上。
  17. 如申請專利範圍第11項之方法，其中供應該電壓至該電晶體配對的該背閘極包含將該電壓維持在0V上。
  18. 一種用來改善雜訊效能的系統，包含：一處理器(CPU)、一電腦可讀取記憶體以及一電腦可讀取儲存媒體；通過讀取一裝置之汲極至源極電流而選擇該裝置並將一源極供應電壓供應給該裝置的一背閘極之第一程式指令；以及選擇性控制所供應的該源極供應電壓，將該裝置的一絕緣層之內至少一陷阱取消，以減少該至少一陷阱產生的雜訊之第二程式指令。
  19. 如申請專利範圍第18項之系統，其中該選擇性控制所供應的該源極供應電壓包含將該源極供應電壓從該源極供應電壓切換至一汲極電壓。
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