TWI733229B

TWI733229B - 形成半導體結構之方法及半導體結構

Info

Publication number: TWI733229B
Application number: TW108138714A
Authority: TW
Inventors: 葉昌鑫; 黃俊凱; 洪政源; 田偉辰; 吳以德
Original assignee: 財團法人金屬工業研究發展中心
Priority date: 2019-10-25
Filing date: 2019-10-25
Publication date: 2021-07-11
Also published as: TW202118079A

Abstract

一種形成半導體結構之方法及半導體結構，此方法包含提供半導體基板，以及使用原子層氣相沉積設備，在半導體基板上形成鈍化層，且此半導體結構包含半導體基板、鈍化層、背電場層以及電極層。背電場層設置於鈍化層上。背電場層與半導體基板分別位於鈍化層的相對兩側。電極層設置於背電場層上。電極層與該鈍化層分別位於該背電場層的相對兩側。

Description

形成半導體結構之方法及半導體結構

本發明是有關於半導體結構的形成，且特別是一種形成具有薄厚度、高均勻度及低介面缺陷密度之鈍化層的半導體結構之方法及半導體結構。

在半導體相關產業中，鈍化結構與製程是不可或缺的重要結構與製程。以太陽能電池產業為例，傳統背電場(Back Surface Field，BSF)太陽能電池，射極與背電極鈍化(Passivated Emitter and Rear Cell，PERC)太陽能電池、異質接面薄本質層(Heterojunction with Intrinsic Thin Layer，HIT)太陽能電池、或是穿隧氧化物鈍化接觸(Tunnel Oxide Passivated Contact，TOPcon)太陽能電池等均具有鈍化層。舉例而言，高效矽基太陽能電池結構所採用的穿隧鈍化層薄膜是以化學濕製程或高溫氧化製程來製作，但穿隧鈍化層薄膜之厚度與均勻度的控制均受到考驗，在大量生產過程中易導致良率不佳的問題產生。

本發明之目的是在於提供一種形成半導體結構之方法及半導體結構，其藉由使用原子層沉積設備在半導體基板上形成鈍化層，可在低溫的環境下形成薄厚度、高均勻度及低介面缺陷密度的鈍化層，故可降低熱預算，以避免可能對半導體基板的傷害，且可提升鈍化層的形成品質，例如提升鈍化層的披覆效果。

根據上述目的，本發明提出一種形成半導體結構之方法，其包含提供半導體基板，以及使用原子層氣相沉積(Atomic Layer Deposition，ALD)設備，在半導體基板上形成鈍化層，其中上述原子層氣相沉積設備在形成上述鈍化層時使用一前驅物，且上述前驅物包含含矽化合物。

依據本發明之一實施例，使用之原子層氣相沉積設備為電漿輔助原子層氣相沉積(Plasma Enhanced ALD，PEALD)設備，且在形成上述鈍化層的期間，電漿輔助原子層氣相沉積設備之腔體壓力約為400毫托(mTorr)至800毫托(mTorr)。

依據本發明之又一實施例，在形成上述鈍化層的期間，上述電漿輔助原子層氣相沉積設備產生之射頻頻率約為40.68MHz。

依據本發明之又一實施例，在形成上述鈍化層的期間，上述電漿輔助原子層氣相沉積設備將上述半導體基板加熱至攝氏150度至攝氏250度，且上述電漿輔助原子層氣相沉積設備產生之射頻功率密度約為60毫瓦/平方公分(mW/cm²)。

依據本發明之又一實施例，上述前驅物為氣體且還包含氫氣。

依據本發明之又一實施例，上述氫氣與上述含含矽化合物之氣體流量比值約為15至20。

根據上述目的，本發明另提出一種半導體結構，其包含上述半導體基板及鈍化層，且更包含背電場層和電極層。半導體基板包含一側。背電場層設置於上述鈍化層上，其與上述半導體基板分別位於上述鈍化層的相對兩側。電極層設置於背電場層上，其與上述鈍化層分別位於背電場層的相對兩側。

依據本發明之一實施例，上述鈍化層之厚度約為0.5奈米至2奈米。

依據本發明之又一實施例，上述背電場層之材料為非晶矽或微晶矽。

依據本發明之又一實施例，上述半導體基板與該鈍化層之間的介面缺陷密度小於6×10¹²eV^-1cm^-2。

100‧‧‧方法

102、104‧‧‧步驟

200、400‧‧‧半導體結構

202、402、S‧‧‧半導體基板

204、404、408、410‧‧‧鈍化層

300‧‧‧原子層沉積設備

302‧‧‧靜電夾盤

304‧‧‧射頻訊號源

306‧‧‧電極

308‧‧‧反應腔室

310‧‧‧真空系統

402A‧‧‧第一側

402B‧‧‧第二側

406‧‧‧背電場層

412‧‧‧抗反射層

414、416‧‧‧電極層

為了更完整了解實施例及其優點，現參照結合所附圖式所做之下列描述，其中：

〔圖1〕為本發明實施例之形成半導體結構之方法的流程圖；

〔圖2〕為本發明實施例之半導體結構的示意圖；

〔圖3〕為依據本發明實施例之在半導體基板上形成鈍化層所使用之射頻電漿設備的示例；以及

〔圖4〕為依據本發明實施例之半導體結構的剖面視圖。

以下仔細討論本發明的實施例。然而，可以理解的是，實施例提供許多可應用的發明概念，其可實施於各式各樣的特定內容中。所討論之特定實施例僅供說明，並非用以限定本發明之範圍。

在本文中所使用的用語僅是為了描述特定實施例，非用以限制申請專利範圍。除非另有限制，否則單數形式的「一」或「該」用語也可用來表示複數形式。

此外，空間相對性用語的使用是為了說明元件在使用或操作時的不同方位，而不只限於圖式所繪示的方向。元件也可以其他方式定向(旋轉90度或在其他方向)，而在此使用的空間相對性描述也可以相同方式解讀。

請同時參照圖1和圖2，圖1為依據本發明實施例之形成半導體結構之方法100的流程圖，而圖2為依據本發明實施例之半導體結構200的示意圖。形成半導體結構之方法100將以半導體結構200為例說明。首先，進行步驟102，提供半導體基板202。半導體基板202可以是非晶矽基板、微晶矽基板或其他合適的基板。此外，在一些實施例中，半導體基板202為N型矽基板、P型矽基板或本質型矽基板。接著，進行步驟104，使用原子層沉積(Atomic Layer Deposition，ALD)設備，以在半導體基板202的一側形成鈍化層204。使用的原子層沉積設備可以是電漿輔助原子層沉積(Plasma Enhanced ALD，PEALD)設備、常壓原子層沉積設備(Atmospheric Pressure ALD，APALD)、或是其他適用的原子層沉積設備。

鈍化層204的形成過程如下。首先，將半導體基板202置入原子層沉積設備的反應腔體，並通入前驅物至反應腔體，使前驅物吸附在半導體基板202的一側，且在半導體基板202的一側完全吸附前驅物後，接著將剩餘的前驅物及產物排出。之後，通入反應物至反應腔體，並使反應物與吸附在半導體基板202上的前驅物反應而形成單一分子層，最後將剩餘的反應物及產物排出。上述單一分子層的形成步驟為一循環，且在此循環後可再接著進行一或多次相同的循環，也就是說，可在形成的分子層上重複進行上述步驟以形成另一個分子層，最後所形成之多個分子層的堆疊即為鈍化層204。

若是使用的設備為電漿輔助原子層沉積設備，則在半導體基板202的一側完全吸附前驅物的步驟後，接著通入電漿源(即反應物)至電漿輔助原子層沉積設備的反應腔體，且施加交流電場至反應腔體中的電極，使得製程氣體受到交流電場的作用而產生離子化碰撞反應，進而形成電漿，且接著形成的電漿再與吸附在半導體基板202上的前驅物反應而形成單一分子層，最後將剩餘的電漿源及產應產物排出。若是半導體基板202為矽基板，且鈍化層204為二氧化矽層，則前驅物可包含含矽化合物，例如：矽烷或矽氧烷，且電漿源可包含氧分子和/或氧化物。上述含矽化合物可以是例如矽甲烷(SiH₄)、SiH₂(NEt₂)₂、SiH₃NH₂、Si(NMe₂)₄、Si(NMe₂)₃Cl、Si(OEt)₄、，而上述氧分子和/或氧化物可以是例如氧氣、一氧化二氮等，但不限於此。且電漿源可包含氧分子和/或氧化物，例如氧氣、一氧化二氮等，但不限於此。前驅物與對應的電漿源如表一所示。

藉由原子層沉積設備所形成之鈍化層204的平均厚度可在3奈米以下，例如0.5奈米至2奈米，且其厚度均勻度可在90%以上，例如90%至97%。在本文中，厚度均勻度是指100%-(|實際厚度-平均厚度|/平均厚度)。此外，半導體基板202與鈍化層204之間的介面缺陷密度可低於6×10¹²eV^-1cm^-2。

圖3為本發明實施例形成鈍化層所使用之原子層沉積設備300的一示例。原子層沉積設備300為電漿輔助原子層沉積設備，其係利用電漿技術進行沉積製程，以在半導體基板上依序沉積多個單層分子層，此些單層分子層即為鈍化層。在圖3所示之原子層沉積設備300中，靜電夾盤302用以固定並承載半導體基板S，射頻訊號源304電性連接靜電夾盤302(包含電極)和位於靜電夾盤302之對側的電極306，其用以提供射頻電壓，以在靜電夾盤302與電極306之間形成交流電場，使得通入至反應腔室308的的電漿源受到交流電場的作用而產生離子化碰撞反應，進而形成電漿。反應腔室308的真空度可低於1微托(μTorr)。除了電漿源之外，通入至原子層沉積設備300的物質還包含前驅物。若是欲形成的沉積物為氧化矽，則前驅物可包含矽化物(如表一所示)，且電漿源可包含氧分子和/或氧化物(如表一所示)，但不限於此。在一些實施例中，可另將不與氧或矽產生沉積物質的氣體通入至原子層沉積設備300中，例如惰性氣體、氮氣和/或其他合適的氣體，以在前驅物吸附後以及在電漿與前驅物反應後進行吹掃，由真空系統310將在反應腔室308內多餘的前驅物和電漿以及產生的副產品抽出。

若是使用原子層沉積設備300在圖2之半導體基板202上形成鈍化層204，且半導體基板202和欲形成的鈍化層204分別為矽基板和二氧化矽薄膜層，則原子層沉積設備300使用的交流電源頻率可以是約為13.56MHz或是其整數倍，例如約為27.12MHz或是約為40.68MHz，或者可以是在27.12MHz以上，例如30MHz以上的甚高頻(Very High Frequency，VHF)。較佳地，使用的交流電源頻率可以是27.12MHz至40.68MHz，使得形成的鈍化層204可同時具有高均勻度及低介面缺陷密度等優點。

於一實施例中，在形成鈍化層204的期間，腔體壓力可約為400毫托(mTorr)至800毫托(mTorr)，且原子層沉積設備300的加熱器(圖未繪示)可對半導體基板202加熱至攝氏150度至攝氏250度。於一實施例中，射頻訊號源304產生之射頻功率密度可以是約為60毫瓦/平方公分(mW/cm²)，且半導體基板202(對應圖3之半導體基板S)與電極306之間的距離可以是大約為5毫米至30毫米。

此外，若是通入的前驅物包含氫氣和含矽化合物，且通入的電漿源包含一氧化二氮，則氫氣與含矽化合物之氣體流量比值可約為0至90，以確保鈍化層204的成膜品質。在一實施例中，氫氣與含矽化合物之氣體流量比值約為15至20。在一實施例中，含矽化合物為矽甲烷。

應注意的是，圖3所示之原子層沉積設備300僅為示例。在其他實施例中，圖1之步驟104(例如在圖2之半導體基板202上形成鈍化層204)亦可藉由其他適用的原子層沉積設備進行，例如常壓原子層沉積設備。若是使用常壓原子層沉積設備進行鈍化層204的沉積，則其腔體壓力可以是約為800毫托(mTorr)。

完成半導體結構200的製作後，可依據生產需求，接著對半導體結構200進行後續製程，以形成特定應用的半導體結構或裝置。舉例而言，請參照圖4，圖4為依據本發明實施例形成之半導體結構400的剖面視圖。如圖4所示，半導體結構400為穿隧氧化物鈍化接觸(Tunnel Oxide Passivated Contact，TOPcon)太陽能電池結構。除了分別對應圖2之半導體基板202和鈍化層204的半導體基板402和鈍化層404外，半導體結構400還包含背電場層406、鈍化層408、410、抗反射層412和電極層414、416。

半導體基板402可以是P型摻雜結晶矽基板、N型摻雜結晶矽基板或本質型摻雜結晶矽基板。鈍化層404為穿隧氧化矽層，其材料為二氧化矽，且其藉由使用原子層沉積設備在半導體基板402的第一側402A形成。鈍化層404的厚度可在3奈米以下，例如約為0.5奈米至2奈米。此外，鈍化層404的厚度均勻度可在90%以上，例如90%至97%，且半導體基板402與鈍化層404之間的介面缺陷密度可低於6×10¹²eV^-1cm^-2。背電場層406可經由進行化學氣相沉積(Chemical Vapor Deposition，CVD)製程在鈍化層404上形成，其厚度可大約為50奈米。化學氣相沉積製使用的設備可以是電漿輔助化學氣相沉積設備(Plasma Enhanced CVD，PECVD)，但不限於此。在進行形成背電場層406的化學氣相沉積製程中，製程壓力約為100毫托至1000毫托、射頻功率約為30毫瓦/平方公分、且基板溫度約為攝氏300度。背電場層406可包含非晶矽材料或微晶矽材料。此外，對應半導體基板402的類型，背電場層406可以是N型摻雜非晶矽或微晶矽薄膜或P型摻雜非晶矽或微晶矽薄膜。在一些實施例中，半導體基板402為N型摻雜結晶矽基板，背電場層406為P型摻雜非晶矽或微晶矽薄膜，且半導體基板402的第二側402B可佈值P型摻雜物(例如硼)以形成射極層。

鈍化層408、410和抗反射層412是依序在半導體基板402的第二側402B上形成。每一鈍化層408、410可以是氮化矽薄膜、氧化矽薄膜、氧化鋁薄膜或氧化鉿薄膜。舉例而言，鈍化層408、410可以分別是氧化鋁薄膜和氧化矽薄膜。此外，每一鈍化層408、410可以是藉由進行化學氣相沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程或原子層沉積製程所形成。抗反射層412位於鈍化層410上，其材料可以是氟化鎂(MgF₂)、硫化鋅(ZnS)、氧化鈦(TiO₂)或上述組合，且其可藉由進行沉積製程或塗佈製程形成，但不限於此。此外，抗反射層412可以是由單層或多層薄膜構成。

電極層414、416分別位於背電場層406上和半導體基板402的第二側402B上，其中電極層416向上延伸且貫穿鈍化層408、410和抗反射層412。每一電極層414、416可藉由蒸鍍、濺鍍或電鍍方式，或是藉由網印方式形成，但不限於此。

依據上述說明，本發明是藉由使用原子層沉積設備在半導體基板上形成鈍化層，故相較於習知使用化學氣相沉積設備的方式，本發明可在較低溫的環境下形成鈍化層，故可降低熱預算，以避免可能對半導體基板的傷害，且可提升鈍化層的形成品質，例如提升鈍化層的披覆效果。此外，若是使用甚高頻電漿輔助原子層沉積設備形成鈍化層，可進一步提升鈍化層的沉積速度，且可使形成的鈍化層更為緻密。透過本發明實施例製作穿隧氧化物鈍化接觸太陽能電池結構，可降低半導體基板與鈍化層之間的介面缺陷密度，進而提升載子壽命以及降低開路電壓。此外，更可以連續式配置(in-line)架構，在電漿輔助原子層沉積設備外鏈結電漿輔助化學氣相沉積設備，如此一來，在使用電漿輔助原子層沉積設備中沉積穿遂氧化矽層，可利用相同載盤，將穿遂氧化矽層送入至電漿輔助化學氣相沉積設備進行摻雜型非晶矽或微晶矽薄膜的沉積，進而提升生產良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧方法

102、104‧‧‧步驟

Claims

一種形成半導體結構之方法，包含下列步驟：(a)將一半導體基板置入一原子層氣相沉積(Atomic Layer Deposition，ALD)設備之一反應腔體；(b)通入一前驅物至該反應腔體，並使該前驅物吸附在該半導體基板的一側，其中該前驅物包含一含矽化合物；(c)在該半導體基板的該側完全吸附該前驅物後，將剩餘的該前驅物及一第一產物排出；(d)通入一反應物至該反應腔體，並使該反應物與吸附在該半導體基板上的前驅物反應而形成單一分子層，且將剩餘的該反應物及一第二產物排出；以及(e)重複上述步驟(b)至步驟(d)一或多次，以在該半導體基板上形成由複數個單一分子層構成之一鈍化層，該鈍化層的厚度和厚度均勻度分別為3奈米以下和90%以上。
如申請專利範圍第1項所述之方法，其中使用之該原子層氣相沉積設備係一電漿輔助原子層氣相沉積(Plasma Enhanced ALD，PEALD)設備，且在形成該鈍化層的期間，該電漿輔助原子層氣相沉積設備之腔體壓力約為400毫托(mTorr)至800毫托(mTorr)。
如申請專利範圍第2項所述之方法，其中，在形成該鈍化層的期間，該電漿輔助原子層氣相沉積設備產生之射頻頻率約為40.68MHz。
如申請專利範圍第2項所述之方法，其中，在形成該鈍化層的期間，該電漿輔助原子層氣相沉積設備將該半導體基板加熱至攝氏150度至攝氏250度，且該電漿輔助原子層氣相沉積設備產生之射頻功率密度約為60毫瓦/平方公分(mW/cm²)。
如申請專利範圍第1項所述之方法，其中該前驅物為氣體且還包含氫氣。
如申請專利範圍第5項所述之方法，其中該氫氣與該含矽化合物之氣體流量比值約為15至20。
一種半導體結構，包含：依據申請專利範圍第1至6項中任一項之方法所形成之半導體基板及鈍化層；一背電場層，設置於該鈍化層上，該背電場層與該半導體基板分別位於該鈍化層的相對兩側；以及一電極層，設置於該背電場層上，該電極層與該鈍化層分別位於該背電場層的相對兩側。
如申請專利範圍第7項所述之半導體結構，其中該鈍化層之厚度約為0.5奈米至2奈米。
如申請專利範圍第7項所述之半導體結構，其中該背電場層之材料為非晶矽或微晶矽。
如申請專利範圍第7項所述之半導體結構，其中該半導體基板與該鈍化層之間的介面缺陷密度小於6×10¹²eV^-1cm^-2。