CN112908846B - 形成半导体结构的方法及半导体结构 - Google Patents
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Abstract
本发明公开了一种形成半导体结构的方法及半导体结构，此方法包含提供半导体基板，以及使用原子层气相沉积设备，在半导体基板上形成钝化层，且此半导体结构包含半导体基板、钝化层、背电场层以及电极层。背电场层设置于钝化层上。背电场层与半导体基板分别位于钝化层的相对两侧。电极层设置于背电场层上。电极层与该钝化层分别位于该背电场层的相对两侧。本发明可在低温的环境下形成薄厚度、高均匀度及低介面缺陷密度的钝化层，故可降低热预算，以避免可能对半导体基板的伤害，且可提升钝化层的形成品质，例如提升钝化层的披覆效果。
Description
技术领域
本发明是有关于半导体结构的形成，且特别是一种形成具有薄厚度、高均匀度及低介面缺陷密度的钝化层的半导体结构的方法及半导体结构。
背景技术
在半导体相关产业中，钝化结构与工艺是不可或缺的重要结构与工艺。以太阳能电池产业为例，传统背电场(Back Surface Field，BSF)太阳能电池，射极与背电极钝化(Passivated Emitter and Rear Cell，PERC)太阳能电池、异质接面薄本质层(Heterojunction with Intrinsic Thin Layer，HIT)太阳能电池、或是穿隧氧化物钝化接触(Tunnel Oxide Passivated Contact，TOPcon)太阳能电池等均具有钝化层。举例而言，高效硅基太阳能电池结构所采用的穿隧钝化层薄膜是以化学湿工艺或高温氧化工艺来制作，但穿隧钝化层薄膜的厚度与均匀度的控制均受到考验，在大量生产过程中易导致合格率不佳的问题产生。
发明内容
本发明的目的是在于提供一种形成半导体结构的方法及半导体结构，其通过使用原子层沉积设备在半导体基板上形成钝化层，可在低温的环境下形成薄厚度、高均匀度及低介面缺陷密度的钝化层，故可降低热预算，以避免可能对半导体基板的伤害，且可提升钝化层的形成品质，例如提升钝化层的披覆效果。
根据上述目的，本发明提出一种形成半导体结构的方法，其包含提供半导体基板，以及使用原子层气相沉积(Atomic Layer Deposition，ALD)设备，在半导体基板上形成钝化层，其中上述原子层气相沉积设备在形成上述钝化层时使用前驱物，且上述前驱物包含含硅化合物。
依据本发明的一实施例，原子层气相沉积设备为等离子体辅助原子层气相沉积(Plasma Enhanced ALD，PEALD)设备，且在形成上述钝化层的期间，等离子体辅助原子层气相沉积设备的腔体压力约为400毫托(mTorr)至800毫托(mTorr)。
依据本发明的又一实施例，在形成上述钝化层的期间，上述等离子体辅助原子层气相沉积设备产生的射频频率约为40.68MHz。
依据本发明的又一实施例，在形成上述钝化层的期间，上述等离子体辅助原子层气相沉积设备将上述半导体基板加热至摄氏150度至摄氏250度，且上述等离子体辅助原子层气相沉积设备产生的射频功率密度约为60毫瓦/平方厘米(mW/cm2)。
依据本发明的又一实施例，上述前驱物为气体且还包含氢气。
依据本发明的又一实施例，上述氢气与上述含含硅化合物的气体流量比值约为15至20。
根据上述目的，本发明另提出一种半导体结构，其包含上述半导体基板及钝化层，且更包含背电场层和电极层。半导体基板包含一侧。背电场层设置于上述钝化层上，其与上述半导体基板分别位于上述钝化层的相对两侧。电极层设置于背电场层上，其与上述钝化层分别位于背电场层的相对两侧。
依据本发明的一实施例，上述钝化层的厚度约为0.5纳米至2纳米。
依据本发明的又一实施例，上述背电场层的材料为非晶硅或微晶硅。
依据本发明的又一实施例，上述半导体基板与该钝化层之间的介面缺陷密度小于6×1012eV-1cm-2。
本发明的有益效果至少如下。通过使用原子层沉积设备在半导体基板上形成钝化层，可在较低温的环境下形成钝化层，故可降低热预算，以避免可能对半导体基板的伤害，且可提升钝化层的形成品质，例如提升钝化层的披覆效果。此外，若是使用甚高频等离子体辅助原子层沉积设备形成钝化层，可进一步提升钝化层的沉积速度，且可使形成的钝化层更为致密。
附图说明
为了更完整了解实施例及其优点，现参照并结合附图做下列描述，其中：
图1为本发明实施例的形成半导体结构的方法的流程图；
图2为本发明实施例的半导体结构的示意图；
图3为依据本发明实施例的在半导体基板上形成钝化层所使用的射频等离子体设备的示例；以及
图4为依据本发明实施例的半导体结构的剖面视图。
主要附图标记说明：
100-方法，102、104-步骤，200、400-半导体结构，202、402、S-半导体基板，204、404、408、410-钝化层，300-原子层沉积设备，302-静电夹盘，304-射频信号源，306-电极，308-反应腔室，310-真空系统，402A-第一侧，402B-第二侧，406-背电场层，412-抗反射层，414、416-电极层。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的发明概念，其可实施于各式各样的特定内容中。所讨论的特定实施例仅供说明，并非用以限定本发明的范围。
在本文中所使用的用语仅是为了描述特定实施例，非用以限制权利要求。除非另有限制，否则单数形式的“一”或“该”用语也可用来表示多数形式。
此外，空间相对性用语的使用是为了说明元件在使用或操作时的不同方位，而不只限于附图所绘示的方向。元件也可以其他方式定向(旋转90度或在其他方向)，而在此使用的空间相对性描述也可以相同方式解读。
请同时参照图1和图2，图1为依据本发明实施例的形成半导体结构的方法100的流程图，而图2为依据本发明实施例的半导体结构200的示意图。形成半导体结构的方法100将以半导体结构200为例说明。首先，进行步骤102，提供半导体基板202。半导体基板202可以是非晶硅基板、微晶硅基板或其他合适的基板。此外，在一些实施例中，半导体基板202为N型硅基板、P型硅基板或本质型硅基板。接着，进行步骤104，使用原子层沉积(Atomic LayerDeposition，ALD)设备，以在半导体基板202的一侧形成钝化层204。使用的原子层沉积设备可以是等离子体辅助原子层沉积(Plasma Enhanced ALD，PEALD)设备、常压原子层沉积设备(Atmospheric Pressure ALD，APALD)、或是其他适用的原子层沉积设备。
钝化层204的形成过程如下。首先，将半导体基板202置入原子层沉积设备的反应腔体，并通入前驱物至反应腔体，使前驱物吸附在半导体基板202的一侧，且在半导体基板202的一侧完全吸附前驱物后，接着将剩余的前驱物及产物排出。之后，通入反应物至反应腔体，并使反应物与吸附在半导体基板202上的前驱物反应而形成单一分子层，最后将剩余的反应物及产物排出。上述单一分子层的形成步骤为一循环，且在此循环后可再接着进行一或多次相同的循环，也就是说，可在形成的分子层上重复进行上述步骤以形成另一个分子层，最后所形成的多个分子层的堆迭即为钝化层204。
若是使用的设备为等离子体辅助原子层沉积设备，则在半导体基板202的一侧完全吸附前驱物的步骤后，接着通入等离子体源(即反应物)至等离子体辅助原子层沉积设备的反应腔体，且施加交流电场至反应腔体中的电极，使得工艺气体受到交流电场的作用而产生离子化碰撞反应，进而形成等离子体，且接着形成的等离子体再与吸附在半导体基板202上的前驱物反应而形成单一分子层，最后将剩余的等离子体源及反应产物排出。若是半导体基板202为硅基板，且钝化层204为二氧化硅层，则前驱物可包含含硅化合物，例如：硅烷或硅氧烷，且等离子体源可包含氧分子和/或氧化物。上述含硅化合物可以是例如硅甲烷(SiH4)、SiH2(NEt2)2、SiH3NH2、Si(NMe2)4、Si(NMe2)3Cl、Si(OEt)4，而上述氧分子和/或氧化物可以是例如氧气、一氧化二氮等，但不限于此。且等离子体源可包含氧分子和/或氧化物，例如氧气、一氧化二氮等，但不限于此。前驱物与对应的等离子体源如表一所示。
| 前驱物 | 等离子体源 |
| SiH4 | N2O |
| SiH2(NEt2)2 | O2 |
| SiH3NH2 | O2 |
| Si(NMe2)4和Si(NMe2)3Cl | O2/N2 |
| Si(OEt)4 | O2 |
表一
通过原子层沉积设备所形成的钝化层204的平均厚度可在3纳米以下，例如0.5纳米至2纳米，且其厚度均匀度可在90％以上，例如90％至97％。在本文中，厚度均匀度是指100％-(|实际厚度-平均厚度|/平均厚度)。此外，半导体基板202与钝化层204之间的介面缺陷密度可低于6×1012eV-1cm-2。
图3为本发明实施例形成钝化层所使用的原子层沉积设备300的一示例。原子层沉积设备300为等离子体辅助原子层沉积设备，其是利用等离子体技术进行沉积工艺，以在半导体基板上依序沉积多个单层分子层，此些单层分子层即为钝化层。在图3所示的原子层沉积设备300中，静电夹盘302用以固定并承载半导体基板S，射频信号源304电性连接静电夹盘302(包含电极)和位于静电夹盘302的对侧的电极306，其用以提供射频电压，以在静电夹盘302与电极306之间形成交流电场，使得通入至反应腔室308的的等离子体源受到交流电场的作用而产生离子化碰撞反应，进而形成等离子体。反应腔室308的真空度可低于1微托(μTorr)。除了等离子体源之外，通入至原子层沉积设备300的物质还包含前驱物。若是欲形成的沉积物为氧化硅，则前驱物可包含硅化物(如表一所示)，且等离子体源可包含氧分子和/或氧化物(如表一所示)，但不限于此。在一些实施例中，可另将不与氧或硅产生沉积物质的气体通入至原子层沉积设备300中，例如惰性气体、氮气和/或其他合适的气体，以在前驱物吸附后以及在等离子体与前驱物反应后进行吹扫，由真空系统310将在反应腔室308内多余的前驱物和等离子体以及产生的副产品抽出。
若是使用原子层沉积设备300在图2的半导体基板202上形成钝化层204，且半导体基板202和欲形成的钝化层204分别为硅基板和二氧化硅薄膜层，则原子层沉积设备300使用的交流电源频率可以是约为13.56MHz或是其整数倍，例如约为27.12MHz或是约为40.68MHz，或者可以是在27.12MHz以上，例如30MHz以上的甚高频(Very High Frequency，VHF)。较佳地，使用的交流电源频率可以是27.12MHz至40.68MHz，使得形成的钝化层204可同时具有高均匀度及低介面缺陷密度等优点。
在一实施例中，在形成钝化层204的期间，腔体压力可约为400毫托(mTorr)至800毫托(mTorr)，且原子层沉积设备300的加热器(图未绘示)可对半导体基板202加热至摄氏150度至摄氏250度。在一实施例中，射频信号源304产生的射频功率密度可以是约为60毫瓦/平方厘米(mW/cm2)，且半导体基板202(对应图3的半导体基板S)与电极306之间的距离可以是大约为5毫米至30毫米。
此外，若是通入的前驱物包含氢气和含硅化合物，且通入的等离子体源包含一氧化二氮，则氢气与含硅化合物的气体流量比值可约为0至90，以确保钝化层204的成膜品质。在一实施例中，氢气与含硅化合物的气体流量比值约为15至20。在一实施例中，含硅化合物为硅甲烷。
应注意的是，图3所示的原子层沉积设备300仅为示例。在其他实施例中，图1的步骤104(例如在图2的半导体基板202上形成钝化层204)亦可通过其他适用的原子层沉积设备进行，例如常压原子层沉积设备。若是使用常压原子层沉积设备进行钝化层204的沉积，则其腔体压力可以是约为800毫托(mTorr)。
完成半导体结构200的制作后，可依据生产需求，接着对半导体结构200进行后续工艺，以形成特定应用的半导体结构或装置。举例而言，请参照图4，图4为依据本发明实施例形成的半导体结构400的剖面视图。如图4所示，半导体结构400为穿隧氧化物钝化接触(Tunnel Oxide Passivated Contact，TOPcon)太阳能电池结构。除了分别对应图2的半导体基板202和钝化层204的半导体基板402和钝化层404外，半导体结构400还包含背电场层406、钝化层408、410、抗反射层412和电极层414、416。
半导体基板402可以是P型掺杂结晶硅基板、N型掺杂结晶硅基板或本质型掺杂结晶硅基板。钝化层404为穿隧氧化硅层，其材料为二氧化硅，且其通过使用原子层沉积设备在半导体基板402的第一侧402A形成。钝化层404的厚度可在3纳米以下，例如约为0.5纳米至2纳米。此外，钝化层404的厚度均匀度可在90％以上，例如90％至97％，且半导体基板402与钝化层404之间的介面缺陷密度可低于6×1012eV-1cm-2。背电场层406可经由进行化学气相沉积(Chemical Vapor Deposition，CVD)工艺在钝化层404上形成，其厚度可大约为50纳米。化学气相沉积工艺使用的设备可以是等离子体辅助化学气相沉积设备(PlasmaEnhanced CVD，PECVD)，但不限于此。在进行形成背电场层406的化学气相沉积工艺中，工艺压力约为100毫托至1000毫托、射频功率约为30毫瓦/平方厘米、且基板温度约为摄氏300度。背电场层406可包含非晶硅材料或微晶硅材料。此外，对应半导体基板402的类型，背电场层406可以是N型掺杂非晶硅或微晶硅薄膜或P型掺杂非晶硅或微晶硅薄膜。在一些实施例中，半导体基板402为N型掺杂结晶硅基板，背电场层406为P型掺杂非晶硅或微晶硅薄膜，且半导体基板402的第二侧402B可布值P型掺杂物(例如硼)以形成射极层。
钝化层408、410和抗反射层412是依序在半导体基板402的第二侧402B上形成。每一钝化层408、410可以是氮化硅薄膜、氧化硅薄膜、氧化铝薄膜或氧化铪薄膜。举例而言，钝化层408、410可以分别是氧化铝薄膜和氧化硅薄膜。此外，每一钝化层408、410可以是通过进行化学气相沉积工艺、物理气相沉积(physical vapor deposition，PVD)工艺或原子层沉积工艺所形成。抗反射层412位于钝化层410上，其材料可以是氟化镁(MgF2)、硫化锌(ZnS)、氧化钛(TiO2)或上述组合，且其可通过进行沉积工艺或涂布工艺形成，但不限于此。此外，抗反射层412可以是由单层或多层薄膜构成。
电极层414、416分别位于背电场层406上和半导体基板402的第二侧402B上，其中电极层416向上延伸且贯穿钝化层408、410和抗反射层412。每一电极层414、416可通过蒸镀、溅镀或电镀方式，或是通过网印方式形成，但不限于此。
依据上述说明，本发明是通过使用原子层沉积设备在半导体基板上形成钝化层，故相较于公知使用化学气相沉积设备的方式，本发明可在较低温的环境下形成钝化层，故可降低热预算，以避免可能对半导体基板的伤害，且可提升钝化层的形成品质，例如提升钝化层的披覆效果。此外，若是使用甚高频等离子体辅助原子层沉积设备形成钝化层，可进一步提升钝化层的沉积速度，且可使形成的钝化层更为致密。通过本发明实施例制作穿隧氧化物钝化接触太阳能电池结构，可降低半导体基板与钝化层之间的介面缺陷密度，进而提升载子寿命以及降低开路电压。此外，还可以连续式配置(in-line)架构，在等离子体辅助原子层沉积设备外链结等离子体辅助化学气相沉积设备，如此一来，在使用等离子体辅助原子层沉积设备中沉积穿遂氧化硅层，可利用相同载盘，将穿遂氧化硅层送入至等离子体辅助化学气相沉积设备进行掺杂型非晶硅或微晶硅薄膜的沉积，进而提升生产合格率。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (8)
1.一种形成半导体结构的方法，其特征在于，包含下列步骤：
(a)将半导体基板置入等离子体辅助原子层沉积设备的反应腔体，且所述等离子体辅助原子层气相沉积设备将所述半导体基板加热至摄氏150度至摄氏250度；
(b)通入前驱物至所述反应腔体，并使所述前驱物吸附在所述半导体基板的一侧，其中所述前驱物包含含硅化合物及氢气，所述氢气与所述含硅化合物的气体流量比值为15至20；
(c)在所述半导体基板的所述侧完全吸附所述前驱物后，将剩余的前驱物及产物排出；
(d)通入反应物至所述反应腔体，并使所述反应物与吸附在所述半导体基板上的前驱物反应而形成单一分子层，且将剩余的反应物及产物排出；以及
(e)重复上述步骤(b)至步骤(d)一或多次，以在所述半导体基板上形成由多个单一分子层构成的钝化层。
2.如权利要求1所述的方法，其特征在于，在形成所述钝化层的期间，所述等离子体辅助原子层气相沉积设备的腔体压力为400毫托至800毫托。
3.如权利要求2所述的方法，其特征在于，在形成所述钝化层的期间，所述等离子体辅助原子层气相沉积设备产生的射频频率为40.68MHz。
4.如权利要求2所述的方法，其特征在于，在形成所述钝化层的期间，所述等离子体辅助原子层气相沉积设备产生的射频功率密度为60毫瓦/平方厘米。
5.一种半导体结构，其特征在于，包含：
依据权利要求1至4中任一项的方法所形成的半导体基板及钝化层；
背电场层，设置于所述钝化层上，所述背电场层与所述半导体基板分别位于所述钝化层的相对两侧；以及
电极层，设置于所述背电场层上，所述电极层与所述钝化层分别位于所述背电场层的相对两侧。
6.如权利要求5所述的半导体结构，其特征在于，所述钝化层的厚度为0.5纳米至2纳米。
7.如权利要求5所述的半导体结构，其特征在于，所述背电场层的材料为非晶硅或微晶硅。
8.如权利要求5所述的半导体结构，其特征在于，所述半导体基板与所述钝化层之间的介面缺陷密度小于6×1012eV-1cm-2。
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