TWI726384B - 基板之分離方法、半導體記憶裝置之製造方法及基板分離裝置 - Google Patents

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Abstract

實施形態係關於一種基板之分離方法、半導體記憶裝置之製造方法及基板分離裝置。 實施形態之基板之分離方法係分離具有第1基板及第2基板之貼合基板者，於第1基板配置有第1基板上之碳膜及碳膜上之記憶胞，於第2基板配置有電晶體，第1基板與第2基板係由配置有記憶胞之側之面與配置有電晶體之側之面接合，該基板之分離方法係去除碳膜，自貼合基板分離記憶胞及第2基板。

Description

基板之分離方法、半導體記憶裝置之製造方法及基板分離裝置
本發明之實施形態係關於一種基板之分離方法、半導體記憶裝置之製造方法、及基板分離裝置。
存在如下情形：於支持基板形成記憶胞，於半導體基板等基板形成電晶體，將記憶胞之形成面與電晶體之形成面接合，從而製造具有記憶胞及電晶體之半導體記憶裝置。不需要之支持基板例如進行研削去除。
一實施形態提供無需研削去除支持基板而能夠再利用之基板之分離方法、半導體記憶裝置之製造方法、及基板分離裝置。
實施形態之基板之分離方法係分離具有第1基板及第2基板之貼合基板者，上述貼合基板於上述第1基板之第1面上配置有碳膜，於上述碳膜上配置有記憶胞，於上述記憶胞上配置有第1連接端子。進而，於上述第2基板之第1面上配置有電晶體，於上述電晶體上配置有第2連接端子。上述第1基板與上述第2基板係於各自之第1面彼此對向之方向上，將配置有上述記憶胞之側之面與配置有上述電晶體之側之面接合，且上述第1連接端子與上述第2連接端子連接。上述基板之分離方法係去除上述碳膜，自上述貼合基板分離上述第1連接端子與上述第2連接端子連接之上述記憶胞及上述第2基板。
以下，針對本發明，一面參照圖式，一面詳細地進行說明。再者，本發明並不受下述實施形態所限定。又，於下述實施形態中之構成要素中，包含業者能夠容易地設想者或實質上相同者。
[實施形態1] 使用圖1A～圖19，對實施形態1之半導體記憶裝置進行說明。
(半導體記憶裝置之構成例) 圖1A及圖1B係模式性地表示實施形態1之半導體記憶裝置1之構成之一例之剖視圖。圖1A係表示印刷基板PWC搭載前之半導體記憶裝置1之構成例之剖視圖，圖1B係表示印刷基板PWC搭載後之半導體記憶裝置1之構成例之剖視圖。
如圖1A所示，半導體記憶裝置1具備胞構造體10及半導體電路20。
胞構造體10具備切成小片狀之絕緣層13、配置於絕緣層13之表層之源極線SL、及複數個導電層介隔絕緣層積層而成之積層體LM。積層體LM之兩端部之導電層構成為階梯狀，於導電層之各段連接有接點CC。接點CC之上端經由插塞連接於上層配線等。
上層配線進而經由插塞連接於連接端子TERn。連接端子TERn例如由銅(Cu)等構成。
於積層體LM中，呈矩陣狀地配置有於積層方向上貫通積層體LM並到達源極線SL之複數個柱PL。各柱PL具備記憶層及通道層。於柱PL之通道層中，下端連接於源極線SL，上端經由插塞等連接於位元線BL。於柱PL及積層體LM之導電層之交叉部配置有記憶胞MC。
如此，半導體記憶裝置1例如作為具備三維地配置之記憶胞MC之三維非揮發性記憶體而構成。
積層體LM、接點CC、插塞、上層配線、及位元線BL等由絕緣層14覆蓋。連接端子TERn露出於絕緣層14之上表面。
半導體電路20具備切成小片狀之基台21c、及包含配置於基台21c之複數個電晶體TR之周邊電路PER。電晶體TR例如為CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體等，具有作為配置於基台20c之表層之擴散層等之主動區域AA。電晶體TR經由接點CS連接於上層配線。
上層配線進而經由插塞連接於連接端子TERt。連接端子TERt例如由銅(Cu)等構成。
包含電晶體TR等之周邊電路PER、接點CS、及插塞等由絕緣層22覆蓋。連接端子TERt露出於絕緣層22之上表面。
胞構造體10與半導體電路20係於胞構造體10之配置有記憶胞MC等之側與半導體電路20之配置有周邊電路PER等之側接合。更具體而言，覆蓋記憶胞MC等之絕緣層14與覆蓋周邊電路PER等之絕緣層22接合，露出於絕緣層14上表面之連接端子TERn與露出於絕緣層22上表面之連接端子TERt接合。
如此，胞構造體10與半導體電路20經由連接端子TERn、TERt電性地導通。藉此，周邊電路PER例如向與記憶胞MC連接之積層體LM之導電層等賦予特定電壓，藉此有助於記憶胞MC之寫入動作及讀出動作等。
如圖1B所示，於半導體記憶裝置1，例如配置有自絕緣層13側貫通絕緣層13、14整體及絕緣層22之一部分並連接於電晶體TR之上層配線之通孔TSV。於通孔TSV之露出於絕緣層13側之端面，例如經由球狀柵格BG連接於印刷基板PWC等。藉此，構成半導體記憶裝置1搭載於印刷基板PWC之封裝體2。
(半導體記憶裝置之製造處理之例) 其次，使用圖2A～圖11，對半導體記憶裝置1之製造處理之例進行說明。圖2A～圖11係表示實施形態1之半導體記憶裝置1之製造處理之順序之一例之流程圖。
如圖2A所示，準備整面地形成有碳膜12之矽基板等支持基板11。支持基板11係於製造處理中支持積層體LM等之基板。如下所述，於支持基板11，隔著劃線SC形成複數個積層體LM。劃線SC係於之後的處理中切出各個積層體LM時被切割之區域，於支持基板11中，例如配置為柵格狀。
碳膜12係例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)等方法形成之以碳為主體之膜。於之後的處理中之熱處理中，為使碳膜12之膜厚及膜質不產生變化，碳膜12較佳為以相對較高之溫度形成。
如圖2B所示，於碳膜12上形成絕緣層13。於絕緣層13之表層形成源極線SL。
如圖2C所示，以覆蓋源極線SL之方式於絕緣層13上形成複數個犧牲層介隔絕緣層積層而成之積層體LMs。複數個犧牲層於之後的處理中被置換為複數個導電層，從而形成積層體LM。
如圖3A所示，對積層體LMs進行加工，形成兩端部成為階梯狀之積層體LMs。兩端部成為階梯狀之積層體LMs於支持基板11上隔著劃線SC形成複數個。於之後的處理中，藉由沿著劃線SC將犧牲層被置換為導電層而成之積層體LM個別地切出，而獲得上述胞構造體10。藉由絕緣層14覆蓋複數個積層體LMs之階梯狀之構成。
如圖3B所示，於積層體LMs中，形成於積層方向上貫通積層體LMs並到達源極線SL之複數個柱PL。柱PL係藉由形成貫通積層體LMs之記憶體孔並將記憶層及通道層等填充於記憶體孔內而形成。
又，形成在平行於圖3B之紙面之方向上延伸且將各積層體LMs在垂直於圖3B之紙面之方向上進行分割之複數條狹縫(未圖示)。複數條狹縫以貫通各積層體LMs並到達源極線SL之方式形成。
如圖4A所示，經由未圖示之狹縫去除積層體LMs之犧牲層，形成殘留有介存於犧牲層中之絕緣層之積層體LMg。於絕緣層間產生去除犧牲層而成之空隙。
如圖4B所示，經由未圖示之狹縫，利用導電材料填充積層體LMg之絕緣層間之空隙，形成於絕緣層間積層有導電層之積層體LM。
如圖5A所示，在相當於包圍各積層體LM之外周之劃線SC之區域中形成貫通絕緣層14、13並到達碳膜12之槽GD。於支持基板11中，槽GD與劃線SC同樣配置為例如柵格狀。各個槽GD之兩端部於支持基板11端部與絕緣層14、13之外側連通。即，各個槽GD之兩端部向絕緣層14、13之外側打開。
如圖5B所示，於積層體LMg之階梯形狀之各段形成連接於各導電層之接點CC。
如圖6A所示，形成經由插塞連接於柱PL之通道層之位元線BL、及經由插塞連接於接點CC之上層配線等，進而藉由絕緣層14覆蓋其等。於形成絕緣層14時，調整成膜條件之覆蓋範圍，使槽GD內未埋有絕緣層14。藉此，槽GD成為內包於絕緣層13、14內之氣隙狀。
如圖6B所示，形成經由插塞連接於接點CC之上層配線之連接端子TERn。此種插塞及連接端子TERn例如可利用金屬鑲嵌法等形成。
藉此，獲得例如呈柵格狀地配置有複數個連接於連接端子TERn之積層體LM之支持基板11。
如圖7A所示，準備作為矽基板等半導體基板之基板21，該基板21形成有包含複數個電晶體TR之周邊電路PER、與經由上層配線及插塞等連接於電晶體TR之接點CS之連接端子TERt。
周邊電路PER例如可利用一般之形成半導體電路之方法形成。例如，電晶體係藉由於基板21上形成閘極電極並於基板21之表層自對準地形成主動區域AA而獲得。
可獲得於基板21上例如呈柵格狀地配置有複數個連接於連接端子TERn之周邊電路PER之基板21。各周邊電路PER配置在對應於支持基板11之各積層體LM之位置。
如圖7B所示，以支持基板11之形成有積層體LM之面與基板21之形成有周邊電路PER之面對向之方式配置支持基板11與基板21，將支持基板11與基板21之絕緣層14、22彼此、及支持基板11與基板21之連接端子TERn、TERt彼此接合。
此時，絕緣層14、22之表面預先利用電漿處理等活性化，而使絕緣層14、22彼此接合。連接端子TERn、TERt於連接端子TERn、TERt彼此接觸之狀態下進行退火處理，例如利用Cu-Cu接合進行接合。
如圖8所示，藉由上述處理，獲得絕緣層14、22彼此及連接端子TERn、TERt彼此接合之貼合基板31。
如圖9所示，於低壓下將O2 氣體等灰化氣體電漿化，從而對貼合基板31進行電漿處理。作為灰化氣體，除O2 氣體之外，可使用H2 氣體、O2 氣體與H2 氣體之混合氣體、O2 氣體與Ar氣體及N2 氣體等惰性氣體之混合氣體等。
藉由電漿P，自露出於支持基板11之端部之碳膜12之端部起，碳膜12逐漸被灰化去除。又，設置於絕緣層13、14之槽GD與絕緣層13、14之外側連通。該槽GD成為電漿P之導入路，電漿P亦呈柵格狀地遍佈支持基板11之面內。藉此，碳膜12亦自與槽GD相接之部分被灰化去除。
如圖10所示，藉由上述處理，獲得支持基板11與絕緣層13之間之碳膜12已被去除之貼合基板31。於該狀態下，支持基板11成為藉由靜電力等附著於絕緣層13之狀態。
如圖11所示，藉由拉開支持基板11與基板21之距離而分離支持基板11與基板21。此時，以支持基板11與絕緣層13之間為界分離支持基板11與基板21，從而獲得支持基板11單獨體與配置有複數個積層體LM及複數個周邊電路PER之基板21。
又，於拉開支持基板11與基板21之距離時，可使基板21遠離支持基板11，亦可使支持基板11遠離基板21，亦可使支持基板11與基板21相互遠離。
又，於如此分離支持基板11與基板21時，可對支持基板11與絕緣層13之間進行空氣或惰性氣體等氣體噴射、水等液體噴射、振動施加、及音波施加等物理力施加之至少任一者，而輔助支持基板11與基板21之分離。亦可組合數種上述所列舉之方法進行。
又，於進行氣體噴射、液體噴射、振動施加、及音波施加中至少任一者時，可將該等之至少任一者脈衝化而進行。即，可呈脈衝狀地噴射氣體或液體，或者可呈脈衝狀地施加振動或音波。
藉由進行該等之至少任一者之輔助，易於支持基板11與絕緣層13之間產生空隙，從而易於分離支持基板11與基板21。
於分離支持基板11與基板21後，沿著劃線SC切割基板21，從而製造具備胞構造體10及半導體電路20之複數個半導體記憶裝置1。支持基板11視需要進行清洗等後，作為再生基板等被再利用。
藉由以上，實施形態1之半導體記憶裝置1之製造處理結束。
(比較例) 於比較例之半導體記憶裝置中，於支持基板上例如直接形成包含源極線之絕緣層，於該絕緣層上形成複數個導電層介隔絕緣層積層而成之積層體。於將該支持基板與形成有周邊電路之基板貼合後，不需要之支持基板例如被研削去除。
然而，於此種方法中，每獲得與一片基板相應之半導體記憶裝置要消費一片支持基板。又，支持基板之研削及去除需要大量超純水等清洗液，除此之外，會產生構成支持基板之大量矽屑等。由於該等因素，於比較例之半導體記憶裝置中存在需要巨大之製造成本之情形。
根據實施形態1之半導體記憶裝置1，積層體LM形成於介隔碳膜12形成在支持基板11上之絕緣層13上。如上所述，碳膜12例如可利用電漿灰化等簡單地去除，之後，可物理性地分離不需要之支持基板11與具備積層體LM及周邊電路PER等之基板21。藉此，可將支持基板11作為再生基板等再利用。又，因未進行支持基板11之研削，故亦無需大量清洗液且不會產生矽屑。由此，能夠降低半導體記憶裝置1之製造成本。
根據實施形態1之半導體記憶裝置1，與利用研削所進行之去除不同，分離整個支持基板11，支持基板之一部分不會殘存於半導體記憶裝置1。藉此，可使積層體LM之下層構造變薄，從而可於之後之封裝化時容易地形成通孔TSV等。又，亦不會產生由支持基板之殘存膜厚之不均所造成之影響。因此，良率提高。又，能夠減小整體之體積，並能夠謀求省封裝化。
根據實施形態1之半導體記憶裝置1，碳膜12不僅從支持基板11之端部，亦經由於支持基板11面內例如呈柵格狀地形成之槽GD被灰化去除。藉此，能夠提高碳膜12之去除率，並能夠提高半導體記憶裝置1之製造處理中之產能。
根據實施形態1之半導體記憶裝置1，於分離支持基板11與基板21時，進行氣體噴射、液體噴射、振動施加、音波施加等輔助。藉此，能夠更確實地分離支持基板11與基板21。
(變化例1) 其次，使用圖12～圖15，對實施形態1之變化例1之半導體記憶裝置進行說明。圖12～圖15係表示實施形態1之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。變化例1之半導體記憶裝置於使用貫通孔TH代替槽GD進行碳膜12之去除之方面與上述實施形態1不同。
如圖12所示，於變化例1之半導體記憶裝置中，於不具備槽GD之狀態下形成支持基板11與基板11之貼合基板32。
如圖13所示，於貼合基板32形成後，例如在相當於劃線SC之區域形成貫通基板21、絕緣層22、14、13並到達碳膜12之貫通孔TH。貫通孔TH例如自基板21之與形成有周邊電路PER之側相反側之面形成。貫通孔TH較佳為在相當於劃線SC之區域內形成複數個。
但，貫通孔TH只要係不影響半導體記憶裝置1之功能等之區域，則亦可形成於劃線SC以外之區域。
如圖14所示，於低壓下將O2 氣體等灰化氣體電漿化，對貼合基板32進行電漿處理。此時，電漿P從於基板21之與形成有周邊電路PER之側相反側之面側開口之貫通孔TH進入。藉此，碳膜12不僅從支持基板11端部之碳膜12端部，亦從與貫通孔TH之底面相接之部分被灰化去除。
如圖15所示，藉由上述處理，獲得去除了支持基板11與絕緣層13之間之碳膜12之貼合基板32。於該狀態下，支持基板11成為藉由靜電力等附著於絕緣層13之狀態。
此後，按照與實施形態1相同之順序，分離支持基板11與基板21，並切割基板21，從而獲得變化例1之半導體記憶裝置。
根據變化例1之半導體記憶裝置，可獲得與實施形態1之半導體記憶裝置1相同之效果。
(變化例2) 其次，使用圖16及圖17，對實施形態1之變化例2之半導體記憶裝置進行說明。圖16及圖17係表示實施形態1之變化例2之半導體記憶裝置之製造處理之順序之一例之流程圖。變化例2之半導體記憶裝置於使用切割後之劃線SCa代替槽GD進行碳膜12之去除之方面與上述實施形態1不同。
如圖16所示，例如藉由晶圓切割機DS等沿著劃線SC切割以不具備槽GD之狀態形成之接合有支持基板11之貼合基板33，直至到達碳膜12。
如圖17所示，獲得切割後之劃線SCa到達至碳膜12之貼合基板33。於對此種貼合基板33進行電漿處理時，電漿亦從於基板21之與形成有周邊電路PER之側相反側之面側開口之劃線SCa進入，碳膜12不僅從支持基板11端部之碳膜12端部，亦從與劃線SCa之底面相接之部分被灰化去除。
此後，按照與實施形態1相同之順序，分離支持基板11與基板21。藉此，獲得單片化之變化例2之半導體記憶裝置。
根據變化例2之半導體記憶裝置，獲得與實施形態1之半導體記憶裝置1相同之效果。
(變化例3) 其次，使用圖18及圖19，對實施形態1之變化例3之半導體記憶裝置進行說明。圖18及圖19係表示實施形態1之變化例3之半導體記憶裝置之製造處理之順序之一例之流程圖。變化例3之半導體記憶裝置於進行切割後去除碳膜12之方面與上述實施形態1不同。
如圖18所示，藉由晶圓切割機或雷射等沿著劃線SC將以不具備槽GD之狀態形成之附有支持基板11之貼合基板34c完全地切割至支持基板11。藉此，形成具備成為小片狀之支持基台11c及成為小片狀之基台21c之貼合片34c。
如圖19所示，於低壓下將O2 氣體等灰化氣體電漿化，對貼合片34c進行電漿處理。此時，因貼合片34c被單片化，故碳膜12之灰化去除即便僅從自支持基台11c之端部露出之碳膜12之端部進行，亦能夠獲得充分之去除率。
根據變化例3之半導體記憶裝置，去除成為小片狀之支持基台11c之碳膜12，可獲得切成小片狀之半導體記憶裝置。因未進行支持基板之研削，故無需大量清洗液且不會產生矽屑。成為小片狀之支持基台11c中保持有高純度之品質，因此例如可進行熔融並作為新矽基板等再利用。
再者，於上述實施形態1及變化例1～3中，例如藉由電漿灰化去除碳膜12，但並不限定於此。碳膜亦可例如藉由使用了稀釋劑等藥液之濕式處理去除。
[實施形態2] 於分離上述實施形態1及變化例1、2之貼合基板31～33時，可使用分離貼合基板31～33之基板分離裝置。根據基板分離裝置之構成，亦存在可用於變化例3之貼合片34c之分離之情形。於實施形態2中，使用圖20～圖23，對適用於貼合基板31～33等之基板分離裝置進行說明。
(基板分離裝置之構成例) 圖20係表示實施形態2之基板分離裝置201之構成例之剖視圖。如圖20所示，基板分離裝置201具備處理容器40、作為配置於處理容器40內之第1保持器(載置台)之真空吸盤61、作為配置於處理容器40內之第2保持器(載置台)之真空吸盤51、及控制各部之控制部101。
處理容器40例如係以可收容貼合基板31～33等之方式構成之箱型容器。於處理容器40之至少一個側壁，設置有具備未圖示之擋板等之基板搬入搬出口41。於處理容器40外側之基板搬入搬出口41附近，配置有將貼合基板31～33等相對於處理容器40搬入及搬出之搬送臂42。
於處理容器40內之下方中央附近配置有真空吸盤61。真空吸盤61例如構成為具有平坦面以能夠支持貼合基板31～33等所具備之支持基板11。於真空吸盤61，經由真空配管63連接有乾式泵等泵62。
使泵62運轉，真空抽吸載置於真空吸盤61上之支持基板11之背面，藉此，支持基板11能夠吸附於真空吸盤61，並能夠將支持基板11或貼合基板31～33之整體保持於真空吸盤61上。此時，支持基板11或貼合基板31～33以與真空吸盤61上方之真空吸盤51對向之方式被保持。
主要係藉由泵62及真空配管63構成真空吸附支持基板11等之第1真空吸附機構。
於處理容器40內之上方中央附近，以與真空吸盤61對向之方式配置有真空吸盤51。真空吸盤51例如構成為具有平坦面以能夠支持貼合基板31～33等所具備之基板21。於真空吸盤51，經由真空配管53連接有乾式泵等泵52。
使泵52運轉，真空抽吸載置於真空吸盤51上之基板21之背面，藉此，基板21被吸附於真空吸盤51，並能夠將基板21或貼合基板31～33之整體保持於真空吸盤51上。此時，基板21或貼合基板31～33以與真空吸盤51下方之真空吸盤61對向之方式被保持。
又，於真空吸盤51，設置有上下驅動真空吸盤51之上下驅動馬達54。藉由使上下驅動馬達54運轉，例如可於保持基板21或貼合基板31～33之狀態下上下驅動真空吸盤51。
主要係藉由泵52及真空配管53構成真空吸附基板21等之第2真空吸附機構。
控制部101控制搬送臂42、泵52、62、及上下驅動馬達54等整個基板分離裝置201。控制部101控制該等各部，而分離貼合基板31～33等。以下對分離貼合基板31～33等之處理進行說明。以下處理中之各部之動作由控制部101控制。
利用搬送臂42，將貼合基板31～33之任一者從基板搬入搬出口41搬入至處理容器40內，例如使支持基板11面向真空吸盤61側，載置於真空吸盤61上。使泵62運轉，將貼合基板31～33之任一者之支持基板11側保持於真空吸盤61上。
使上下驅動馬達54運轉，使真空吸盤51向真空吸盤61側下降，使其接觸例如貼合基板31～33之任一者之基板21。使泵52運轉，將貼合基板31～33之任一者之基板21側保持於真空吸盤51上。使上下驅動馬達54運轉，使真空吸盤51以從真空吸盤61離開之方式上升。
藉此，將基板21從支持基板11拉開。即，於支持基板11保持在真空吸盤61之狀態下，於基板21保持在真空吸盤51之狀態下，將貼合基板31～33之任一者分離為支持基板11與基板21。
再者，於分離貼合基板31～33等時，如上所述，可於處理容器40內配置未圖示之作為物理力施加機構之輔助機構，進行氣體噴射、液體噴射、振動施加、音波施加等輔助。
又，於上述實施形態2中，利用真空吸盤61保持支持基板11，並利用真空吸盤51保持基板21，但亦可相反。又，於上述實施形態2中，藉由將基板21從支持基板11離開從而分離兩者，但亦可相反，又，亦可使雙方一同相互離開。
(變化例1) 其次，使用圖21，對實施形態2之變化例1之基板分離裝置202進行說明。圖21係表示實施形態2之變化例1之基板分離裝置202之構成例之剖視圖。變化例1之基板分離裝置202之保持支持基板11等之機構與上述實施形態2不同。
如圖21所示，基板分離裝置202具備作為第1保持器之平台71，該平台71具有保持支持基板11等之鉤爪72。平台71例如構成為具有平坦面以能夠支持貼合基板31～33等所具備之支持基板11。
鉤爪72例如配置於平台71端部之複數個部位。於鉤爪72設置有未圖示之鉤爪驅動馬達。於鉤爪驅動馬達連接有鉤爪驅動馬達之驅動電源73。藉由打開驅動電源73使鉤爪驅動馬達運轉，鉤爪72成為閉合狀態，能夠將支持基板11等保持於平台71上。
控制部102控制搬送臂42、泵52、上下驅動馬達54、鉤爪驅動馬達、及驅動電源73等基板分離裝置202之整體。控制部102控制該等各部，分離貼合基板31～33等。分離貼合基板31～33等之方法除藉由鉤爪72將支持基板11保持於平台71上以外，與上述實施形態2之方法相同。
再者，基板分離裝置202亦可具備作為輔助貼合基板31～33等之分離之物理力施加機構之輔助機構。
又，於基板分離裝置202中，亦可為並非將基板21從支持基板11分離，而是與其相反，又，亦可使雙方一同相互分離。
(變化例2) 其次，使用圖22，對實施形態2之變化例2之基板分離裝置203進行說明。圖22係表示實施形態2之變化例2之基板分離裝置203之構成例之剖視圖。變化例2之基板分離裝置203之保持支持基板11等之機構與上述實施形態2不同。
如圖22所示，基板分離裝置203具備作為保持支持基板11等之第1保持器之靜電吸盤81。靜電吸盤81例如構成為具有平坦面以能夠支持貼合基板31～33等所具備之支持基板11。於靜電吸盤81，連接有使靜電吸盤81之基板載置面帶電之直流電源82。藉由打開直流電源82，使載置有支持基板11之靜電吸盤81之表面帶電，而能夠使支持基板11等靜電吸附於靜電吸盤81，將支持基板11或貼合基板31～33之整體保持於靜電吸盤81上。
主要係藉由直流電源82構成靜電吸附支持基板11之第1靜電吸附機構。
控制部103控制搬送臂42、泵52、上下驅動馬達54、及直流電源82等基板分離裝置203之整體。控制部103控制該等各部，分離貼合基板31～33等。分離貼合基板31～33等之方法除藉由靜電吸附機構將支持基板11保持於靜電吸盤81上以外，與上述實施形態2之方法相同。
再者，基板分離裝置203亦可具備作為輔助貼合基板31～33等之分離之物理力施加機構之輔助機構。
又，於上述變化例2中，利用靜電吸盤81保持支持基板11，並利用真空吸盤51保持基板21，但亦可相反。又，亦可利用靜電吸盤81保持支持基板11，利用具備第2靜電吸附機構之靜電吸盤保持基板21，又，亦可相反。
又，於上述變化例2中，藉由將基板21從支持基板11離開從而分離兩者，但亦可相反，又，亦可雙方一同相互分離。
(變化例3) 其次，使用圖23，對實施形態2之變化例3之基板分離裝置204進行說明。圖23係表示實施形態2之變化例3之基板分離裝置204之構成例之剖視圖。變化例3之基板分離裝置204於貼合基板31～33等之分離前進行碳膜12之去除之方面與上述變化例2不同。
如圖23所示，除變化例2之構成以外，基板分離裝置204具備線圈91、電極92、高頻電源93、交流電源94、整合器95、96、泵97、及氣體供給部98。
線圈91配置於真空吸盤51內。於線圈91經由整合器95連接有高頻電源93。藉此，真空吸盤51作為上部電極發揮作用。
電極92配置於靜電吸盤81內。於電極92，經由整合器96連接有交流電源94。藉此，靜電吸盤81作為下部電極發揮作用。
乾式泵等泵97連接於處理容器40。藉由使泵97運轉，能夠將處理容器40內抽吸為真空。
氣體供給部98連接於處理容器40，向處理容器40內供給O2 氣體、Ar氣體、及N2 氣體等灰化氣體。
主要係藉由線圈91、電極92、高頻電源93、交流電源94、整合器95、96構成電漿生成機構。
控制部104控制搬送臂42、泵52、上下驅動馬達54、高頻電源93、交流電源94、整合器95、96、泵97、及氣體供給部98等基板分離裝置204之整體。控制部104控制該等各部，分離貼合基板31～33等。以下對分離貼合基板31～33等之處理進行說明。以下處理中之各部之動作由控制部104控制。
將貼合基板31～33之任一者搬入至處理容器40內，例如將貼合基板31～33所具備之支持基板11靜電吸附於靜電吸盤81，從而保持貼合基板31～33。真空吸盤51預先設為自靜電吸盤81離開之狀態。
使泵97運轉從而對處理容器40內進行減壓，並藉由氣體供給部98向處理容器40內供給灰化氣體。作為灰化氣體，例如可使用O2 氣體、Ar氣體、及N2 氣體之混合氣體等。一面藉由整合器95取得整合，一面從高頻電源93向真空吸盤51之線圈91施加高頻電力。又，一面藉由整合器96取得整合，一面從交流電源94向靜電吸盤81之電極92施加交流電力。藉此，於真空吸盤51與靜電吸盤81之間生成由灰化氣體所產生之電漿。保持於靜電吸盤81之貼合基板31～33之任一者被進行電漿處理，從而灰化去除形成於貼合基板31～33之支持基板11上之碳膜12。之後，停止對於線圈91之高頻電力之施加及對於靜電吸盤81之電極92之交流電力之施加。
使上下驅動馬達54運轉，使真空吸盤51向靜電吸盤81側下降，吸附貼合基板31～33之任一者之基板21。使上下驅動馬達54運轉，使真空吸盤51以自靜電吸盤81離開之方式上升，從而分離貼合基板31～33之支持基板11與基板21。
再者，基板分離裝置204亦可具備作為輔助貼合基板31～33等之分離之物理力施加機構之輔助機構111。
又，於上述變化例3中，利用靜電吸盤81保持支持基板11，並利用真空吸盤51保持基板21，但亦可相反。又，亦可利用靜電吸盤81保持支持基板11，並利用具備第2靜電吸附機構之靜電吸盤保持基板21，又，亦可相反。
又，於上述變化例3中，藉由將基板21從支持基板11離開從而分離兩者，但亦可相反，又，亦可使雙方一同相互分離。
[其他實施形態] 於上述實施形態1、2及其等之變化例等中，與半導體電路20接合之具有積層體LM之記憶胞MC僅為一例，並不限定於此。可並非如電晶體等般形成於半導體基板，於半導體基板表層具有構造之一部分，而是將不依附於半導體基板之各種構造體置換為胞構造體10，與半導體電路20接合。
於上述實施形態1、2及其等之變化例等中，支持基板11例如設為矽基板等，但並不限定於此。支持基板例如可為玻璃基板、石英基板、或陶瓷基板等。
於上述實施形態1、2及其等之變化例等中，半導體記憶裝置1等所具備之胞構造體10例如設為三維非揮發性記憶體，但並不限定於此。又，作為記憶體之種類，除NAND(Not AND，反及)型快閃記憶體之外，亦可具備磁阻記憶體(MRAM：Magnetoresistive Random Access Memory)、相變記憶體(PCM：Phase Change Memory)等。
如此，能夠藉由適當改變記憶體之種類，改變記憶體容量及介面之通信速度。又，能夠藉由適當選擇胞構造體10中之記憶體之世代、及與胞構造體10接合之半導體電路20之電晶體之世代，迅速地開發適用於所期望之應用程式之組合之產品。
作為應用程式，有使用了NAND型快閃記憶體等之智慧型手機、使用了MRAM及PCM等存儲級記憶體之資料中心、IoT(Internet of Things，物聯網)、使用了車輛感測器之自動駕駛、機器人、AI(Artificial intelligence，人工智慧)、及類神經裝置等。
雖對本發明之複數個實施形態進行說明，但該等實施形態係作為例而提出者，並非意在限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施及其變化包含於發明之範圍及主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍。
[相關申請案] 本申請案享有於2019年3月11日申請之日本專利申請案號2019-43952之優先權之利益，該日本專利申請案之所有內容於本申請案中被援用。
1:半導體記憶裝置 2:封裝體 10:胞構造體 11:支持基板 11c:支持基台 12:碳膜 13:絕緣層 14:絕緣層 20:半導體電路 21:基板 21c:基台 22:絕緣層 31:貼合基板 32:貼合基板 33:貼合基板 34c:貼合片 40:處理容器 41:基板搬入搬出口 42:搬送臂 51:真空吸盤 52:泵 53:真空配管 54:上下驅動馬達 61:真空吸盤 62:泵 63:真空配管 71:平台 72:鉤爪 73:驅動電源 81:靜電吸盤 82:直流電源 91:線圈 92:電極 93:高頻電源 94:交流電源 95:整合器 96:整合器 97:泵 98:氣體供給部 101:控制部 102:控制部 103:控制部 104:控制部 111:輔助機構 201:基板分離裝置 202:基板分離裝置 203:基板分離裝置 204:基板分離裝置 AA:主動區域 BG:球狀柵格 BL:位元線 CC:接點 CS:接點 DS:晶圓切割機 GD:槽 LM:積層體 LMg:積層體 LMs:積層體 MC:記憶胞 P:電漿 PER:周邊電路 PL:柱 PWC:印刷基板 SC:劃線 SCa:劃線 SL:源極線 TERn:連接端子 TERt:連接端子 TH:貫通孔 TR:電晶體 TSV:通孔
圖1A及圖1B係模式性地表示實施形態1之半導體記憶裝置之構成之一例之剖視圖。 圖2A～圖2C係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖3A及圖3B係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖4A及圖4B係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖5A及圖5B係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖6A及圖6B係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖7A及圖7B係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖8係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖9係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖10係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖11係表示實施形態1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖12係表示實施形態1之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖13係表示實施形態1之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖14係表示實施形態1之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖15係表示實施形態1之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖16係表示實施形態1之變化例2之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖17係表示實施形態1之變化例2之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖18係表示實施形態1之變化例3之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖19係表示實施形態1之變化例3之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖20係表示實施形態2之基板分離裝置之構成例之剖視圖。 圖21係表示實施形態2之變化例1之基板分離裝置之構成例之剖視圖。 圖22係表示實施形態2之變化例2之基板分離裝置之構成例之剖視圖。 圖23係表示實施形態2之變化例3之基板分離裝置之構成例之剖視圖。
11:支持基板
12:碳膜
13:絕緣層
14:絕緣層
21:基板
22:絕緣層
31:貼合基板
BL:位元線
CC:接點
GD:槽
LM:積層體
P:電漿
PER:周邊電路
PL:柱
SC:劃線
SL:源極線
TERn:連接端子
TERt:連接端子
TR:電晶體

Claims (20)

  1. 一種基板之分離方法，其係分離具有第1基板及第2基板之貼合基板，上述貼合基板於上述第1基板之第1面上配置有碳膜，於上述碳膜上配置有記憶胞，於上述記憶胞上配置有第1連接端子，於上述第2基板之第1面上配置有電晶體，於上述電晶體上配置有第2連接端子，上述第1基板與上述第2基板係於上述第1基板之上述第1面與上述第2基板之上述第1面對向之方向上，將配置有上述記憶胞之側之面與配置有上述電晶體之側之面接合，且上述第1連接端子與上述第2連接端子連接，且該基板之分離方法係去除上述碳膜，自上述貼合基板分離上述第1連接端子與上述第2連接端子連接之上述記憶胞及上述第2基板。
  2. 如請求項1之基板之分離方法，其中上述第2基板為半導體基板，上述電晶體係於上述第2基板之表層具有主動區域。
  3. 如請求項1之基板之分離方法，其中於去除上述碳膜時，利用電漿灰化及濕式處理之至少任一種方法去除上述碳膜。
  4. 如請求項1之基板之分離方法，其中去除上述碳膜前，上述記憶胞由絕緣層覆蓋，上述絕緣層之上述記憶胞被劃線包圍，在相當於上述劃線之位置上，配置有槽，該槽於上述絕緣層之深度方向上延伸直至到達上述碳膜，且與上述絕緣層之外側連通。
  5. 如請求項1之基板之分離方法，其中於分離上述貼合基板時，將上述第1基板保持於具備第1真空吸盤、第1靜電吸盤、或鉤爪之任一者之第1保持器，將上述第2基板保持於具備第2真空吸盤或第2靜電吸盤之第2保持器，藉由拉開上述第1保持器與上述第2保持器之距離而分離上述貼合基板。
  6. 如請求項5之基板之分離方法，其中於分離上述貼合基板時，對上述第1基板與上述記憶胞之間進行氣體噴射、液體噴射、振動施加、及音波施加之至少任一者，而輔助上述貼合基板之分離。
  7. 如請求項6之基板之分離方法，其中對上述第1基板與上述記憶胞之間進行氣體噴射、液體噴射、振動施加、及音波施加之至少任一者時，將該等之至少任一者脈衝化而進行。
  8. 一種半導體記憶裝置之製造方法，其係分離具有第1基板及第2基板之貼合基板，於第1基板之第1面上形成碳膜，於上述碳膜上形成記憶胞，形成連接於上述記憶胞之接點與連接於上述接點之第1連接端子，於第2基板之第1面上形成電晶體，形成連接於上述電晶體之接點與連接於上述接點之第2連接端子，以上述第1連接端子與上述第2連接端子相互對向之方式將形成有上述記憶胞之上述第1基板與形成有上述電晶體之上述第2基板接合，將上述第1連接端子與上述第2連接端子相互連接，去除上述碳膜，自形成有上述記憶胞之上述第1基板及上述第2基板分離上述記憶胞及上述第2基板。
  9. 如請求項8之半導體記憶裝置之製造方法，其中上述第2基板為半導體基板，上述電晶體於上述第2基板之表層具有主動區域。
  10. 如請求項8之半導體記憶裝置之製造方法，其中於去除上述碳膜時，利用電漿灰化及濕式處理之至少任一種方法去除上述碳膜。
  11. 如請求項8之半導體記憶裝置之製造方法，其中去除上述碳膜前，上 述記憶胞由絕緣層覆蓋，上述絕緣層之上述記憶胞被劃線包圍，在相當於上述劃線之位置上，配置有槽，該槽於上述絕緣層之深度方向上延伸直至到達上述碳膜，且與上述絕緣層之外側連通。
  12. 如請求項8之半導體記憶裝置之製造方法，其中於分離上述貼合基板時，將上述第1基板保持於具備第1真空吸盤、第1靜電吸盤、或鉤爪之任一者之第1保持器，將上述第2基板保持於具備第2真空吸盤或第2靜電吸盤之第2保持器，藉由拉開上述第1保持器與上述第2保持器之距離而分離上述貼合基板。
  13. 如請求項12之半導體記憶裝置之製造方法，其中於分離上述貼合基板時，對上述貼合基板進行氣體噴射、液體噴射、振動施加、及音波施加之至少任一者，而輔助上述貼合基板之分離。
  14. 如請求項13之半導體記憶裝置之製造方法，其中對上述貼合基板進行氣體噴射、液體噴射、振動施加、及音波施加之至少任一者時，將該等之至少任一者脈衝化而進行。
  15. 一種基板分離裝置，其具備： 處理容器；電源，其向上述處理容器內供給電力而生成電漿；灰化氣體供給部，其向上述處理容器內供給灰化氣體；第1保持器，其配置於上述處理容器內，並吸附碳膜上配置有記憶胞之第1基板；第2保持器，其於上述處理容器內與上述第1保持器對向配置，並吸附配置有電晶體之第2基板；及控制部，其控制上述電源、上述灰化氣體供給部、上述第1保持器、及上述第2保持器；上述控制部係使以配置有上述記憶胞之側之面與配置有上述電晶體之側之面接合的貼合基板所具有之上述第1基板吸附於上述第1保持器，從上述灰化氣體供給部向上述處理容器內供給灰化氣體；從上述電源向上述處理容器內供給電力而生成電漿；於使上述第1基板吸附於上述第1保持器，使上述第2基板吸附於上述第2保持器之狀態下，拉開上述第1保持器與上述第2保持器之距離，藉此自配置有上述記憶胞之上述貼合基板分離上述記憶胞及上述第2基板。
  16. 如請求項15之基板分離裝置，其中上述電源向上述第1保持器及上述第2保持器供給電力，而向上述第1保持器及上述第2保持器賦予電漿生成用偏壓；藉由上述電漿生成用偏壓而於上述第1保持器與上述第2保持器之間產生電漿。
  17. 如請求項15之基板分離裝置，其中上述第1保持器具有配置於內部之電極；上述第2保持器具有配置於內部之線圈；上述電源包含向上述電極供給電力之交流電源、及向上述線圈供給電力之高頻電源。
  18. 如請求項15之基板分離裝置，其進而具備輔助機構，該輔助機構賦予輔助上述第1基板與上述第2基板之分離之物理力。
  19. 如請求項18之基板分離裝置，其中上述輔助機構係對上述第1基板與上述記憶胞之間進行氣體噴射、液體噴射、振動施加、及音波施加之至少任一者。
  20. 如請求項18之基板分離裝置，其中上述輔助機構將對上述第1基板與上述記憶胞之間之氣體噴射、液體噴射、振動施加、及音波施加之至少任一者脈衝化而進行。
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