TWI722946B - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包含一第一線圈、一第二線圈以及一第三線圈。第二線圈相對於第一線圈設置。第三線圈用以感應第一線圈的訊號。第三線圈與第一線圈於一投影平面的第一重疊面積大於第三線圈與第二線圈於投影平面的一第二重疊面積。

Description

半導體裝置
本揭示中所述實施例內容是有關於一種半導體技術，特別關於一種半導體裝置。
隨著半導體技術的發展，電感器/變壓器已應用於許多電子設備。以變壓器為例，其兩線圈的圈數可能不同。而線圈的圈數將會影響到訊號的耦合。
本揭示之一些實施方式是關於一種半導體裝置。半導體裝置包含一第一線圈、一第二線圈以及一第三線圈。第二線圈相對於第一線圈設置。第三線圈用以感應第一線圈的訊號。第三線圈與第一線圈於一投影平面的第一重疊面積大於第三線圈與第二線圈於投影平面的一第二重疊面積。
本揭示之一些實施方式是關於一種半導體裝置。半導體裝置包含一第一線圈、一第二線圈以及一第三線圈。第三線圈用以感應該第一線圈的訊號。第三線圈與第一線圈之間的一第一電容值大於第三線圈與第二線圈之間的一第二電容值。
綜上所述，在本揭示的半導體裝置中，感應線圈(例如：第三線圈)與其中一線圈(例如：第一線圈)的重疊面積較大。藉此，可在較不影響其他線圈(例如：第二線圈)的情況下，強化感應線圈與該其中一線圈(例如：第一線圈)間的耦合。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
參考第1圖。第1圖是依照本揭示一些實施例所繪示的半導體結構100的示意圖。以第1圖示例而言，半導體結構100包含第一線圈120、第二線圈140以及第三線圈160。第二線圈140相對第一線圈120設置。第三線圈160設置於第一線圈120以及第二線圈140的下方側。
在一些實施例中，第一線圈120可協同第二線圈140運作為一變壓器。在一些實施例中，第一線圈120以及第二線圈140可分別運作為兩電感器。
在一些實施例中，第一線圈120的圈數相異於第二線圈140的圈數。舉例而言，第一線圈120的圈數小於第二線圈140的圈數。以第1圖示例而言，第一線圈120包含第一走線121、第二走線122以及第三走線123。第二線圈140包含第一走線141、第二走線142、第三走線143以及第四走線144。
參考第2圖。第2圖是依照本揭示一些實施例所繪示的第1圖中第一線圈120以及第二線圈140的示意圖。
以第2圖示例而言，第一走線121的第一端1211可作為訊號輸入/輸出端。第一走線121的第二端1212透過連接件C1以及複數連接通孔(via)V1耦接第二走線122的第一端1221。第二走線1222的第二端1222透過連接通孔V2耦接第三走線123的第一端1231。第三走線123的第二端1232可作為訊號輸入/輸出端。
第一走線141的第一端1411可作為訊號輸入/輸出端。第一走線141的第二端1412透過連接件C2以及複數連接通孔V3耦接第二走線142的第一端1421。第走線142的第二端1422透過連接件C3以及複數連接通孔V4耦接第三走線143的第一端1431。第三走線143的第二端1432透過連接件C4以及複數連接通孔V5耦接第四走線144的第一端1441。第四走線144的第二端1442可作為訊號輸入/輸出端。
上述第一線圈120以及第二線圈140的配置方式僅用於示例，各種適用的配置皆在本揭示的範圍中。
參考第3圖以及第4圖。第3圖是依照本揭示一些實施例所繪示的第1圖中第三線圈160的示意圖。第4圖是依照本揭示一些實施例所繪示的第3圖的第三線圈160的分解圖。第三線圈160可運作為一感應線圈，以感應(耦合)第一線圈120或第二線圈140上的訊號。
以第3圖示例而言，第三線圈160包含第一走線161、第二走線162、第三走線163、第四走線164、第五走線165、第六走線166以及第七走線167。第三走線163耦接於第一走線161與第二走線162之間。第六走線166耦接於第四走線164與第五走線165之間。第第七走線167耦接第一走線161以及第四走線164。
在一些實施例中，第一走線161、第二走線162、第三走線163、第四走線164、第五走線165、第六走線166設置於一金屬層(例如：M6金屬層)。第七走線167設置於另一金屬層(例如：M5金屬層)。
在一些實施例中，第一走線161、第二走線162、第三走線163、第四走線164、第五走線165、第六走線166的各者可為多層結構。換句話說，第一走線161、第二走線162、第三走線163、第四走線164、第五走線165、第六走線166的各者可由複數金屬層堆疊形成。在一些實施例中，第一走線161、第二走線162、第三走線163、第四走線164、第五走線165、第六走線166的各者可為單層結構。
在一些實施例中，第二走線162、第三走線163、第五走線165以及第六走線166具有線寬W1。在一些實施例中，第一走線161包含第一次走線1611以及第二次走線1612。第四走線164包含第一次走線1641以及第二次走線1642。在一些實施例中，第一次走線1611、第二次走線1612、第一次走線1641以及第二次走線1642亦具有線寬W1。
在一些實施例中，第三線圈160的第一次走線1611、第二次走線1612、第一次走線1641以及第二次走線1642與第一線圈120對應設置。舉例而言，再次參考第1圖，第三線圈160的第一走線161的第一次走線1611以及第二次走線1612設置於第一線圈120的第一走線121或第三走線123下方側。第三線圈160的第四走線164的第一次走線1641以及第二次走線1642設置於第一線圈120的第一走線121或第三走線123下方側。在這個情況下，第三線圈160與第一線圈120於一投影平面(方向X與方向Y所形成的平面)的重疊面積大於第三線圈160與第二線圈140於此投影平面的重疊面積。等效而言，第三線圈160與第一線圈120之間的電容值大於第三線圈160與第二線圈140之間的電容值。
如前所述，第三線圈160可用以感應(耦合)第一線圈120或第二線圈140上的訊號。在一些相關技術中，若採用一般的感應線圈，感應線圈與圈數較多的線圈之間的耦合較大，感應線圈與圈數較少的線圈之間的耦合較小。
相較於上述該些相關技術，在本揭示中，第三線圈160與第一線圈120(圈數較少)的重疊面積較大，因此可在較不影響第二線圈140的情況下，強化第三線圈160與第一線圈120(圈數較少)之間的耦合。據此，本揭示的半導體裝置100可應用於一些特定的應用中。
以第1圖示例而言，第三線圈160與第一線圈120之間的重疊區域包含複數個重疊區域。在一些實施例中，第三線圈160與第一線圈120之間的重疊面積與第三線圈160與第二線圈140的重疊面積的比例大於等於1.5，但本揭示不以此為限。在一些實施例中，當第三線圈160不與第二線圈140重疊時，第三線圈160與第一線圈120之間的重疊面積大於一預定面積。預定面積例如是實質上為10平方微米，但本揭示同樣不以此為限。
在一些實施例中，第一走線161的第一次走線1611與第二次走線1612之間可不具有間隙。也就是說，第一次走線1611與第二次走線1612可整合為單一個構件。相似地，在一些實施例中，第四走線164的第一次走線1641與第二次走線1642之間可不具有間隙。也就是說，第一次走線1641與第二次走線1642可整合為單一個構件。
參考第5圖。第5圖是依照本揭示一些實施例所繪示的半導體裝置500的示意圖。為了圖面簡潔以及易於瞭解，第5圖僅繪示出第三線圈560且省略了分別運作為兩電感或共同運作為變壓器的第一線圈以及第二線圈。如上所述，第3圖中的第一次走線1611與第二次走線1612之間可不具有間隙，以形成第5圖中的第一走線561。第3圖中的第一次走線1641與第二次走線1642之間可不具有間隙，以形成第5圖中的第二走線562。以第5圖示例而言，第三線圈560中的第一走線561以及第二走線562設置於第三線圈560的外側。第一走線561以及第二走線562具有第一線寬，第三線圈560中的其它走線具有第二線寬，且第一線寬大於第二線寬。
參考第6圖。第6圖是依照本揭示一些實施例所繪示的半導體裝置600的示意圖。為了圖面簡潔以及易於瞭解，第6圖僅繪示出第三線圈660且省略了分別運作為兩電感或共同運作為變壓器的第一線圈以及第二線圈。為了圖面簡潔以及易於瞭解，第6圖僅繪示出第三線圈660且省略了分別運作為兩電感或共同運作為變壓器的第一線圈以及第二線圈。第6圖的半導體裝置600與第5圖的半導體裝置500之間的主要差異在於，在第6圖的半導體裝置600中，第三線圈660中具有較寬線寬的第一走線611以及第二走線612設置於第三線圈660的內側。
參考第7圖。第7圖是依照本揭示一些實施例所繪示的半導體裝置700的示意圖。以第7圖示例而言，半導體裝置700包含第一線圈720、第二線圈740以及第三線圈760。在一些實施例中，第一線圈720可協同第二線圈740運作為一變壓器。在一些實施例中，第一線圈720以及第二線圈740可分別運作為兩電感器。
在半導體裝置700中，第三線圈760的圍繞第一線圈720以及第二線圈740設置。換句話說，第三線圈760設置於第一線圈720以及第二線圈740的外側。
為了圖面簡潔以及易於瞭解，第7圖中的第一線圈720的第二線圈740僅繪示了單圈繞線。實際上，在此例中，第一線圈720/第二線圈740的圈數為複數，且第一走線720的圈數小於第二走線740的圈數。
在一些實施例中，第三線圈760包含主走線761以及突出部762。突出部762可透過連接通孔連接主走線761。突出部762與第一走線720(圈數較少)於投影平面(方向X與方向Y所形成的平面)重曡，以強化第三線圈760與第一走線720(圈數較少)之間的耦合。
在上述實施例中，第三線圈760是設置於第一線圈720的下方側，且第三線圈760的主走線761是設置於第一線圈720以及第二線圈740的外側。然而，本揭示不以此為限。在一些其他的實施例中，第三線圈760亦可設置於第一線圈720以及第二線圈740其他側。
參考第8A圖。第8A圖是一些相關技術的訊號強度與頻率的關係圖。如前所述，在一些相關技術中，採用一般的感應線圈，感應線圈與圈數較多的線圈之間的耦合(訊號強度)較大，感應線圈與圈數較少的線圈之間的耦合(訊號強度)較小。
參考第8B圖。第8B圖是依照本揭示一些實施例所繪示的訊號強度與頻率的關係圖。相較於上述該些相關技術，在本揭示中，感應線圈(例如：第三線圈)與圈數較少線圈的重疊面積較大，因此可在較不影響圈數較多的線圈的情況下，強化感應線圈(例如：第三線圈)與圈數較少線圈之間的耦合(訊號強度) ，進而得到較少線圈卻有較強耦合的結果。
綜上所述，在本揭示的半導體裝置中，感應線圈(例如：第三線圈)與其中一線圈(例如：第一線圈)的重疊面積較大。藉此，可在較不影響其他線圈(例如：第二線圈)的情況下，強化感應線圈與該其中一線圈(例如：第一線圈)間的耦合。
雖然本揭示已以實施方式揭示如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體結構 120:第一線圈 121:第一走線 1211:第一端 1212:第二端 122:第二走線 1221:第一端 1222:第二端 123:第三走線 1231:第一端 1232:第二端 140:第二線圈 141:第一走線 1411:第一端 1412:第二端 142:第二走線 1421:第一端 1422:第二端 143:第三走線 1431:第一端 1432:第二端 144:第四走線 1441:第一端 1442:第二端 160:第三線圈 161:第一走線 1611:第一次走線 1612:第二次走線 162:第二走線 163:第三走線 164:第四走線 1641:第一次走線 1642:第二次走線 165:第五走線 166:第六走線 167:第七走線 500:半導體結構 560:第三線圈 561:第一走線 562:第二走線 600:半導體結構 660:第三線圈 661:第一走線 662:第二走線 700:半導體結構 720:第一線圈 740:第二線圈 760:第三線圈 761:主走線 762:突出部 C1:連接件 C2:連接件 C3:連接件 C4:連接件 V1:連接通孔 V2:連接通孔 V3:連接通孔 V4:連接通孔 V5:連接通孔 W1:線寬 X:方向 Y:方向
為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下： 第1圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖； 第2圖是依照本揭示一些實施例所繪示的第1圖中兩線圈的示意圖； 第3圖是依照本揭示一些實施例所繪示的第1圖中一線圈的示意圖； 第4圖是依照本揭示一些實施例所繪示的第3圖的線圈的分解圖； 第5圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖； 第6圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖； 第7圖是依照本揭示一些實施例所繪示的一半導體裝置的示意圖； 第8A圖是一些相關技術的訊號強度與頻率的關係圖；以及 第8B圖是依照本揭示一些實施例所繪示的訊號強度與頻率的關係圖。
160:第三線圈 161:第一走線 1611:第一次走線 1612:第二次走線 162:第二走線 163:第三走線 164:第四走線 1641:第一次走線 1642:第二次走線 165:第五走線 166:第六走線 167:第七走線 W1:線寬 X:方向 Y:方向

Claims (8)

  1. 一種半導體裝置，包含：一第一線圈；一第二線圈，相對於該第一線圈設置；以及一第三線圈，用以感應該第一線圈的訊號，其中該第三線圈與該第一線圈於一投影平面的該第一重疊面積大於該第三線圈與該第二線圈於該投影平面的一第二重疊面積，其中該第三線圈包含設置於一第一金屬層的一第一走線、一第二走線、一第三走線、一第四走線、一第五走線與一第六走線以及設置於一第二金屬層的一第七走線，其中該第三走線耦接於該第一走線與該第二走線之間，該第六走線耦接於該第四走線與該第五走線之間，該第七走線耦接該第一走線以及該第四走線。
  2. 如請求項1所述的半導體裝置，其中該第一線圈的圈數小於該第二線圈的圈數。
  3. 如請求項2所述的半導體裝置，其中該第一重疊面積與該第二重疊面積的比例大於等於1.5。
  4. 如請求項1所述的半導體裝置，其中該第二走線、該第三走線、該第五走線以及該第六走線具有一線寬，該第一走線以及該第四走線的各者具有一第一次走線 以及一第二次走線，該第一次走線以及該第二次走線具有該線寬，且該第一次走線以及該第二次走線與該第一線圈於該投影平面重疊。
  5. 如請求項1所述的半導體裝置，其中該第一走線、該第二走線、該第三走線、該第四走線、該第五走線以及該第六走線為多層結構。
  6. 如請求項1所述的半導體裝置，其中該第三線圈中的第一部分走線具有一第一線寬，該第三線圈中的第二部分走線具有一第二線寬，其中該第一線寬大於該第二線寬。
  7. 如請求項1所述的半導體裝置，其中該第三線圈圍繞該第一線圈以及該第二線圈。
  8. 一種半導體裝置，包含：一第一線圈；一第二線圈，相對於該第一線圈設置；以及一第三線圈，用以感應該第一線圈的訊號，其中該第三線圈與該第一線圈之間的一第一電容值大於該第三線圈與該第二線圈之間的一第二電容值，其中該第三線圈圍繞該第一線圈以及該第二線圈。
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