TWI743979B - 半導體結構 - Google Patents

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Abstract

一種半導體結構，包含第一電感、第二電感及第一輸入輸出(input/output, I/O)墊。第一I/O墊耦接該第一電感與該第二電感。該第一I/O墊、該第一電感的磁場中心軸與該第二電感的磁場中心軸延第一方向依序設置。

Description

半導體結構
本發明是關於一種半導體結構，特別是關於一種積體電感的半導體結構。
電感為積體電路中用來實現阻抗匹配等功能的重要元件，隨著積體電路的發展，積體電感已逐漸取代傳統的分離式元件，廣泛地被使用在積體電路中。然而，當積體電路的尺寸越縮越小，除了積體電路的製造的複雜度增加外，積體電路中元件的配置方式亦趨重要。因此，要維持相同的效能又要使用更少的面積來配置積體電感，並在不增加製程複雜度的情況下，已成為本領域極欲解決的問題。
本發明揭露一種半導體結構，包含第一電感、第二電感及第一輸入輸出(input/output, I/O)墊。第一I/O墊耦接第一電感與第二電感。第一I/O墊、第一電感的磁場中心軸與第二電感的磁場中心軸延第一方向依序設置。
本發明另揭露一種半導體結構，包含第一電感及第二電感。第一電感具有第一部份、第二部分與第三部分。第二電感具有第四部份、第五部分與第六部分。第一部分、第二部分與第三部分圍繞第四部份。第四部份、第五部分與第六部分圍繞第一部份。
應用本發明的半導體結構可在不影響效能的清況下將積體電感以較少面積的方式設置，並形成具有對稱性的結構。相較於習知技術，本發明的半導體結構可以減少積體電感的設置面積，且因為其具有對稱性結構，在製造積體電感的複雜度下降。
參考圖1。圖1為本發明的一些實施例中的半導體結構10的實施例示意圖。半導體結構10用以在積體電路中減少通過輸入輸出(input/output, I/O)墊的高頻訊號的衰減，換句話說，可以提升訊號的頻寬和高頻增益。圖1中的半導體結構10包含兩個I/O墊(I/O墊11、I/O墊12)，分別對應兩個電感(I/O墊11對應並耦接電感L1與L2；I/O墊12對應並耦接電感L3與L4)，電感L1與L3耦接於電路14；電感L2與L4耦接於電路13。在一些實施例中，電路13及電路14可以是發射器(transmitter)電路或接收器(receiver)電路，但不以此為限。應注意的是，圖1的實施例並非用以限制I/O墊的個數，本申請的半導體結構的基本單元為一個I/O墊與對應的兩個電感，圖1中繪示了兩個I/O墊是為了更清楚地表現其相對位置。
以I/O墊11來說，通過改變電感L1與電感L2的感值(inductance)，可以改變訊號的輸入阻抗，經過適當的設計，可以藉由實現阻抗匹配以達到上述提升訊號的頻寬和高頻增益，在相關領域中，電感L1與電感L2又稱峰突（peaking）電感。在一些實施例中，電感L1與電感L2可以具有相同或不同的感值。由於隨著製程的進步，晶粒面積不斷縮小，因此I/O墊的寬度和I/O墊間的距離也隨著縮小，本申請的電感結構可以減少電感L1與電感L2的整體面積，使電感L1與電感L2整體具有較窄的寬度，以符合現今較窄的I/O墊的寬度和I/O墊間距，而不會讓峰突電感限制I/O墊的擺放。
圖2為本發明的一些實施例中的半導體結構10的示意圖，其中電感L1～L4以佈局圖表示以便於說明本申請。標號H1、H2、H3與H4分別代表電感L1～L4在有訊號經過時產生的磁場的中心軸的大致位置。如圖2所示，I/O墊11、磁場中心軸H1與磁場中心軸H2沿著Y方向依序排列；I/O墊12、磁場中心軸H3與磁場中心軸H4沿著Y方向依序排列。磁場中心軸H1與磁場中心軸H3沿著X方向依序排列；磁場中心軸H2與磁場中心軸H4沿著X方向依序排列。
電感L1、電感L2與I/O墊11在X方向上分別具有寬度W1、寬度W2與寬度W3。在一些實施例中，寬度W1與W2不大於W3。在一些實施例中，如圖2所示，寬度W1與W2大致相等。在一些實施例中，I/O墊11、電感L1、電感L2的尺寸與構造與I/O墊12、電感L3、電感L4的尺寸與構造大致相同。
電感L1和L2設置於多層導電層中，圖3A～3D以俯視視角繪示了本實施例的電感L1(如圖2所示)在不同導電層中的各部分結構的佈局圖；圖4A～4D繪示了電感L2(如圖2所示)在不同導電層中的各部分結構的佈局圖。具體來說，圖3A繪示了完整的電感L1在導電層C1和導電層C2上的繞組的佈局圖(以重疊方式繪示)；圖3B僅繪示了電感L1在導電層C1上的繞組的佈局圖；圖3C僅繪示了電感L1在連接層CV上的導通孔的佈局圖，連接層CV介於導電層C1與C2之間；圖3D僅繪示了電感L1在導電層C2上的繞組的佈局圖。
請一併參考圖3A～3D，電感L1包含第一部分P1、第二部分P2與第三部分P3。第一部分P1為電感L1的主要線圈部分，其設置於導電層C1的繞組如圖3B所示，以及設置於導電層C2的繞組如圖3D所示。第二部分P2與第三部分P3設置於導電層C2，如圖3D所示。導電層C1和導電層C2設置於基板(未繪示)的上方，且導電層C1設置於導電層C2的上方，即導電層C2設置於基板和導電層C1之間。在本實施例中，導電層C1包含鋁，例如鋁重佈線(Aluminum-redistribution layer, AL-RDL)層；導電層C2包含銅，例如包含銅的超厚金屬(ultra thick metal, UTM)層，位於多層銅金屬層的最上方。但本申請不以此限，在某些實施例中，導電層C1和導電層C2可以都是銅金屬層。導電層C1透過連接層CV耦接於導電層C2，在本實施例中，電感L1設置於導電層C1上的繞組與電感L1設置於導電層C2上的繞組藉由連接層CV上的導通孔(via)V1與導通孔V2相互連接。
電感L1的第一部分P1在導電層C1所配置的繞組匝數與在導電層C2所配置的繞組匝數可以依需求決定。參考圖3B，其可以較清楚地看到第一部分P1設置於導電層C1上的繞組具有端點N1與端點N2，端點N1用以耦接前面實施例(如圖1、2)所示的I/O墊11，端點N2藉由圖3C的導通孔V1與導通孔V2耦接至如圖3D所示的第一部分P1設置於導電層C2上的繞組。參考圖3D，其可以較清楚地看到第一部分P1設置於導電層C2上的繞組具有端點N3，端點N3藉由圖3C的導通孔V1與導通孔V2耦接至如圖3B所示的第一部分P1設置於導電層C1上的繞組。第二部分P2及第三部分P3為電感L1的延伸部分。電感L1的第一部分P1和第二部分P2及第三部分P3在導電層C2相連接，第三部分P3具有端點N4用以耦接電路14。基於上述設置，I/O墊11通過導電層C1耦接電感L1，電感L1通過導電層C2耦接前面實施例(如圖1、2)所示的電路14。
在本實施例中，依據電感L1繞組的繞線方向，當訊號以正電流的形式從端點N1進入電感L1並從端點N4離開電感L1時，在電感L1的磁場中心軸H1處會產生具有Z方向(穿出圖面的方向)的磁場。
相似地，圖4A繪示了完整的電感L2在導電層C1和導電層C2上的繞組的佈局圖(以重疊方式繪示)；圖4B僅繪示了電感L2在導電層C1上的繞組的佈局圖；圖4C僅繪示了電感L2在連接層CV上的導通孔的佈局圖，連接層CV介於導電層C1與C2之間；圖4D僅繪示了電感L2在導電層C2上的繞組的佈局圖。
請一併參考圖4A～4D，電感L2包含第四部分P4、第五部分P5與第六部分P6。第四部分P4為電感L2的主要線圈部分，其設置於導電層C1的繞組如圖4B所示，以及設置於導電層C2的繞組如圖4D所示。第五部分P5與第六部分P6設置導電層C2，於如圖4D所示。導電層C1透過連接層CV耦接於導電層C2，在本實施例中，電感L2設置於導電層C1上的繞組與電感L2設置於導電層C2上的繞組藉由連接層CV上的導通孔V3與導通孔V4相互連接。
電感L2的第四部分P4在導電層C1所配置的繞組匝數與在導電層C2所配置的繞組匝數可以依需求決定。第五部分P5及第六部分P6為電感L2的延伸部分。參考圖4B，其可以較清楚地看到第四部分P4設置於導電層C1上的繞組和第五部分P5及第六部分P6在導電層C1相連接，第六部分P6具有端點N5用以耦接前面實施例(如圖1、2)所示的I/O墊11，第四部分P4另具有端點N6，端點N6藉由圖4C的導通孔V3與導通孔V4耦接至如圖4D所示的第四部分P4設置於導電層C2上的繞組。參考圖4D，其可以較清楚地看到在第四部分P4設置於導電層C2上的繞組具有端點N7和端點N8，端點N7藉由圖4C的導通孔V3與V4耦接至圖4B所示的第四部分P4設置於導電層C1上的繞組，端點N8耦接前面實施例(如圖1、2)所示的電路13。基於上述設置，I/O墊11通過導電層C1耦接電感L2，電感L2通過導電層C2耦接電路13。
在本實施例中，依據電感L2繞組的繞線方向，當訊號以正電流的形式從端點N5進入電感L2並從端點N8離開電感L2時，在電感L2的磁場中心軸H2處會產生具有-Z方向(穿入圖面的方向)的磁場。
因此，當同時參考圖3A和4A時可以得知，第一部分P1、第二部分P2與第三部分P3圍繞第四部份P4的三個邊，及第四部份P4、第五部分P5與第六部分P6圍繞第一部份P1的三個邊。由於電感L1的端點N1與電感L2的端點N5皆耦接I/O墊11，因此，在一些實施例中，端點N1與端點N5可為共點。而電感L1的端點N4與電感L2的端點N8相鄰但相互電性分離。
電感L1與電感L2於I/O墊11接收訊號，依據電感L1與電感L2繞組繞線的方向，電感L1產生的磁場與電感L2產生的磁場方向相反。一般來說，高頻訊號會以差動訊號的形式輸入到晶片，例如以圖2來說，I/O墊11與I/O墊12為差動對，因此流入電感L1及電感L2的電流I1與流入電感L3及電感L4的電流I2極性相反。舉例來說，電流I1為正，電流I2為負，故造成如圖2所標示的磁場方向，即磁場中心軸H1和磁場中心軸H4產生Z方向的磁場；磁場中心軸H2和磁場中心軸H3產生-Z方向的磁場。這樣一來，每一電感產生的磁場皆與相鄰的電感產生的磁場方向相反，例如電感L1產生的磁場與相鄰的電感L2、電感L3產生的磁場方向相反，有助於抑制磁場散射（radiation），以避免干擾其他電子元件。因此，不需再為了降低電磁波而改變相鄰的I/O墊對應的峰突電感的設計，而能夠完全地複製本申請的半導體結構的基本單元，即電感L1與L2（或電感L3與L4）。
承前所述，在一些實施例中，I/O墊11、電感L1、電感L2的尺寸與構造與I/O墊12、電感L3、電感L4的尺寸與構造大致相同。因此，根據前述實施例中針對電感L1及電感L2的詳細說明，領域中人應可理解電感L3及電感L4的實施方式，於後不再贅述。
10:半導體結構 11:I/O墊 12:I/O墊 13:電路 14:電路 L1:電感 L2:電感 L3:電感 L4:電感 W1:寬度 W2:寬度 W3:寬度 H1:磁場中心軸 H2:磁場中心軸 H3:磁場中心軸 H4:磁場中心軸 X:方向 Y:方向 I1:電流 I2:電流 P1:部分 P2:部分 P3:部分 P4:部分 P5:部分 P6:部分 N1:端點 N2:端點 N3:端點 N4:端點 N5:端點 N6:端點 N7:端點 N8:端點 N9:端點 N10:端點 N11:端點 N12:端點 C1:導電層 C2:導電層 CV:連接層 V1:導通孔 V2:導通孔 V3:導通孔 V4:導通孔
圖1為本發明的一些實施例中，半導體結構的示意圖。 圖2為本發明的一些實施例中，半導體結構的示意圖。 圖3A～圖3D為本發明的一些實施例中，電感結構的佈局圖。 圖4A～圖4D為本發明的一些實施例中，電感結構的佈局圖。
10:半導體結構
11:I/O墊
12:I/O墊
13:電路
14:電路
L1:電感
L2:電感
L3:電感
L4:電感
W1:寬度
W2:寬度
W3:寬度
H1:磁場中心軸
H2:磁場中心軸
H3:磁場中心軸
H4:磁場中心軸
X:方向
Y:方向
I1:電流
I2:電流

Claims (10)

  1. 一種半導體結構，包含：一第一電感；一第二電感；及一第一輸入輸出(input/output,I/O)墊，耦接該第一電感與該第二電感，其中，該第一I/O墊、該第一電感的磁場中心軸與該第二電感的磁場中心軸延一第一方向依序設置，使該第一電感的磁場中心軸設置於該第二電感的磁場中心軸與該第一I/O墊之間。
  2. 如請求項1所述的半導體結構，其中該第一電感產生的磁場方向與該第二電感產生的磁場方向相反，該第一電感、該第二電感與該第一I/O墊分別在垂直於該第一方向的一第二方向上具有一第一寬度、一第二寬度與一第三寬度，且該第一寬度和該第二寬度小於或等於該第三寬度，及該第一電感的電感值與該第二電感的電感值不同。
  3. 如請求項1所述的半導體結構，另包括：一第一電路，耦接至該第一電感；以及一第二電路，耦接至該第二電感。
  4. 如請求項1所述的半導體結構，另包括一基板，其中 該第一電感和該第二電感設置於一第一導電層與一第二導電層上，該第二導電層位於該第一導電層和該基板之間，該第一I/O墊通過該第一導電層耦接至該第一電感與該第二電感，及該第一導電層包含鋁，該第二導電層包含銅。
  5. 如請求項I所述的半導體結構，更包含：一第三電感；一第四電感；及一第二I/O墊，耦接該第三電感與該第四電感，其中該第三電感與該第一電感相同，該第四電感與該第二電感相同，且該第三電感與該第四電感分別相鄰該第一電感和該第二電感，及該第二I/O墊、該第三電感的磁場中心軸與該第四電感的磁場中心軸延該第一方向依序設置。
  6. 一種半導體結構，包含：一第一電感，具有一第一部份、一第二部分與一第三部分；及一第二電感，具有一第四部份、一第五部分與一第六部分，其中該第一部分、該第二部分與該第三部分圍繞該第四部份，該第四部份、該第五部分與該第六部分圍繞該第一部份，及該第一電感產生的一第一磁場方向與該第二電感產生的一第二磁場方向相反。
  7. 如請求項6所述的半導體結構，另包括一基板，其中該第一部分設置於該半導體結構的一第一導電層與一第二導電層，該第二部分與該第三部分設置於該第二導電層，該第二導電層位於該基板和該第一導電層之間，該第四部份設置於該第一導電層與該第二導電層，及該第五部分與該第六部分設置於該第一導電層。
  8. 如請求項7所述的半導體結構，其中該第一電感的一第一端點耦接該第二電感的一第二端點，且該半導體結構更包含：一第一I/O墊，耦接於該第一端點與該第二端點，其中該第一電感的寬度與該第二電感的寬度小於或等於該第一I/O墊的寬度。
  9. 如請求項8所述的半導體結構，其中該第一端點與該第二端點設置於該第一導電層，該第一電感的一第三端點位於相對於該第一端點的另一側，及該第二電感的一第四端點位於相對於該第二端點的另一側，其中該第三端點與該第四端點設置於該第二導電層。
  10. 如請求項8所述的半導體結構，更包含：一第三電感；一第四電感；及一第二I/O墊，耦接於該第三電感與該第四電感，其中該第一I/O墊、該第一電感、該第二電感與該第二I/O墊、該第三電感、該第四電感並排設置，及 該第四電感產生該第一磁場方向，該第三電感產生該第二磁場方向。
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