TWI720054B - 提高多晶片集成工藝的產量的方法和系統 - Google Patents

提高多晶片集成工藝的產量的方法和系統 Download PDF

Info

Publication number
TWI720054B
TWI720054B TW105136722A TW105136722A TWI720054B TW I720054 B TWI720054 B TW I720054B TW 105136722 A TW105136722 A TW 105136722A TW 105136722 A TW105136722 A TW 105136722A TW I720054 B TWI720054 B TW I720054B
Authority
TW
Taiwan
Prior art keywords
gas
chamber
integrated circuit
introduction port
forming gas
Prior art date
Application number
TW105136722A
Other languages
English (en)
Other versions
TW201727722A (zh
Inventor
潤滋 常
溫士頓 李
Original Assignee
新加坡商馬維爾亞洲私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商馬維爾亞洲私人有限公司 filed Critical 新加坡商馬維爾亞洲私人有限公司
Publication of TW201727722A publication Critical patent/TW201727722A/zh
Application granted granted Critical
Publication of TWI720054B publication Critical patent/TWI720054B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公開包括與提高多晶片集成工藝中的產量的方法和系統相關的系統和技術。在一些實施方式中，該方法包括：在室中提供支撐在載體上的第一積體電路晶片和第二積體電路晶片；使模制化合物流動以覆蓋第一積體電路晶片、第二積體電路晶片和載體；以及使形成氣體流動到室中，同時固化模制化合物。

Description

提高多晶片集成工藝的產量的方法和系統 【相關申請的交叉引用】
本申請要求2015年11月10日提交的題為“Method to improve memory yield in multiple chips integration process”的美國臨時申請第62/253,223號的優先權權益，其內容通過參考全部結合於此。
本公開內容描述了與半導體製造相關的系統和技術，更具體地涉及半導體的封裝。
多晶片3維(3D)集成是用於現代積體電路技術的方式，其以在永遠強大的電子系統中提供連續增加的功能的方式來封裝記憶體晶片。3D集成工藝可以包括多晶片集成工藝，諸如扇出模制工藝。這種扇出模制工藝可以涉及高溫(例如，>200℃)工藝，用於滿足製造品質規範。模制通常涉及在通常在180℃左右的溫度下使熔化的環氧化合物在晶片區域的暴露表面上流動。然後，在類似或稍微提升的溫度(例如，180℃-260℃)下固化環氧化合物，以實現完成3D晶片集成工藝的交聯。
本公開包括提高多晶片集成工藝的產量的系統和技術。
根據所描述的系統和技術的一個方面，一種裝置包括：室，具有氣體出口埠；壓板，被定位於室內並且被配置為支撐襯底；材料引入埠，通過室中的第一開口來限定；氣體引入埠，被配置為將氣體的完全可調混合物傳送到室中；控制器，被配置為確定流過氣體引入埠的氣體混合物的摩爾比、壓力和溫度；以及加熱器，被配置為固化通過氣體引入埠分配(dispense)的模制化合物。
實施方式可以包括以下一個或多個。該裝置包括第一閥和第二閥，每個閥都被配置為基於來自控制器的控制信號來調節，以分別在第一壓力下向氣體引入埠提供第一量的第一氣體以及在第二壓力下向氣體引入埠提供第二量的第二氣體。該裝置包括加熱器，加熱器被配置為在被傳送通過氣體引入埠進入室之前加熱氣體的完全可調混合物。該裝置包括被配置為在三個正交方向上平移壓板的致動器。該裝置包括室的頂蓋。材料引入埠與頂蓋集成形成。氣體引入埠包括多個噴嘴，它們被佈置為繞著中心噴嘴位於同心圓中。氣體引入埠具有的寬度跨越壓板的寬度。加熱器被定位於壓板內。氣體引入埠被配置為在加熱器操作時傳送氣體的完全可調混合物。材料引入埠是分配設備的一部分，分配設備具有被配置為在兩個垂直方向上平移引入埠的致動器。
根據所描述系統和技術的另一方面，一種方法包括使多晶片集成中的產量損失最小化，該方法包括：在室中提供支撐在載體上的第一積體電路晶片和第二積體電路晶片；使模制化合物流動以覆蓋第一積體電路晶片、第二積體電路晶片和載體；以及使形成氣體流入室中，同時固化模制化合物。
實施方式可以包括以下特徵中的一個或多個。形成氣體包括H2和N2。該方法包括：控制室中形成氣體的壓力，以增加形成氣體到第一積體電路晶片的柵極氧化物和矽表面的滲透。該方法包括：控制形成氣體的溫度以增加形成氣體到第一積體電路晶片的柵極氧化物和矽表面的滲透。使形成氣體流動到室中包括：通過在室的頂蓋中限定的多個噴嘴來引入形成氣體。多個噴嘴被佈置為繞著中心噴嘴同心。該方法包括：調整多個噴嘴與第一積體電路晶片之間的距離以及H2和N2的摩爾分數比。固化模制化合物發生在180℃-300℃之間的溫度下。第一積體電路晶片包括動態隨機存取記憶體(DRAM)晶片，第二積體電路晶片包括片上系統(SoC)，並且使產量損失最小化包括減少DRAM資料保持時間劣化。減少DRAM資料保持時間劣化包括：通過使用形成氣體重組一個或多個斷裂的鍵來減少由固化所引起的斷裂的矽-氫鍵的數量。
所描述的系統和技術可以包括以電子電路、電腦硬體、固件、軟體或它們的組合實施的控制器。這可以包括至少一個電腦可讀介質，其具體化可進行操作以使一個或多個資料處理裝置(例如，包括可程式設計處理器的控制器)執行所述操作的程式。
所描述的系統和技術可以導致在用於積體電路(諸如動態隨機存取記憶體(DRAM)晶片)的氣氛環境中發生的與高溫製造工藝相關聯的問題的減少(例如，消除)。這種問題包括由於積體電路的化學劣化所引起的晶片的性能參數的降低。
以下在附圖和說明書中闡述了一個或多個實施方式的細節。其他特徵和優勢可以從說明書和附圖以及申請專利範圍中顯而易見。
100:系統
102:室
104:壓板
106:致動器
108:出口埠
110:入口埠
112:引入設備
113:引入埠
114:分配頭
116:載體襯底
118:第一IC器件
120:第二IC器件
122:虛線框
124:氮氣箱
126:氫氣箱
128:閥
130:閥
132:控制器
134:電控制信號
136:氣體傳送系統
138:加熱器
140:頂蓋
142:距離
144:模制材料
145:加熱器
200:DRAM
201:電晶體
202:柵電極
204:柵極氧化物層
206:源電極
208:漏電極
210:淺溝槽隔離(STI)
212:電容器
214:半導體襯底
216:矽原子
218:陷阱
220:氧
222:氫原子
300:3D集成工藝
312:載體襯底
314:背側疊層
316:晶片
318:晶片
319:氣體
320:模制化合物
400:淋浴頭結構
402:噴嘴
404:中心噴嘴
圖1示出了用於3D封裝多IC晶片的系統。
圖2示出了IC晶片與矽襯底之間的介面。
圖3示出了3D封裝扇出集成工藝。
圖4示出了可用於在圖1所示系統中提供形成氣體的噴嘴的佈置。
圖5是示出不對DRAM晶片的保持時間產生負面影響的3D集成工藝的流程圖。
各個附圖中的類似參考標號表示類似的元件。
本文描述的系統和技術可以被實施以在電子系統(例如，無線通訊設備、電子資料存放裝置、通道介質訪問/控制設備)中封裝一個或多個器件(諸如一個或多個積體電路(IC)器件)。
圖1示出了可用于封裝半導體部件的系統100。系統100包括室102。在室102內，壓板104可以通過致動器106沿著三個正交方向(例如，x、y和z方向)致動。室102可以通過真空泵經由氣體出口埠108排出以從室102內去除大氣氣體，使得通過真空環境來替代大氣環境。所選的氣體或氣體混合物可以通過入口埠110被引導到室102中。入口埠110連接至包括噴嘴的分配頭114，可通過該噴嘴將氣體引入室102中。
支撐第一IC器件118和第二IC器件120的載體襯底116被放置在壓板104上。雖然在圖1中僅示意性示出了載體襯底116，但載體襯底116還可以包括背側疊層(未示出)。在圖2中示出了包含在虛線框122內的區域 的放大圖。
具有引入埠113的材料引入設備112用於將模制化合物144傳送至第一IC器件118和第二IC器件120。引入設備112可以沿著x-y方向平移，或者該設備可以是靜止的，並且致動器106可用於將載體襯底116定位在設備112下方以接收模制材料144。
模制材料144可以是環氧樹脂。環氧樹脂是用於表示環氧樹脂的基礎組成和固化的終端產品以及通俗所說的環氧官能團的術語。環氧樹脂，還稱為聚環氧化物，是包含環氧化物基團的反應性預聚物和聚合物的類別。環氧樹脂可以通過催化均聚與自身反應(交聯)，或者與包括多官能胺、酸(和酸酐)、醇和硫醇的一系列共反應劑反應。這些共反應劑通常被稱為硬化劑或固化劑，並且交聯反應通常稱為固化。聚環氧化物與自身或與多官能硬化劑的反應形成熱固性聚合物，通常具有高機械特性、溫度和化學耐受性。環氧化合物一旦固化，就是在高溫下也不會熔化。
加熱器可以被定位於室102內的任何適當的位置處，以在固化工藝期間增加模制化合物的溫度，從而使模制化合物144硬化。例如，加熱器145可以被放置於壓板104內。
圖2示出了作為IC器件118的一部分的DRAM 200的一部分。DRAM 200上的資訊被存儲為電容器(例如，圖2所示的溝槽電容器212)上的電荷。DRAM 200具有每個單元一個訪問電晶體201和一個電容器212。DRAM週期性地被刷新以補償可漏掉的電荷。例如，DRAM可以每5-50毫秒被刷新。
電晶體201包括被沉積在半導體襯底214上的柵電極202和柵 極氧化物層204。半導體襯底214例如可以是矽。柵極氧化物層204是將柵電極202與源電極206和漏電極208以及導電溝道分離的介電層，當電晶體200導通時導電溝道連接源極和漏極。
M1是在記憶體晶片中形成第一層級金屬互連的第一金屬。M1連接至漏電極208，用於訪問外部信號(例如，在讀和寫操作中)。金屬接觸件連接M1和訪問電晶體有源區域。柵極氧化物層204可以通過氧化溝道的矽來形成，以形成二氧化矽的薄(例如，5-200nm)絕緣層。柵極202通過在柵極氧化物層204上方沉積導電柵極材料來形成，從而形成電晶體200。柵極氧化物層204用作介電層，使得柵極可以維持用於調整源電極和漏電極之間的溝道的傳導的電場。
還可以包括淺溝槽隔離(STI)210，其是防止相鄰的半導體器件部件之間的電流洩漏的積體電路特徵。可以在半導體器件製造工藝期間在形成電晶體之前，通過在矽中蝕刻溝槽的圖案以及沉積一種或多種介電材料(諸如二氧化矽)來填充溝槽而較早地創建STI 210。
柵極氧化物層204與矽襯底214之間的介面可以影響DRAM 200的性能。如圖2右側的擴展插圖所示，矽原子216通常擁有四價電子，因此形成四個鍵以使價電子層完全飽和。在體矽襯底214的晶體結構中，每個矽原子都建立與其四個相鄰原子的鍵，不留下未飽和鍵。
在矽-二氧化矽介面處，矽襯底214中的矽可以從二氧化矽鍵合至氧220，但是一個或多個矽晶體原子還可以丟失，導致形成陷阱218(和缺陷)的懸空矽鍵。缺陷是電有效的，並且影響電晶體201中的電荷的平衡。例如，根據與由懸空鍵引起的缺陷相關聯的電荷的極性，用於控制源電極 和漏電極之間的電荷流動的閾值電壓可以偏移得更高或更低。這種電壓偏移可以使得電荷更容易地洩漏出電容器212，或者使電容器212更難以接收電荷。運行的DRAM在刷新週期之間保持存儲為電容器內的電荷的資訊。例如，DRAM可以每5-50毫秒進行刷新。由於電晶體閾值電壓偏移，DRAM可以不再能夠在刷新週期之間保持資訊，導致由DRAM資料保持劣化所引起的DRAM故障。當DRAM晶片不再滿足用於保持時間的規則時，故障的DRAM晶片會有助於保持時間產量損失。除了缺陷引發的器件閾值電壓偏移，陷阱引發的柵極誘發漏極洩漏(GIDL)也可以引起DRAM保持時間故障。
氫原子222可以覆蓋矽懸空鍵中的矽(即，具有一個或多個未飽和鍵的矽原子)，以消除由矽原子的未成對價電子反向鍵合至三個其他矽原子所形成的缺陷。在IC晶片的製造期間(在它們的3D封裝之前)，這些矽鍵通常通過使用包含氫氣(H2)的形成氣體在金屬化後工藝中鈍化。
在3D封裝工藝期間，可在固化工藝期間使用高達200℃-260℃的溫度。這些固化溫度可以導致積體電路與矽襯底之間的介面處的鈍化矽鍵的化學劣化，導致懸空的矽鍵。換句話說，固化期間提升溫度下Si-H鍵的斷裂可以經由通過矽懸空鍵形成的陷阱來重新啟動介面。
例如，3D集成工藝中200℃-260℃之間的溫度下的固化可以導致待集成的IC晶片的多於5%的系統產量損失。DRAM晶片的故障模式可以主要為DRAM資料保持時間劣化。在3D封裝模制/固化工藝期間大約180℃的溫度下，這種劣化通常由大氣或低壓環境中的Si-H鍵斷裂所引起。
圖3示出了3D集成工藝300，其中涉及DRAM晶片318和片上 系統(SoC)晶片316。在302中，載體襯底312可以設置有背側疊層314。隨後在304中，DRAM晶片318和SoC晶片316載入並定位在載體襯底312上。在306中，然後將晶片和襯底放置在處理室102中，其中將模制化合物320分配在晶片316和318上以及晶片316和318周圍。模制通常涉及在大約180℃左右的溫度下使熔化的環氧化合物在晶片的暴露表面上流動。然後，在相似或稍微提升的溫度(例如，180℃-260℃)下固化環氧化合物，以實現完成3D晶片集成工藝的交聯，製造固化的化合物密封DRAM和SoC晶片的面板或封裝件。這種密封可以說明防止晶片的物理損傷和侵蝕。在308中，在固化之後，面板可以被研磨以露出嵌入的DRAM和SoC晶片。在310中，執行其他工藝，諸如再分佈層(RDL)、凸塊下金屬(UMB)、落球(ball drop)的沉積，以及回流工藝。RDL是晶片上的額外金屬層，其使得積體電路的IO焊盤可用於晶片上的其他位置。然後，可以在分層和管芯鋸切之後完成3D封裝工藝。
系統100可用於減少(例如，消除)由於306中使用的提升溫度所導致的產量損失。通過使用更好控制的環境，可以修復在模制和固化工藝(即，306)中在提升溫度下由Si-H鍵斷裂所引起的表面陷阱，這又使得DRAM和系統產量損失最小化。
在306中的提升溫度下的固化工藝期間，可以通過使形成氣體319(通過分配頭114)流動到處理室102中來修復斷裂的Si-H鍵。形成氣體319可以包括氫氣(H2)和氮氣(N2)的混合物。除了氫氣H2之外，可以在形成氣體319中使用氫自由基和/或氫離子。在這種情況下，在傳送至形成氣體處理室之前，在另一射頻(RF)供電室中遠程地生成氫離子或自由基。 形成氣體的摩爾組成(氫和氮之間)完全可調。可以基於應用來調整氫氣與氮氣的比率。通常，形成氣體包含大約5-15%的氫氣。由於氫氣的反應性，包括惰性氮氣可以幫助提高工藝安全性。此外，Si-H鍵的形成是放熱工藝，並且控制形成氣體混合物中的氫氣的量可以幫助優化Si-H鍵的修復。
可以通過控制器132來修改形成氣體的比率，控制器132向分別與氮氣箱124和氫氣箱126相關聯的閥128和130發送電控制信號134。通過將閥128和130打開到不同角度，具有氫和氮的不同比率的形成氣體可以在氣體傳送系統136中被混合並且引導至入口埠110。氣體混合物的壓力也可以通過閥128和130來控制。
入口埠110還可以包括加熱器138，該加熱器138也被控制器132所控制(未示出電連接)，將所選溫度下的氣體傳送至分配頭114。例如，當氫氣和氮氣的優化比率被用於形成氣體時，其可以在高達400℃-450℃的溫度下傳送到室102中。通過H2更有效地滲透到矽和柵極氧化物層之間的介面中，在較高溫度和/或較高壓力下引入形成氣體可以增加Si-H鍵修復的速率。目的是在治癒率超過鍵斷裂速率的溫度和壓力組合下通過形成氣體治癒Si-H斷裂鍵(即，重組Si-H鍵)，而不影響固化工藝。
即使當在400℃-450℃之間的溫度下傳送形成氣體時，當用於固化的熱量經由熱傳導從加熱器145通過襯底116提供給模制化合物144時，固化仍然可發生在400℃-450℃以下的溫度。換句話說，加熱的形成氣體不需要提供用於固化模制化合物144的熱量。通過使用形成氣體來提供可控環境，完成的產品可以具有較高的品質，具有非常低的缺陷率。通常，在不存在其他限制因素(例如，諸如鋁、合金的材料劣化或熔化的溫度) 的情況下，在鍵斷裂速率超過鍵治癒率之前，在最高溫度下執行固化。
對於期望矽懸空鍵的更多表面陷阱的應用來說，例如當高介電常數膜沉積在矽襯底上作為柵極氧化物層時，形成氣體混合物中的氫氣的分數比組成可以增加到15%-25%。
控制器132以及閥128和130也可以用於調整通過分配頭114傳送至室102中的氣體的壓力。通常，引入室102的形成氣體的壓力在1atm至10atm之間。例如，室102中的較高壓力可以增加H2到柵極氧化物層204與矽襯底124之間的介面的滲透，允許更好的溝道表面鈍化。溝道表面鈍化是指在電晶體的溝道區域(例如，在源電極206和漏電極208之間)中通過利用氫自由基鈍化矽來修復懸空矽鍵以形成Si-H鍵。Si-H鍵的形成有助於最小化介面陷阱，說明電晶體在其規則內保持閾值電壓。
通過添加溫度和壓力的控制，所公開的系統將具有產生形成氣體的完全可調混合物的能力並且折中其他有意義的參數，諸如治癒時間(即，系統生產力)。例如，如果形成其他的溫度和/或壓力不足夠高，則Si-H鍵的重組會需要比用於固化3D封裝件所需的時間更長的時間，由此降低了系統3D封裝的生產力。
通過治癒、形成或重組在306的固化期間的任何斷裂的Si-H，固化可以發生在180℃左右或高於180℃的(低)溫度下。在高壓(即，1-10atm)下提供形成氣體的能力能夠進行Si-H鍵修復。
代替使分配頭與室102的頂蓋140分離，分配頭可以製造為頂蓋的集成部分。通常，致動器106可用於基於工程結果需要來調整室102的頂蓋140與模制化合物144的表面之間的距離142。距離142可以基於工藝要 求從零調整到特定高度。
所需的工程結果的實例包括完成的面板表面粗糙度、應力或其他特性。工藝要求的實例是室內的氣體流動速率。
為了實現形成氣體傳送中更好的均勻性，可以是分離元件或者集成形成在室102的頂蓋140中的分配頭114可以以類似於淋浴頭的形狀來設計。圖4示出了淋浴頭結構400，其中噴嘴402被佈置為繞著中心噴嘴404在同心圓中。在一些實施方式中，淋浴頭結構400的寬度覆蓋頂蓋140的整個寬度。
圖5示出了基於本文公開的方法和系統的工藝500，用於在記憶體晶片的3D集成工藝期間保持高產量。在502中，控制器(例如，控制器132)確定待傳送至處理室(例如，室102)的形成氣體的摩爾比和形成氣體的壓力。在一個實施例中，控制器132包括用於基於固化溫度和表面陷阱密度的估計確定氫氣和氮氣的摩爾比和壓力的處理器。將高介電材料用作柵極氧化物層的IC晶片可以具有更高密度的表面陷阱。
在這種情況下，在形成氣體中提供更高比率(例如，體積在15%-25%之間)的氫氣。還基於3D封裝工藝的條件來調節形成氣體的壓力(例如，使用閥128和130)。當固化發生在較高溫度時，較高壓力的形成氣體被傳送至室中，以幫助增加在鈍化懸空矽鍵中形成氣體到IC晶片與矽襯底之間的介面中的滲透。
在504中，第一IC晶片和第二IC晶片被載入到載體襯底上。根據應用，附加的IC晶片可以載入到待在3D封裝工藝中集成的載體襯底上。載體襯底通過可沿著三個正交方向平移的壓板(例如，壓板104)來支 撐。
在506中，材料引入設備(例如，材料引入設備112)分配模制化合物(諸如還沒有固化的環氧樹脂)以覆蓋第一積體電路晶片和第二積體電路晶片的暴露表面。材料引入設備112可以被致動或者載體襯底可以被平移以定位在材料引入設備112下方，從而接收模制材料。
在508中，設置形成氣體的分配噴嘴與模制化合物的頂面之間的垂直距離。垂直距離可以為零、接近零或達到適合於應用的任何距離。分配噴嘴可以在分配頭中限定，或者其可以形成為工藝室的頂蓋的集成部分。在設置垂直距離之後，壓板被垂直地平移來以所選距離定位載體襯底。
在510中，加熱器(例如，加熱器145)在用於在502中計算形成氣體的摩爾比和壓力的固化溫度下固化模制化合物。加熱器可以是壓板的一部分，或者其可以被定位於工藝室的其他位置。
與固化工藝同時地，以502中確定的摩爾比、壓力和溫度使形成氣體流動。在Si-H鍵斷裂速率(由於固化的高溫)超過Si-H重組速率之前，固化可以發生在最高溫度下，從而提高系統生產力。換句話說，可以在較高溫度下更快地完成固化，並且每個單位時間可以3D封裝更多的IC晶片。與固化工藝同時使形成氣體流動可以幫助確保斷裂的Si-H鍵的修復不會負面地影響3D封裝系統的生產力。不需要與用於固化模制化合物的時間分離的附加工藝時間來具體地治癒斷裂的Si-H鍵。
在512中，在固化模制化合物之後，包含3D封裝晶片的固化面板被研磨以露出第一IC晶片和第二IC晶片的頂面。此後，在514中，沉積以下一個或多個：再分佈層、凸塊下金屬和落球。在完成沉積之後，還可 以發生回流工藝。回流工藝用於在凸塊下金屬化(UBM)與焊料之間形成金屬連接相。在沉積焊料之後，回流工藝被用於形成均勻的焊料球。其在倒裝晶片封裝中是優選工藝。
通常，除扇出模制工藝之外，形成氣體可用于在其他封裝應用中治癒斷裂的Si-H鍵。扇出晶圓級封裝(FOWLP)可以利用超過標準晶圓級晶片規模封裝(WLCSP)的能力的互連密度來封裝半導體晶片。在FOWLP中，在用模制化合物覆蓋IC晶片之前，可以在本征半導體晶圓上的輸入/輸出(IO)位置處製造金屬(例如，銅)柱。Cu柱提供了通過前管芯表面上的模制的電流路徑。接下來，利用暴露的Cu柱與凸塊陣列之間的互連，對前面板表面執行建立處理。
本文公開的方法和系統用於將具有H2和N2的完全可調比率的形成氣體引入到3D封裝工藝的高溫操作，其可以提高記憶體器件和系統產量。本文公開的方法可高度擴展到未來時代的晶片集成技術中。
本發明的其他方面涉及以下條款中的一個或多個。
一種用於最小化多晶片集成的產量損失的方法，該方法包括：在室中提供在載體上支撐的第一積體電路晶片和第二積體電路晶片；使模制化合物流動以覆蓋第一積體電路晶片、第二積體電路晶片和載體；以及使形成氣體流動到室中，同時固化模制化合物。
形成氣體包括H2和N2。該方法包括：控制室中的形成氣體的壓力，以增加形成氣體到第一積體電路晶片的柵極氧化物和矽表面中的滲透。該方法包括：控制形成氣體的溫度，以增加形成氣體到第一積體電路晶片的柵極氧化物和矽表面中的滲透。使形成氣體流入到室中包括：通 過在室的頂蓋中限定的多個噴嘴來引入形成氣體。多個噴嘴繞著中心噴嘴被同心地佈置。該方法包括：調整多個噴嘴與第一積體電路晶片之間的距離以及H2和N2的摩爾分數比。固化模制化合物發生在180℃和300℃之間的溫度下。第一積體電路晶片包括動態隨機存取記憶體(DRAM)晶片，第二積體電路晶片包括片上系統(SoC)，並且最小化產量損失包括減少DRAM資料保持時間劣化。減少DRAM資料保持時間劣化包括：通過使用形成氣體重組一個或多個斷裂鍵，減少由固化引起的斷裂的矽-氫鍵的數量。
一種裝置包括：室，具有氣體出口埠；壓板，被定位於室中並且被配置為支撐襯底；材料引入埠，通過室中的第一開口來限定；氣體引入埠，被配置為將氣體的完全可調混合物傳送至室中；控制器，被配置為確定將流動通過氣體引入埠的氣體的完全可調混合物的摩爾比、壓力和溫度；以及加熱器，被配置為固化通過氣體引入埠分配的模制化合物。
該裝置包括第一閥和第二閥，每一個閥都被配置為基於來自控制器的控制信號來調整以分別在第一壓力下將第一量的第一氣體提供給氣體引入埠以及在第二壓力下將第二量的第二氣體提供給氣體引入埠。該裝置包括：加熱器，被配置為在氣體的完全可調混合物通過氣體引入埠傳送到室中之前加熱該氣體的完全可調混合物。該裝置包括致動器，被配置為在三個正交方向上平移壓板。該裝置包括室的頂蓋。材料引入埠與頂蓋一體形成。氣體引入埠包括多個噴嘴，多個噴嘴繞著中心噴嘴被佈置在同心圓中。氣體引入埠具有的寬度跨越壓板的寬度。加熱器被定位於壓板內。氣體引入埠被配置為當加熱器操作時傳送氣體的完全可調混合物。材料引入埠是分配設備的一部分，分配設備具有被配置為在兩個垂直方向上平移 引入埠的致動器。
上面詳細描述了一些實施例，並且各種修改是可以的。術語“控制器”涵蓋用於處理資料的所有裝置、設備和機器，例如包括可程式設計處理器、電腦或多個處理器或電腦。除硬體之外，該裝置可以包括為考慮中的電腦程式創建執行環境的代碼，例如組成處理器固件、資料庫管理系統、作業系統或者它們中的一個或多個的組合的代碼。
程式(還稱為電腦程式、軟體、軟體應用、腳本或代碼)(例如用於對控制器進行控制)可以以任何形式的程式設計語言來編寫，包括編譯或解釋語言或者陳述或程式語言，並且其可以以任何形式來展開，包括作為單獨的程式或模組、部件、副程式或者適合於計算環境的其他單元。
雖然本說明書包含許多細節，但它們不應限制所要求的範圍，而是作為特定實施例特有的特徵的描述。在本說明書中以分開的實施例的上下文描述的特定特徵還可以在單個實施例中組合實施。相反，在單個實施例的條件下描述的各種特徵還可以獨立地在多個實施例或任何適當的組合中實施。此外，儘管上面將特徵描述為特定組合且初始如此要求，但來自所要求組合的一個或多個特徵在一些情況下可以從組合中去除，並且所要求保護的組合可以針對子組合或者子組合的變形。
類似地，雖然以特定順序在附圖中示出了操作，但這不應理解為要求以所示的特定順序或以相繼順序來執行這些操作，或者執行所有示出的操作以實現期望的結果。在特定情況下，多工和並行處理是有利的。此外，上述實施例中的各個系統部件的分離不應理解為在所有實施例中要求這些操作。
其他實施例落入以下申請專利範圍內。
100‧‧‧系統
102‧‧‧室
104‧‧‧壓板
106‧‧‧致動器
108‧‧‧出口埠
110‧‧‧入口埠
112‧‧‧引入設備
113‧‧‧引入埠
114‧‧‧分配頭
116‧‧‧載體襯底
118‧‧‧第一IC器件
120‧‧‧第二IC器件
122‧‧‧虛線框
124‧‧‧氮氣箱
126‧‧‧氫氣箱
128‧‧‧閥
130‧‧‧閥
132‧‧‧控制器
134‧‧‧電控制信號
136‧‧‧氣體傳送系統
138‧‧‧加熱器
140‧‧‧頂蓋
142‧‧‧距離
144‧‧‧模制材料
145‧‧‧加熱器

Claims (21)

  1. 一種用於最小化多晶片集成的產量損失的方法，所述方法包括：在室中提供在載體上支撐的第一積體電路晶片和第二積體電路晶片；使模制化合物流動以覆蓋所述第一積體電路晶片、所述第二積體電路晶片和所述載體；以及使形成氣體流動到所述室中，同時固化所述模制化合物，其中，所述形成氣體包括H2。
  2. 如請求項1所述的方法，其中，所述形成氣體還包括N2。
  3. 一種半導體部件封裝裝置，包括：室，具有氣體出口埠；壓板，被定位於所述室中並且被配置為支撐襯底；材料引入埠，通過所述室中的第一開口來限定；氣體引入埠，被配置為將氣體的完全可調混合物傳送至所述室中；控制器，被配置為確定將流動通過所述氣體引入埠的所述氣體的完全可調混合物的摩爾比、壓力和溫度；以及加熱器，被配置為當所述室中存在所述氣體的完全可調混合物時固化所述襯底上的模制化合物，所述模制化合物是通過所述材料引入埠分配的。
  4. 如請求項3所述的半導體部件封裝裝置，還包括第一閥和第二閥，每個閥都被配置為基於來自所述控制器的控制信號來調整，以分別在第一壓力將第一量的第一氣體提供給所述氣體引入埠以及在第二壓力將第二量的第二氣體提供給所述氣體引入埠。
  5. 如請求項3所述的半導體部件封裝裝置，還包括：加熱器，被配置為在所述氣體的完全可調混合物通過所述氣體引入埠被傳送到所述室中之前加熱所述氣體的完全可調混合物。
  6. 如請求項3所述的半導體部件封裝裝置，還包括：致動器，被配置為在三個正交方向上平移所述壓板。
  7. 如請求項3所述的半導體部件封裝裝置，還包括所述室的頂蓋，其中所述材料引入埠與所述頂蓋一體形成。
  8. 如請求項3所述的半導體部件封裝裝置，其中，所述氣體引入埠包括多個噴嘴，所述多個噴嘴繞著中心噴嘴佈置在同心圓中。
  9. 如請求項3所述的半導體部件封裝裝置，其中，所述氣體引入埠具有的寬度跨越所述壓板的寬度。
  10. 如請求項3所述的半導體部件封裝裝置，其中，所述加熱器被定位於所述壓板內。
  11. 如請求項10所述的半導體部件封裝裝置，其中，所述控制器被配置為當所述加熱器操作時傳送所述氣體的完全可調混合物通過所述氣體引入埠。
  12. 如請求項3所述的半導體部件封裝裝置，其中，所述材料引入埠是分配設備的一部分，所述分配設備具有被配置為在兩個垂直方向上平移所述引入埠的致動器。
  13. 一種用於最小化多晶片集成的產量損失的方法，所述方法包括：在室中提供在載體上支撐的第一積體電路晶片和第二積體電路晶片；使模制化合物流動以覆蓋所述第一積體電路晶片、所述第二積體電路晶 片和所述載體；確定形成氣體中氫氣和氮氣的摩爾比；以及使形成氣體流動到所述室中，同時固化所述模制化合物。
  14. 如請求項13所述的方法，還包括：控制所述室中的所述形成氣體的壓力，以增加所述形成氣體到所述第一積體電路晶片的柵極氧化物和矽表面中的滲透。
  15. 如請求項14所述的方法，還包括：控制所述形成氣體的溫度，以增加所述形成氣體到所述第一積體電路晶片的柵極氧化物和矽表面中的滲透。
  16. 如請求項13所述的方法，其中，使所述形成氣體流動到所述室中包括：通過在所述室的頂蓋中限定的多個噴嘴來引入所述形成氣體。
  17. 如請求項16所述的方法，其中，所述多個噴嘴繞著中心噴嘴同心地佈置。
  18. 如請求項16所述的方法，還包括：調整所述多個噴嘴與所述第一積體電路晶片之間的距離。
  19. 如請求項13所述的方法，其中，固化所述模制化合物發生在180℃和300℃之間包括端點的溫度下。
  20. 如請求項13所述的方法，其中，所述第一積體電路晶片包括動態隨機存取記憶體(DRAM)晶片，所述第二積體電路晶片包括片上系統(SoC)，並且最小化產量損失包括減少DRAM資料保持時間劣化。
  21. 如請求項20所述的方法，其中，減少DRAM資料保持時間劣化包括：通過使用所述形成氣體重組一個或多個斷裂的鍵，減少由所述固化引起的斷裂的矽-氫鍵的數量。
TW105136722A 2015-11-10 2016-11-10 提高多晶片集成工藝的產量的方法和系統 TWI720054B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562253223P 2015-11-10 2015-11-10
US62/253,223 2015-11-10

Publications (2)

Publication Number Publication Date
TW201727722A TW201727722A (zh) 2017-08-01
TWI720054B true TWI720054B (zh) 2021-03-01

Family

ID=58664247

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105136722A TWI720054B (zh) 2015-11-10 2016-11-10 提高多晶片集成工藝的產量的方法和系統

Country Status (3)

Country Link
US (3) US10056363B2 (zh)
CN (1) CN106684005B (zh)
TW (1) TWI720054B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056363B2 (en) 2015-11-10 2018-08-21 Marvell World Trade Ltd. Methods and systems to improve yield in multiple chips integration processes
CN107845635A (zh) * 2017-10-31 2018-03-27 长江存储科技有限责任公司 一种存储结构及其形成方法
CN110828321A (zh) * 2019-09-30 2020-02-21 广东芯华微电子技术有限公司 一种大板扇出型系统集成封装结构及其方法
US11791283B2 (en) 2021-04-14 2023-10-17 Nxp Usa, Inc. Semiconductor device packaging warpage control
US20220392777A1 (en) * 2021-06-03 2022-12-08 Nxp Usa, Inc. Semiconductor device packaging warpage control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
TW200408050A (en) * 2003-10-08 2004-05-16 United Microelectronics Corp Method and structure for a wafer level packaging
US20100304537A1 (en) * 2005-06-17 2010-12-02 Joo Sung Park Semiconductor Devices Including a Topmost Metal Layer with at Least one Opening and Their Methods of Fabrication
US20120187598A1 (en) * 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011024270A1 (ja) * 2009-08-26 2011-03-03 Hoya株式会社 フツリン酸ガラス、プレス成形用ガラス素材、光学素子ブランク、光学素子およびそれらの製造方法ならびにガラス成形体の製造方法
US20130289187A1 (en) * 2010-10-19 2013-10-31 Sumitomo Bakelite Company Limited Resin composition for encapsulation and electronic component device
US10056363B2 (en) * 2015-11-10 2018-08-21 Marvell World Trade Ltd. Methods and systems to improve yield in multiple chips integration processes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
TW200408050A (en) * 2003-10-08 2004-05-16 United Microelectronics Corp Method and structure for a wafer level packaging
US20100304537A1 (en) * 2005-06-17 2010-12-02 Joo Sung Park Semiconductor Devices Including a Topmost Metal Layer with at Least one Opening and Their Methods of Fabrication
US20120187598A1 (en) * 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages

Also Published As

Publication number Publication date
US10431574B2 (en) 2019-10-01
US10056363B2 (en) 2018-08-21
US10896900B2 (en) 2021-01-19
CN106684005A (zh) 2017-05-17
US20170133358A1 (en) 2017-05-11
US20200013768A1 (en) 2020-01-09
CN106684005B (zh) 2021-08-03
US20180331088A1 (en) 2018-11-15
TW201727722A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
TWI720054B (zh) 提高多晶片集成工藝的產量的方法和系統
US10163711B2 (en) Methods of packaging semiconductor devices including placing semiconductor devices into die caves
US9012269B2 (en) Reducing warpage for fan-out wafer level packaging
CN102157400B (zh) 高集成度晶圆扇出封装方法
WO2018236585A1 (en) REDISTRIBUTION LAYER FORMATION METHOD FOR ADVANCED CANNING APPLICATIONS
KR20050063700A (ko) 반도체장치의 제조방법 및 반도체장치
TW201639093A (zh) 扇出型封裝物中之分離聚合物
US11532569B2 (en) Method for manufacturing semiconductor package structure
CN102163603B (zh) 系统级扇出晶圆封装结构
CN102169879B (zh) 高集成度晶圆扇出封装结构
US11390000B2 (en) Wafer level transfer molding and apparatus for performing the same
CN105374731A (zh) 封装方法
JP2021535613A (ja) ウェハレベルパッケージ方法及びパッケージ構造
TW202008531A (zh) 封裝結構
US20230335415A1 (en) Method of manufacturing semiconductor device
TWI781913B (zh) 記憶體裝置中的結構完整性之提供技術
CN111370329A (zh) 扇出型晶圆级封装方法
US8951834B1 (en) Methods of forming solder balls in semiconductor packages
Kajikawa Fan-out wafer-level packaging advanced manufacturing solution for fan-out WLP/PLP by DFD (die face down) compression mold
US9449911B1 (en) Fan-out wafer level package and manufacturing method thereof
CN108962767B (zh) 半导体结构及其形成方法
CN111370334B (zh) 3d封装方法
CN111370327B (zh) 扇入型晶圆级封装方法
US20240055366A1 (en) Spacer for chips on wafer semiconductor device assemblies
US20240063067A1 (en) Semiconductor device with a porous air vent