CN106684005B - 在多芯片集成工艺中提高产量的方法和系统 - Google Patents

在多芯片集成工艺中提高产量的方法和系统 Download PDF

Info

Publication number
CN106684005B
CN106684005B CN201610980755.1A CN201610980755A CN106684005B CN 106684005 B CN106684005 B CN 106684005B CN 201610980755 A CN201610980755 A CN 201610980755A CN 106684005 B CN106684005 B CN 106684005B
Authority
CN
China
Prior art keywords
chamber
integrated circuit
synthesis gas
gas
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610980755.1A
Other languages
English (en)
Other versions
CN106684005A (zh
Inventor
常润滋
W·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kaiwei International Co
Marvell International Ltd
Marvell Asia Pte Ltd
Original Assignee
Marvell Asia Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell Asia Pte Ltd filed Critical Marvell Asia Pte Ltd
Publication of CN106684005A publication Critical patent/CN106684005A/zh
Application granted granted Critical
Publication of CN106684005B publication Critical patent/CN106684005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开包括涉及在多芯片集成工艺中提高产量的方法和系统的系统和技术。在一些实施方式中，该方法包括：在室中提供被支撑在载体上的第一集成电路芯片和第二集成电路芯片；流动模塑料以覆盖第一集成电路芯片、第二集成电路芯片和载体；以及在固化模塑料的同时使合成气体流入室中。

Description

在多芯片集成工艺中提高产量的方法和系统
相关申请的交叉参考
本申请要求于2015年11月10日提交的标题为“Method to improve memory yieldin multiple chips integration process”的美国临时申请第62/253,223号的权益，其内容结合于此作为参考。
技术领域
本公开描述了与半导体制造相关联的系统和技术，更具体地，涉及半导体的封装。
背景技术
多芯片三维(3D)集成是现代集成电路技术的一种方式，其以在更强有力的电子系统中持续增加功能的方式来封装存储芯片。3D集成工艺可以包括多芯片集成工艺，诸如扇出模制工艺。这种扇出模制工艺可以包括用于满足制造质量规格的高温(例如，>200℃)工艺。模制通常涉及在通常为大约180℃的温度下在芯片区域的暴露表面上流动熔化的环氧化合物。然后，环氧化合物可以在相近或稍微提升的温度(例如，180℃至260℃)下固化以实现结束3D芯片集成工艺的交联。
发明内容
本公开包括在多芯片集成工艺中提高产量的系统和技术。
根据所描述的系统和技术的一方面，一种装置包括：室，具有气体出口；压板，位于室内并且被配置为支撑衬底；材料引入端口，通过室中的第一开口限定；气体引入端口，被配置为将气体的完全可调混合物传输到室中；控制器，被配置为确定将通过气体引入端口流动的气体的混合物的摩尔比、压力和温度；以及加热器，被配置为固化通过气体引入端口分配的模塑料。
实施方式可以包括以下一个或多个。该装置包括第一阀和第二阀，每个阀均被配置为基于来自控制器的控制信号进行调整，以分别向气体引入端口在第一压力下提供第一量的第一气体以及在第二压力下提供第二量的第二气体。该装置包括加热器，其被配置为在将气体的完全可调混合物通过气体引入端口传输至室中之前加热气体的完全可调混合物。该装置包括被配置为在三个正交方向上移动压板的致动器。该装置包括室的顶盖。材料引入端口与顶盖一体形成。气体引入端口包括关于中心喷嘴以同心圆方式布置的多个喷嘴。气体引入端口具有跨越(span)压板的宽度的宽度。加热器位于压板内。气体引入端口被配置为当加热器处于操作状态时传输气体的完全可调混合物。材料引入端口是分配设备的一部分，分配设备具有被配置为在两个垂直方向上移动引入端口的致动器。
根据所述系统和技术的另一方面，一种方法包括在多芯片集成中最小化产量损失，该方法包括：在室中提供被支撑在载体上的第一集成电路芯片和第二集成电路芯片；流动模塑料以覆盖第一集成电路芯片、第二集成电路芯片和载体；以及在固化模塑料的同时将合成气体流入室中。
实施方式包括以下特征中的一个或多个。合成气体包括H2和N2。该方法包括：控制合成气体在室中的压力以增加合成气体渗入到第一集成电路芯片的栅极氧化物和硅表面的程度。该方法包括：控制合成气体的温度以增加合成气体渗入第一集成电路芯片的栅极氧化物和硅表面的程度。将合成气体流入室包括：通过在室的顶盖中限定的多个喷嘴引入合成气体。多个喷嘴关于中心喷嘴同心地布置。该方法包括：调整多个喷嘴与第一集成电路芯片之间的距离以及H2和N2的摩尔百分比。固化模塑料发生在180℃和300℃之间的温度。第一集成电路芯片包括动态随机存取存储器(DRAM)芯片，第二集成电路芯片包括芯片上系统(SoC)，并且最小化产量损失包括减少DRAM数据保持时间的劣化。减少DRAM数据保持时间的劣化包括：通过使用合成气体再形成一个或多个破损硅-氢键来减少由固化所引起的多个破损键。
所述系统和技术可以包括以电子电路、计算机硬件、固件、软件或它们的组合所实施的控制器。这可以包括实施程序的至少一个计算机可读介质，该程序用于使一个或多个数据处理装置(例如，包括可编程处理器的控制器)来执行所述操作。
所述系统和技术可以减少(例如，消除)与针对诸如动态随机存取存储器(DRAM)芯片的集成电路在大气环境中发生的高温制造工艺相关联的问题。这些问题包括减小由于集成电路的化学劣化所引起的芯片的性能参数。
在以下附图和说明中阐述一个或多个实施方式的细节。其他特征和优势可以从说明书、附图和权利要求书中变得明显。
附图说明
图1示出了用于3D封装多个IC芯片的系统。
图2示出了IC芯片与硅衬底之间的界面。
图3示出了3D封装扇出集成工艺。
图4示出了可用于在图1所示系统中提供合成气体的喷嘴的布置。
图5是示出3D集成工艺的流程图，其不会负面地影响DRAM芯片的保持时间。
各个附图中类似的参考标号表示类似的元件。
具体实施方式
本文描述的系统和技术可实施为在电子系统(例如，无线通信设备、电子数据存储设备、通道介质访问/控制设备)中封装一个或多个器件，诸如一个或多个集成电路(IC)器件。
图1示出了可用于封装半导体部件的系统100。系统100包括室102。在室102内具有压板104，其可通过致动器106沿着三个正交方向(例如，x、y和z方向)致动。室102可以通过真空泵(未示出)经由气体出口108来排空，以从室102去除大气，使得大气环境被真空环境所代替。所选气体或气体混合物可以通过入口110导入室102。入口110连接至包括喷嘴的分配头114，气体通过喷嘴可以被引入室102。
支撑第一IC器件118和第二IC器件120的载体衬底116被放置在压板104上。虽然在图1中仅示意性示出了载体衬底116，但载体衬底116还可以包括背侧层压板(未示出)。在图2中示出了包含在虚线框122中的区域的放大图。
具有引入端口113的材料引入设备112被用于将模塑料144传输至第一IC器件118和第二IC器件120。引入设备112可以沿着x-y方向移动，或者该设备可以静止且致动器106可用于在设备112下方定位载体衬底116以接收模塑料144。
模塑料144可以是环氧。环氧是用于表示环氧树脂的基本组成和加工终端产品以及环氧官能团的俗名的术语。还已知为聚环氧化合物的环氧树脂是一类包含环氧基的活性预聚物和聚合物。环氧树脂可以通过均聚与自身反应(交联)，或者与包括多官能胺类、酸(和酸酐)、醇类和硫醇的一些共反应剂反应。这些共反应剂通常称为硬化剂或固化剂，并且交联反应通常被称为固化。聚环氧化合物与其自身或多官能硬化剂的反应形成热固聚合物，通常具有高机械特性、耐温度和耐化学性。一旦固化，环氧化合物就不被高温熔化。
加热器可位于室102内的任何适当位置以在硬化模塑料144的固化工艺期间增加模塑料的温度。例如，加热器145可放置在压板104内。
图2示出了作为IC器件118的一部分的DRAM 200的一部分。DRAM 200上的信息被存储为电容器(例如，图2所示的沟槽电容器212)上的电荷。DRAM 200的每个单元均具有一个访问晶体管201和一个电容器212。DRAM被周期性地刷新以补偿可泄露的电荷。例如，DRAM可以每5-50毫秒进行刷新。
晶体管201包括沉积在半导体衬底214上的栅电极202和栅极氧化物层204。半导体衬底214例如可以是硅。栅极氧化物层204是将栅电极202与源电极206和漏电极208以及在晶体管200导通时连接源极和漏极的导电沟道分离的介电层。
M1是在存储芯片中形成金属互连的第一层级的第一金属。M1连接至漏电极208，用于访问外部信号(例如，在读和写操作中)。金属接触连接M1和访问晶体管有源区域。栅极氧化物层204可以通过氧化沟道的硅以形成二氧化硅的薄(例如，5-200nm)绝缘层来形成。栅极202通过在栅极氧化物层204之上沉积导电栅极材料来形成，从而形成晶体管200。栅极氧化物层204用作介电层，使得栅极可以维持用于调制源电极和漏电极之间的沟道的传导的电场。
还可以包括浅沟槽隔离件(STI)210，其是防止相邻的半导体器件部件之间的电流泄露的集成电路部件。STI 210可以早先在半导体器件制造工艺期间创建，在硅中蚀刻沟槽的图案以形成晶体管之前，沉积一种或多种介电材料(诸如二氧化硅)以填充沟槽。
栅极氧化物层204和硅衬底214之间的界面可以影响DRAM 200的性能。如图2右侧的放大插图所示，硅原子216通常拥有四价电子，因此形成四个键以形成完全饱和价电子层。在体硅衬底214的晶体结构中，每个硅原子都与其四个相邻的原子建立键，不存在非饱和键。
在硅-二氧化硅界面处，硅衬底214中的硅可以键合至氧220以形成二氧化硅，但是一个或多个硅晶体原子也可能丢失，导致形成陷阱218(和缺陷)的悬空硅键。该缺陷是电活跃的，并且影响晶体管201中的电荷的平衡。例如，根据与由悬空键引起的缺陷相关联的电荷的极性，用于控制源电极和漏电极之间的电荷流动的阈值电压可以偏移地更高或更低。这种电压偏移会使得电荷更容易地泄露出电容器212，或者使得电容器212更难以接收电荷。起作用的DRAM在刷新循环之间保持存储为电容器内的电荷的信息。例如，DRAM可以每5-50毫秒刷新。由于晶体管阈值电压偏移，DRAM可以不再能够在刷新循环之间保持信息，导致由DRAM数据保持劣化所引起的DRAM故障。当DRAM芯片不再满足保持时间的规格时，故障的DRAM芯片会导致保持时间产量损失。除了缺陷引发的器件阈值电压偏移之外，陷阱引发的栅极引发漏极泄露(GIDL)还可能引起DRAM保持时间故障。
氢原子222可以在硅悬空键中覆盖硅(即，硅原子具有一个或多个不饱和键)，以消除由反向键合至三个其他硅原子的硅原子的未成对的价电子所形成的缺陷。在IC芯片的制造期间(在它们的3D封装之前)，这些硅键通常通过使用包含氢气(H2)的合成气体来在后金属化工艺中钝化。
在3D封装工艺期间，可以在固化工艺期间使用高达200至260℃的温度。这种固化温度可以导致集成电路和硅衬底之间的界面处的钝化硅键的化学劣化，导致悬空硅键。换句话说，固化期间在提升温度下Si-H键的破损可以经由通过硅悬空键形成的陷阱来再激活界面。
例如，3D集成工艺中200–260℃之间的温度的固化可以导致将被集成的IC芯片的多于5％的系统产量损失。DRAM芯片的故障模式主要可以是DRAM数据保持时间的劣化。在3D封装模制/固化工艺期间在大约180℃的温度下，这些劣化通常由大气环境或低压环境中的Si-H键破损所引起。
图3示出了3D集成工艺300，其涉及DRAM芯片318和芯片系统(SoC)芯片316。在302中，载体衬底312可设置有背侧层压板314。随后，在304中，DRAM芯片318和SoC芯片316被加载并定位在载体衬底312上。在306中，芯片和衬底随后被放置在工艺室102中，其中模塑料320被分配在芯片316和318上和周围。模制通常涉及在通常大约180℃的温度下在芯片的暴露表面上流动熔化的环氧化合物。然后，可以在相近或稍微提升的温度(例如，180℃至260℃)下固化环氧化合物以实现结束3D芯片集成工艺的交联，从而产生固化的化合物密封DRAM和SoC芯片的面板或封装件。这种密封可以帮助防止芯片的物理损伤和腐蚀。在308中，在固化之后，面板可以被研磨以露出嵌入的DRAM和SoC芯片。在310中，进行其他工艺，诸如再分布层(RDL)、凸块下金属(UMB)、落球(ball drop)的沉积和回流工艺。RDL是芯片上的额外金属层，其使得集成电路的IO焊盘可用于芯片上的其他位置。然后，3D封装工艺可完成以下分层和裸片锯切。
由于306处使用的提升温度，系统100可用于减小(例如，消除)产量损失。通过使用更好控制的环境，可以修复在模制和固化工艺(即，306)中在提升温度下由Si-H键破损创建的表面陷阱，这又会最小化DRAM和系统产量损失。
在306中提升温度下的固化工艺期间，可以通过将合成气体319流入(例如，通过分配头114)工艺室102来修复破损的Si-H键。合成气体319可以包括氢气(H2)和氮气(N2)的混合物。除了氢气H2之外，可以在合成气体319中使用氢自由基和/或氢离子。在这种情况下，氢离子或自由基在传输至合成气体处理室之前在另一射频(RF)供电室中远程生成。合成气体的摩尔组成(氢和氮之间)完全可调。氢气与氮气的比率可以基于应用来调整。通常，合成气体包含大约5-15％的氢气。由于氢气的反应，包括惰性气体可以帮助提高工艺安全性。此外，Si-H键的形成是放热过程，并且控制合成气体混合物中的氢气的量可以帮助优化Si-H键的修复。
可通过控制器132来修改合成气体的比率，其中控制器132向分别与氮气箱124和氢气箱126相关联的阀128和130发送电子控制信号134。通过将阀128和130打开到不同程度，具有氢和氮的不同比率的合成气体可以在气体传输系统136中混合并引导至入口110。气体混合物的压力还可以通过阀128和130控制。
入口110还可以包括也被控制器132控制(电连接未示出)的加热器138，其将所选温度下的气体传输至分配头114。例如，当氢气和氮气的最佳比率被用于合成气体时，其可以在高达400-450℃之间的温度下传输到室102中。在更高温度和/或更高压力下引入合成气体可以通过H2更有效地渗入硅和栅极氧化物层之间的界面而增加Si-H键修复的速率。目的是通过合成气体治愈Si-H断裂键(即，重新形成Si-H键)，这在治愈速率超过键破损速率的温度和压力组合下，不影响固化工艺。
即使在合成气体在400-450℃之间的温度下传输时，在用于固化的热量经由热传导从加热器145通过衬底116提供进入模塑料144的情况下，仍然在400-450℃以下的温度下发生固化。换句话说，加热的合成气体不需要提供用于固化模塑料144的热量。通过使用合成气体来提供受控环境，所完成的产品可具有较高的质量且具有非常低的缺陷率。通常，在不存在其他限制因素(例如，诸如铝、合金的材料劣化或熔化的温度)的情况下，在键破损率超过键治愈率之前在最高的温度下执行固化。
对于期望硅悬空键的更多表面陷阱的应用来说，例如，当高介电常数膜沉积在硅衬底上作为栅极氧化物层时，合成气体混合物中氢气的百分比组成可以增加到15-25％。
控制器132以及阀128和130还可以用于调整通过分配头114传输到室102中的气体的压力。通常，引入室102的合成气体的压力在1atm和10atm之间。例如，室102中更高的压力可以增加H2渗入到栅极氧化物层204和硅衬底124之间的界面中，允许更好的沟道表面钝化。沟道表面钝化表示通过用氢自由基钝化硅来修复悬空硅键以在晶体管的沟道区域中(例如，在源电极206和漏电极208之间)形成Si-H键。Si-H键的形成帮助最小化界面陷阱，帮助晶体管在其规格内保持阈值电压。
通过添加温度和压力的控制，所公开的系统将具有产生合成气体的完全可调混合物以及折中诸如治愈时间(即，系统生产率)的其他有意义参数的能力。例如，如果合成气体的温度和/或压力不足够高，则再形成Si-H键会比固化3D封装件所需的时间更长，由此降低了系统3D封装生产率。
通过在306的固化期间治愈、形成或再形成任何破损的Si-H键，固化可以发生在180℃左右或高于180℃的(低)温下。在较高压力(即，1-10atm)下提供合成气体的能力是Si-H键修复的促进条件。
代替使分配头与室102的顶盖140分离，分配头可以制造为顶盖的集成部分。通常，致动器106可用于基于工程结果需要来调整室102的顶盖140与模塑料144的表面之间的距离142。距离142可以基于工艺要求从零调整到特定高度。
工程结构需要的示例包括完成的面板表内粗糙度、应力或其他特征。工艺要求的示例是室102内的气流流速。
为了在合成气体的传输中实现更好的均匀性，分配头114(其可以是独立元件或者集成形成到室102的顶盖140中)可以类似于淋浴头的形状来设计。图4示出了淋浴头结构400，其中喷嘴402关于中心喷嘴404以同心圆方式布置。在一些实施方式中，淋浴头结构400的宽度覆盖顶盖140的整个宽度。
图5示出了基于本文公开的方法和系统以在存储芯片的3D集成工艺期间保持高产量的工艺500。在502中，控制器(例如，控制器132)确定合成气体的摩尔比和将被传输至工艺室(例如，室102)的合成气体的压力。在一个实施例中，控制器132包括用于确定氢气和氮气的摩尔比以及基于固化温度和表面陷阱密度的估计的压力的处理器。使用与栅极氧化物层一样的高介电材料的IC芯片可具有表面陷阱的较高密度。
在这种情况下，氢气的较高比率(例如，体积百分比在15-25％之间)被设置在合成气体中。合成气体的压力还基于3D封装工艺的条件来调整(例如，使用阀128和130)。当在较高温度下发生固化时，较高压力的合成气体被传输到室中以在钝化悬空硅键的过程中帮助增加合成气体渗入IC芯片与硅衬底之间的界面中的程度。
在504中，第一IC芯片和第二IC芯片被加载到载体衬底上。根据应用，附加IC芯片可加载到载体衬底(其在3D封装工艺中被集成)上。载体衬底被可以沿着三个正交方向移动的压板(例如，压板104)支撑。
在506中，材料引入设备(例如，材料引入设备112)分配模塑料(诸如还没有固化的环氧树脂)以覆盖第一集成电路芯片和第二集成电路芯片的暴露表面。材料引入设备112可以被致动或者载体衬底可以移动到材料引入设备112下方的位置来接收模塑料。
在508中，设置合成气体的分配喷嘴与模塑料的顶表面之间的垂直距离。垂直距离可以为零、接近零或达到适合于应用的任何距离。分配喷嘴可以限定在分配头中，或者其可以形成为工艺室的顶盖的集成部分。在设置垂直距离之后，压板被垂直地移动以在所选距离处定位载体衬底。
在510中，加热器(例如，加热器145)在502中用于计算合成气体的摩尔比和压力的固化温度下固化模塑料。模塑料被加热到固化温度。加热器可以是压板的一部分，或者其可以定位在工艺室中的其他位置。
与固化工艺同时地，合成气体以502中确定的摩尔比、压力和温度下流动。在Si-H键破损率(由于固化的高温)超过Si-H在再形成率之前，固化可以发生在最高的温度下，从而提高系统生产率。换句话说，固化可以在更高的温度下更快完成，并且在每单位时间内可以3D封装更多的IC芯片。使合成气体与固化工艺同时流动可以帮助确保破损的Si-H键的修复不会负面地影响3D封装系统的生产率。不需要与用于固化模塑料的时间独立的附加工艺时间来具体地治愈破损的Si-H键。
在512中，在模塑料固化之后，包含3D封装芯片的固化面板被研磨以露出第一IC芯片和第二IC芯片的顶表面。此后，在514中，沉积以下一个或多个：再分布层、凸块下金属和落球。还可以在完成沉积之后发生回流工艺。回流工艺用于在凸块下金属化(UBM)与焊料之间形成金属连接。在沉积焊料之后，回流工艺用于形成均匀的焊料球体。其是倒装封装中的优选工艺。
通常，除扇出模式工艺之外，合成气体还可用于在其他封装应用中治愈Si-H键。扇出晶圆级封装(FOWLP)可以利用超过标准晶圆级芯片规模封装(WLCSP)的能力的互连密度来封装半导体芯片。在FOWLP中，在用模塑料覆盖IC芯片之前，可以在本地半导体晶圆上的输入/输出(I/O)位置处制造金属(例如，铜)柱。Cu柱在裸片前表面上通过模制提供电流通路。接下来，利用暴露的Cu柱和凸块阵列之间的互连在面板前表面上执行积累(buildup)工艺。
本文公开的方法和系统用于将具有完全可调比率的H2和N2的合成气体引入到3D封装工艺的高温操作中，这可以提高存储器件和系统产量。本文公开的方法高度适合于芯片集成技术的未来发展。
本发明的其他方面涉及以下一个或多个方面。
一种用于在多芯片集成中最小化产量损失的方法，该方法包括：在室中提供被支撑在载体上的第一集成电路芯片和第二集成电路芯片；流动模塑料以覆盖第一集成电路芯片、第二集成电路芯片和载体；以及在固化模塑料的同时将合成气体流入室中。
合成气体包括H2和N2。该方法包括：控制合成气体在室中的压力以增加合成气体渗入到第一集成电路芯片的栅极氧化物和硅表面的程度。该方法包括：控制合成气体的温度以增加合成气体渗入第一集成电路芯片的栅极氧化物和硅表面的程度。将合成气体流入室包括：通过在室的顶盖中限定的多个喷嘴引入合成气体。多个喷嘴关于中心喷嘴同心地布置。该方法包括：调整多个喷嘴与第一集成电路芯片之间的距离以及H2和N2的摩尔百分比。固化模塑料发生在180℃和300℃之间的温度下。第一集成电路芯片包括动态随机存取存储器(DRAM)芯片，第二集成电路芯片包括芯片上系统(SoC)，并且最小化产量损失包括减少DRAM数据保持时间的劣化。减少DRAM数据保持时间的劣化包括：通过使用合成气体再形成一个或多个破损硅-氢键来减少由固化所引起的多个破损键。
一种装置包括：室，具有气体出口；压板，位于室内并且被配置为支撑衬底；材料引入端口，通过室中的第一开口限定；气体引入端口，被配置为将气体的完全可调混合物传输到室中；控制器，被配置为确定将通过气体引入端口流动的气体的混合物的摩尔比、压力和温度；以及加热器，被配置为固化通过气体引入端口分配的模塑料。
该装置包括第一阀和第二阀，每个阀均被配置为基于来自控制器的控制信号进行调整，以分别向气体引入端口在第一压力下提供第一量的第一气体以及在第二压力下提供第二量的第二气体。该装置包括加热器，其被配置为在气体的完全可调混合物通过气体引入端口传输至室中之前加热气体的完全可调混合物。该装置包括被配置为在三个正交方向上移动压板的致动器。该装置包括室的顶盖。材料引入端口与顶盖一体形成。气体引入端口包括关于中心喷嘴以同心圆方式布置的多个喷嘴。气体引入端口具有跨越压板的宽度的宽度。加热器位于压板内。气体引入端口被配置为当加热器处于操作状态时传输气体的完全可调混合物。材料引入端口是分配设备的一部分，分配设备具有被配置为在两个垂直方向上移动引入端口的致动器。
上面详细描述了少数实施例，并且各种修改是可能的。术语“控制器”包括用于处理数据的所有装置、设备和机构，例如通过可编程处理器、计算机或多处理器或计算机。除硬件之外，该装置可以包括为考虑的计算机程序创建执行环境的代码，例如组成处理器固件、数据库管理系统、操作系统或它们中的一个或多个的组合的代码。
程序(还已知为计算机程序、软件、软件应用、脚本或代码)(例如用于对控制器进行控制)可以任何形式的编程语言写入，包括编译或解释语言或者说明性或过程语言，并且可以以任何形式展开，包括作为独立的程序或者作为模块、部件、子程序或者适合于计算环境的其他单元。
虽然说明书包含许多具体的细节，但这些不应视为对要求的范围的限制，而是特征的描述可以专用于特定实施例。在具体实施例的条件下在该说明书中描述的特定特征还可以在单个实施例中组合实施。相反，在单个实施例中描述的各个特征还可以在多个独立的实施例中实施或者以任何适当的再组合来实施。此外，尽管上面将特征描述为以特定组合动作且初始如此声明，但在一些情况下，来自所声明的组合的一个或多个特征可以从该组合组去除，并且所声明的组合可以用于再组合或各种再组合。
类似地，虽然在附图中以特定顺序描述了操作，但这不应理解为以所示顺序或顺序的顺序来执行这些操作，或者执行所有所示操作以实现期望的结果。在特定环境下，多任务和并行处理是有利的。此外，上述实施例中的各个系统部件的分离不应理解为在所有实施例中要求这些操作。
其他实施例落入以下权利要求书的范围。

Claims (21)

1.一种用于在多芯片集成中最小化产量损失的方法，所述方法包括：
在室中提供被支撑在载体上的第一集成电路芯片和第二集成电路芯片；
流动模塑料以覆盖所述第一集成电路芯片、所述第二集成电路芯片和所述载体；以及
在固化所述模塑料的同时将合成气体流入所述室中，其中所述合成气体包括H2。
2.根据权利要求1所述的方法，其中所述合成气体还包括N2。
3.一种用于在多芯片集成中最小化产量损失的方法，所述方法包括：
在室中提供被支撑在载体上的第一集成电路芯片和第二集成电路芯片；
流动模塑料以覆盖所述第一集成电路芯片、所述第二集成电路芯片和所述载体；
确定合成气体中的H2和N2的摩尔比；以及
在固化所述模塑料的同时将所述合成气体流入所述室中。
4.根据权利要求3所述的方法，还包括：控制所述合成气体在所述室中的压力，以增加所述合成气体渗入到所述第一集成电路芯片的栅极氧化物和硅表面的程度。
5.根据权利要求4所述的方法，还包括：控制所述合成气体的温度以增加所述合成气体渗入所述第一集成电路芯片的栅极氧化物和硅表面的程度。
6.根据权利要求3所述的方法，其中将所述合成气体流入所述室包括：通过在所述室的顶盖中限定的多个喷嘴引入所述合成气体。
7.根据权利要求6所述的方法，其中所述多个喷嘴关于中心喷嘴同心地布置。
8.根据权利要求6所述的方法，还包括：调整所述多个喷嘴与所述第一集成电路芯片之间的距离。
9.根据权利要求3所述的方法，其中固化所述模塑料发生在180℃以上以及300℃以下的温度。
10.根据权利要求3所述的方法，其中所述第一集成电路芯片包括动态随机存取存储器(DRAM)芯片，所述第二集成电路芯片包括芯片上系统(SoC)，并且最小化产量损失包括减少DRAM数据保持时间的劣化。
11.根据权利要求10所述的方法，其中减少DRAM数据保持时间的劣化包括：使用所述合成气体来再形成一个或多个破损键，以减少由所述固化引起的多个破损硅-氢键。
12.一种用于封装半导体部件的装置，包括：
室，具有气体出口；
压板，位于所述室内并且被配置为支撑衬底；
材料引入端口，通过所述室中的第一开口限定；
气体引入端口，被配置为将气体的完全可调混合物传输到所述室中；
控制器，被配置为确定将通过所述气体引入端口流动的所述气体的完全可调混合物的摩尔比、压力和温度；以及
加热器，被配置为当所述室中存在所述气体的完全可调混合物时固化所述衬底上的模塑料，通过所述材料引入端口分配所述模塑料，
其中所述气体的完全可调混合物包括H2。
13.根据权利要求12所述的装置，还包括第一阀和第二阀，每个阀均被配置为基于来自所述控制器的控制信号进行调整，以分别向所述气体引入端口在第一压力下提供第一量的第一气体以及在第二压力下提供第二量的第二气体。
14.根据权利要求12所述的装置，还包括：加热器，被配置为在将所述气体的完全可调混合物通过所述气体引入端口传输到所述室中之前，加热所述气体的完全可调混合物。
15.根据权利要求12所述的装置，还包括：致动器，被配置为在三个正交方向上移动所述压板。
16.根据权利要求12所述的装置，还包括所述室的顶盖，其中所述材料引入端口与所述顶盖一体形成。
17.根据权利要求12所述的装置，其中所述气体引入端口包括关于中心喷嘴以同心圆方式布置的多个喷嘴。
18.根据权利要求12所述的装置，其中所述气体引入端口具有跨越所述压板的宽度的宽度。
19.根据权利要求12所述的装置，其中所述加热器被设置在所述压板内。
20.根据权利要求19所述的装置，其中所述控制器被配置为当所述加热器处于操作状态时通过所述气体引入端口传输所述气体的完全可调混合物。
21.根据权利要求12所述的装置，其中所述材料引入端口是分配设备的一部分，所述分配设备具有被配置为在两个垂直方向上移动所述引入端口的致动器。
CN201610980755.1A 2015-11-10 2016-11-08 在多芯片集成工艺中提高产量的方法和系统 Active CN106684005B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562253223P 2015-11-10 2015-11-10
US62/253,223 2015-11-10

Publications (2)

Publication Number Publication Date
CN106684005A CN106684005A (zh) 2017-05-17
CN106684005B true CN106684005B (zh) 2021-08-03

Family

ID=58664247

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610980755.1A Active CN106684005B (zh) 2015-11-10 2016-11-08 在多芯片集成工艺中提高产量的方法和系统

Country Status (3)

Country Link
US (3) US10056363B2 (zh)
CN (1) CN106684005B (zh)
TW (1) TWI720054B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056363B2 (en) 2015-11-10 2018-08-21 Marvell World Trade Ltd. Methods and systems to improve yield in multiple chips integration processes
CN107845635A (zh) * 2017-10-31 2018-03-27 长江存储科技有限责任公司 一种存储结构及其形成方法
CN110828321A (zh) * 2019-09-30 2020-02-21 广东芯华微电子技术有限公司 一种大板扇出型系统集成封装结构及其方法
US11791283B2 (en) 2021-04-14 2023-10-17 Nxp Usa, Inc. Semiconductor device packaging warpage control
US20220392777A1 (en) * 2021-06-03 2022-12-08 Nxp Usa, Inc. Semiconductor device packaging warpage control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
CN102300823A (zh) * 2009-08-26 2011-12-28 Hoya株式会社 氟磷酸盐玻璃、模压成型用玻璃材料、光学元件坯料、光学元件及其制造方法和玻璃成型体的制造方法
US20120187598A1 (en) * 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages
CN103168061A (zh) * 2010-10-19 2013-06-19 住友电木株式会社 密封用树脂组合物和电子部件装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI222705B (en) * 2003-10-08 2004-10-21 United Microelectronics Corp Method and structure for a wafer level packaging
KR100653715B1 (ko) * 2005-06-17 2006-12-05 삼성전자주식회사 적어도 하나의 개구부를 갖는 최상부 금속층을 구비하는반도체 소자들 및 그 제조방법들
US10056363B2 (en) * 2015-11-10 2018-08-21 Marvell World Trade Ltd. Methods and systems to improve yield in multiple chips integration processes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107184A (en) * 1998-12-09 2000-08-22 Applied Materials, Inc. Nano-porous copolymer films having low dielectric constants
CN102300823A (zh) * 2009-08-26 2011-12-28 Hoya株式会社 氟磷酸盐玻璃、模压成型用玻璃材料、光学元件坯料、光学元件及其制造方法和玻璃成型体的制造方法
CN103168061A (zh) * 2010-10-19 2013-06-19 住友电木株式会社 密封用树脂组合物和电子部件装置
US20120187598A1 (en) * 2011-01-20 2012-07-26 Kuo-Yuan Lee Method and apparatus of compression molding to reduce voids in molding compounds of semiconductor packages

Also Published As

Publication number Publication date
US10431574B2 (en) 2019-10-01
TWI720054B (zh) 2021-03-01
US20180331088A1 (en) 2018-11-15
US20170133358A1 (en) 2017-05-11
CN106684005A (zh) 2017-05-17
US10056363B2 (en) 2018-08-21
TW201727722A (zh) 2017-08-01
US10896900B2 (en) 2021-01-19
US20200013768A1 (en) 2020-01-09

Similar Documents

Publication Publication Date Title
CN106684005B (zh) 在多芯片集成工艺中提高产量的方法和系统
US11244924B2 (en) Tri-layer CoWoS structure
CN110137151B (zh) 半导体器件和制造方法
US10163853B2 (en) Formation method of chip package
TWI528471B (zh) 半導體裝置及其製造方法
CN108074828A (zh) 封装结构及其形成方法
US11532569B2 (en) Method for manufacturing semiconductor package structure
CN106057760A (zh) 半导体器件及其形成方法
TW201639112A (zh) 半導體元件及製造方法
US11390000B2 (en) Wafer level transfer molding and apparatus for performing the same
CN105374731A (zh) 封装方法
US11817425B2 (en) Package structure with underfill
US11855067B2 (en) Integrated circuit package and method
US9608202B1 (en) Provision of structural integrity in memory device
US10559495B2 (en) Methods for processing semiconductor dice and fabricating assemblies incorporating same
CN108962767B (zh) 半导体结构及其形成方法
US20230402428A1 (en) Method of forming package structure
CN111370334B (zh) 3d封装方法
US10607695B2 (en) Provision of structural integrity in memory device
US20140199810A1 (en) Methods for Forming Semiconductor Devices Using Sacrificial Layers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20200426

Address after: Singapore City

Applicant after: Marvell Asia Pte. Ltd.

Address before: Ford street, Grand Cayman, Cayman Islands

Applicant before: Kaiwei international Co.

Effective date of registration: 20200426

Address after: Ford street, Grand Cayman, Cayman Islands

Applicant after: Kaiwei international Co.

Address before: Hamilton, Bermuda

Applicant before: Marvell International Ltd.

Effective date of registration: 20200426

Address after: Hamilton, Bermuda

Applicant after: Marvell International Ltd.

Address before: Saint Michael

Applicant before: MARVELL WORLD TRADE Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant