TWI708410B - 可變電阻式記憶體及其製造方法 - Google Patents

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Abstract

本發明提供一種可變電阻式記憶體。該可變電阻式記憶體，包括：一下電極；一金屬氧化層，形成於該下電極上，其中該金屬氧化層包括複數個導電絲區域，每一導電絲區域具有一底部與一頂部，且該底部的寬度大於該頂部的寬度，其中該等導電絲區域包括氧空缺，該金屬氧化層中該等導電絲區域以外的區域為含氮區域；以及複數個上電極，形成於該金屬氧化層上，分別對應該等導電絲區域。

Description

可變電阻式記憶體及其製造方法
本發明係有關於一種可變電阻式記憶體，特別是有關於一種可增強局部電場的可變電阻式記憶體。
可變電阻式記憶體(resistive random access memories，RRAM)具有運算速度快、低功率消耗等優點，是下一代非揮發性記憶體的理想選擇。可變電阻式記憶體於兩金屬電極間設置有過渡金屬氧化物(transition metal oxide，TMO)層，其操作過渡金屬氧化物層中導電絲(filament)的狀態以在高電阻狀態(HRS)以及低電阻狀態(LRS)之間進行電性切換。
然而，在可變電阻式記憶體的操作過程中，由於導電絲對於周圍環境相當敏感，造成對導電絲的形成與斷裂控制不易，而降低了可變電阻式記憶體的可靠性，例如反覆讀寫能力(endurance)與記憶保持力(retention)。
根據本發明的一實施例，提供一種可變電阻式記憶體。該可變電阻式記憶體，包括：一下電極；一金屬氧化層，形成於該下電極上，其中該金屬氧化層包括複數個導電絲區域，每一導電絲區域具有一底部與一頂部，且該底部的寬度大於該頂部的寬度；以及複數個上電極，形成於該金屬氧化層上，分別對應該等導電絲區域，其中每一導電絲區域的該底部與該下電極相鄰，該頂部與該上電極相鄰。
根據本發明的一實施例，提供一種可變電阻式記憶體的製造方法，包括下列步驟：提供一基板；形成複數個溝槽於該基板中；形成複數個下電極於該等溝槽中；形成複數個金屬氧化層於該等下電極上，並為該等下電極所包圍；對該等金屬氧化層進行一氮離子製程，以於該等金屬氧化層中形成複數個導電絲區域以及該等導電絲區域以外的含氮區域；以及形成複數個上電極於該等金屬氧化層上。
本發明藉由氮離子植入的相關製程(例如離子佈植、電漿、回火等)來定義、限制導電絲(filament)於過渡金屬氧化(TMO)層中的分布區域(即氧離子遷移形成的導通路徑)，有效增強元件中的局部電場(即導電絲區域的電場)。本發明具有特定導電絲分布態樣的可變電阻式記憶體(RRAM)可有效控制單一導電絲的形成與斷裂，避免多重導電絲的形成，促記憶體維持其可靠性，例如良好的反覆讀寫能力(endurance)與記憶保持力(retention)，且可降低成形(forming)/操作(operation)電壓，並抑制高電阻狀態(HRS)以及低電阻狀態(LRS)之間的波動，使元件保持良好操作視窗。
請參閱第1圖所示，可變電阻式記憶體10包括基板12、下電極14、金屬氧化層16、以及複數個上電極18。於基板12中形成有複數個通孔(via)，並填入有導電材料22。導電材料22例如可包括鎢或銅。於通孔的側壁與導電材料22之間，更包括形成有通孔襯墊(via liner) 24。通孔襯墊24可由氮化鉭/鉭或鈦/氮化鈦等多層材料層所構成。下電極14形成於基板12上，並與基板12中的導電材料22電性連接。下電極14為一連續式下電極，也就是，下電極14全面性地形成於基板12上。金屬氧化層16形成於下電極14上，且為一連續式金屬氧化層，也就是，金屬氧化層16全面性地形成於下電極14上。值得注意的是，金屬氧化層16包括複數個彼此相鄰的導電絲區域26，其中每一導電絲區域26具有底部28與頂部30，且底部28的寬度W B大於頂部30的寬度W T，亦可視為，導電絲區域26的底部28對下電極14的投影面積A B大於頂部30對下電極14的投影面積A T。在部分實施例中，導電絲區域26的底部28的寬度W B與頂部30的寬度W T的比例大約介於1:1~50:1。在部分實施例中，兩相鄰導電絲區域26的底部28可實質接觸或不接觸。此外，複數個上電極18彼此分離形成於金屬氧化層16上，分別對應導電絲區域26。下電極14與上電極18例如可由鈦、氮化鈦、鉭、氮化鉭、鉑、或金所構成。在部分實施例中，金屬氧化層16可由任何適合的過渡金屬氧化物(transition metal oxide，TMO)所構成，例如可由氧化鉿、氧化鈦、氧化鉭、氧化鋯、或氧化鎳所構成。值得注意的是，於金屬氧化層16中，導電絲區域26以外的區域32為含氮(離子)區域，對應其上方兩相鄰上電極18之間的區域。在部分實施例中，區域32的含氮濃度大約介於1
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10 14-1
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10 16cm -2。如第1圖所示，下電極14、金屬氧化層16 (包括導電絲區域26)、以及上電極18構成複數個可變電阻式記憶體單元10’。也就是，於基板12上，形成有複數個彼此以下電極14、金屬氧化層16相連接的可變電阻式記憶體單元10’。
本發明可變電阻式記憶體10更包括覆蓋層(capping layer) 34，形成於金屬氧化層16上，並覆蓋上電極18。在部分實施例中，覆蓋層34可由任何適合的金屬或金屬氧化物所構成，例如可由氧化鋁、鉿、或氧化鉭所構成。本發明可變電阻式記憶體10更包括介電材料層36，形成於覆蓋層34上，並填入相鄰上電極18之間的區域。在部分實施例中，介電材料層36可由氧化矽、氮化矽、或氮氧化矽所構成。此外，介電材料層36可藉由例如高密度電漿化學氣相沈積(HDP-CVD)製得。
請參閱第2圖所示，圖中實施例與第1圖的實施例之差異在於結構不同，以下僅說明相異處，而不再贅述相同處。在本實施例中，下電極14包括複數個分離部(14a、14b、14c)，分別形成於基板12上，並分別與基板12中的通孔電性連接。金屬氧化層16包括複數個分離部(16a、16b、16c)，分別形成於下電極14的各個分離部(14a、14b、14c)上。值得注意的是，金屬氧化層16的每一分離部(16a、16b、16c)包括一導電絲區域26。值得注意的是，於金屬氧化層16中，導電絲區域26以外的區域32為含氮(離子)區域。在部分實施例中，區域32的含氮濃度大約介於1
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10 14-1
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10 16cm -2。如第2圖所示，下電極14的一分離部(14a、14b、14c)、金屬氧化層16的一分離部(16a、16b、16c)(包括導電絲區域26)、以及一上電極18構成一可變電阻式記憶體單元10’。也就是，於基板12上，形成有複數個彼此分離的可變電阻式記憶體單元10’。
本發明可變電阻式記憶體10更包括覆蓋層(capping layer) 34，形成於基板12上，並覆蓋每一可變電阻式記憶體單元10’。本發明可變電阻式記憶體10更包括介電材料層36，形成於覆蓋層34上，並填入相鄰可變電阻式記憶體單元10’之間的區域。如第2圖所示，相鄰可變電阻式記憶體單元10’彼此以介電材料層36相隔。
請參閱第3圖所示，圖中實施例與第1圖的實施例之差異在於結構不同，以下僅說明相異處，而不再贅述相同處。在本實施例中，於基板12中通孔的上方，更包括形成有複數個彼此隔離的溝槽38，分別對應下方的通孔。下電極14包括複數個分離部(14a、14b、14c)，分別形成於基板12中的溝槽38，例如，分別形成於溝槽38的底部40與側壁42，並分別與下方的通孔電性連接。金屬氧化層16包括複數個分離部(16a、16b、16c)，分別形成於溝槽38中的下電極14的各個分離部(14a、14b、14c)上，並分別為下電極14的各個分離部(14a、14b、14c)所包圍。值得注意的是，金屬氧化層16的每一分離部(16a、16b、16c)包括一導電絲區域26。值得注意的是，於金屬氧化層16中，導電絲區域26以外的區域32為含氮(離子)區域。在部分實施例中，區域32的含氮濃度大約介於1
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10 16cm -2。如第3圖所示，下電極14的一分離部(14a、14b、14c)、金屬氧化層16的一分離部(16a、16b、16c)(包括導電絲區域26)、以及一上電極18構成一可變電阻式記憶體單元10’。也就是，於基板12的溝槽38中，形成有複數個彼此隔離的可變電阻式記憶體單元10’。
本發明可變電阻式記憶體10更包括覆蓋層(capping layer) 34，形成於基板12、下電極14、以及金屬氧化層16上，並覆蓋上電極18。本發明可變電阻式記憶體10更包括介電材料層36，形成於覆蓋層34上，並填入相鄰上電極18之間的區域。
請參閱第4圖所示，圖中實施例與第1圖的實施例之差異在於結構不同，以下僅說明相異處，而不再贅述相同處。在本實施例中，下電極14包括複數個分離部(14a、14b、14c)，分別形成於基板12上，並分別與基板12中的通孔電性連接。金屬氧化層16形成於下電極14上，且為一連續式金屬氧化層，也就是，金屬氧化層16全面性地形成於基板12與下電極14上，並覆蓋下電極14。值得注意的是，金屬氧化層16包括複數個彼此分離的導電絲區域26。值得注意的是，於金屬氧化層16中，導電絲區域26以外的區域32為含氮(離子)區域。在部分實施例中，區域32的含氮濃度大約介於1
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10 16cm -2。如第4圖所示，下電極14的一分離部(14a、14b、14c)、金屬氧化層16 (包括導電絲區域26)、以及一上電極18構成一可變電阻式記憶體單元10’。也就是，於基板12上，形成有複數個彼此以金屬氧化層16相連接的可變電阻式記憶體單元10’。
本發明可變電阻式記憶體10更包括覆蓋層(capping layer) 34，形成於金屬氧化層16上，並覆蓋上電極18。本發明可變電阻式記憶體10更包括介電材料層36，形成於覆蓋層34上，並填入相鄰上電極18之間的區域。
請參閱第5圖所示，圖中實施例與第1圖的實施例之差異在於結構不同，以下僅說明相異處，而不再贅述相同處。在本實施例中，下電極14包括複數個分離部(14a、14b、14c)，分別形成於基板12上，並分別與基板12中的通孔電性連接。金屬氧化層16形成於下電極14上，且為一連續式金屬氧化層，也就是，金屬氧化層16全面性地形成於基板12與下電極14上，並覆蓋下電極14。值得注意的是，金屬氧化層16包括複數個彼此分離的導電絲區域26。值得注意的是，於金屬氧化層16中，導電絲區域26以外的區域32為含氮(離子)區域。在部分實施例中，區域32的含氮濃度大約介於1
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10 16cm -2。此外，每一上電極18更包括延伸覆蓋金屬氧化層16的側壁44。如第5圖所示，下電極14的一分離部(14a、14b、14c)、金屬氧化層16 (包括導電絲區域26)、以及一上電極18構成一可變電阻式記憶體單元10’。也就是，於基板12上，形成有複數個彼此以金屬氧化層16相連接的可變電阻式記憶體單元10’。
本發明可變電阻式記憶體10更包括覆蓋層(capping layer) 34，形成於金屬氧化層16上，並覆蓋上電極18。本發明可變電阻式記憶體10更包括介電材料層36，形成於覆蓋層34上，並填入相鄰上電極18之間的區域。
請參閱第6A圖，為本發明的一實施例可變電阻式記憶體製造方法的剖面示意圖，首先，提供基板12。形成複數個通孔於基板12中。在通孔內形成導電材料22以及包圍導電材料22的通孔襯墊24。下電極層14以及金屬氧化層16依序形成於基板12上。
請參閱第6B圖，之後，形成圖案化光阻層46於金屬氧化層16上。之後，以圖案化光阻層46為罩幕，對金屬氧化層16進行氮離子製程，例如，氮離子佈植(nitrogen ion implantation)製程48。在部分實施例中，氮離子佈植製程48的佈植角度大約介於0度至45度之間，並旋轉4~8次，每次旋轉角度大約介於45~90度之間。氮離子佈植製程48的佈植能量大約介於0.2keV至1.0keV之間。氮離子佈植製程48的佈植濃度大約介於2
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10 16之間。在部分實施例中，可藉由調整氮離子佈植製程48的參數獲得不同範圍態樣的佈植區域，例如，藉由調整氮離子佈植製程48的佈植能量(高、中、低)可獲得不同範圍態樣的佈植區域，舉例來說，當以高佈植能量進行佈植製程時，由於植入的氮離子大部分位於鄰近金屬氧化層16底部的位置，因此所形成的佈植區域呈現下寬上窄的態樣(類似梯形態樣)，即佈植區域中愈鄰近金屬氧化層16底部的區域愈寬，而愈鄰近金屬氧化層16頂部的區域則愈窄。當以中佈植能量進行佈植製程時，由於植入的氮離子大部分位於金屬氧化層16的上半部，因此所形成的佈植區域呈現下窄上寬的態樣(類似倒三角形態樣)，即佈植區域中愈鄰近金屬氧化層16底部的區域愈窄，而愈鄰近金屬氧化層16頂部的區域則愈寬。當以低佈植能量進行佈植製程時，植入的氮離子大部分亦位於金屬氧化層16的上半部但更鄰近金屬氧化層16的頂部，因此所形成的佈植區域不但呈現下窄上寬的態樣(類似倒三角形態樣)，相較於中佈植能量所形成的佈植區域，此低佈植能量所形成的佈植區域中愈鄰近金屬氧化層16底部的區域將更窄，愈鄰近金屬氧化層16頂部的區域將更寬。在部分實施例中，亦可藉由其他氮離子製程將氮離子植入於金屬氧化層16中，例如，以氮離子電漿(nitrogen plasma)製程50對金屬氧化層16進行氮離子的植入。在部分實施例中，氮離子電漿製程50的射頻功率大約介於100~1000w之間。在部分實施例中，氮離子電漿製程50的氮氣流量大約介於10~300sccm之間。
請參閱第6C圖，之後，對金屬氧化層16進行回火製程52，以於金屬氧化層16中形成複數個導電絲區域26，以及導電絲區域26以外的含氮(離子)區域32。在部分實施例中，回火製程52的回火溫度大約介於200度至500度之間。含氮(離子)區域32可藉由氮離子佈植製程48加以定義，也就是，可利用含氮(離子)區域32來限制導電絲於金屬氧化層16中的分布區域(導電絲區域26)。
請參閱第6D圖，之後，依序形成覆蓋層34、上電極層18、以及硬罩幕層54於金屬氧化層16上。之後，形成圖案化光阻層56於硬罩幕層54上。在部分實施例中，硬罩幕層54可由氮化矽、碳氮化矽(SiCN)、或氮氧化矽所構成。
請參閱第6E圖，之後，以圖案化光阻層56為罩幕，進行微影及蝕刻製程58，以形成堆疊的圖案化覆蓋層34與圖案化上電極層(上電極) 18，露出部分金屬氧化層16。值得注意的是，金屬氧化層16中的導電絲區域26非常容易受到蝕刻時的損害。而在本實施例中，由於露出的部分金屬氧化層為區域32，並非為導電絲區域26，因此以此方法製造的可變電阻式記憶體更能確保金屬氧化層16中的導電絲區域26的品質。
請參閱第6F圖，之後，形成覆蓋層60於金屬氧化層16上，並覆蓋上電極18。之後，形成介電材料層36於覆蓋層60上，並填入相鄰上電極18之間的區域。至此，即完成如第1圖所示的可變電阻式記憶體10的製作。
值得注意的是，第1圖所示的可變電阻式記憶體10包括複數個彼此以下電極14、金屬氧化層16相連接的可變電阻式記憶體單元10’。此結構態樣及其製造方法可有效避免元件側壁在蝕刻過程中損傷。
在部分實施例中，微影製程58的蝕刻範圍亦可加以調整，請參閱第6G圖，例如，對下電極層14、金屬氧化層16、覆蓋層(60、34)、以及上電極層18同時進行蝕刻，以形成複數個由圖案化下電極層(下電極) 14、圖案化金屬氧化層16、圖案化覆蓋層34、以及圖案化上電極層(上電極) 18堆疊所構成的可變電阻式記憶體單元10’，露出部分基板12。
請參閱第6H圖，形成覆蓋層60於基板12上，並覆蓋可變電阻式記憶體單元10’。之後，形成介電材料層36於覆蓋層60上，並填入相鄰可變電阻式記憶體單元10’之間的區域。至此，即完成如第2圖所示的可變電阻式記憶體10的製作。
值得注意的是，第2圖所示的可變電阻式記憶體10包括於基板12上形成有複數個彼此分離的可變電阻式記憶體單元10’。此結構態樣及其製造方法可有效避免不同元件之間下電極的相互干擾。
請參閱第7A圖，為本發明的一實施例可變電阻式記憶體的製造方法的剖面示意圖，首先，提供基板12。複數個通孔形成於基板12中。導電材料22以及包圍導電材料22的通孔襯墊24形成於通孔中。第一硬罩幕層62形成於基板12中，位於通孔上方。第二硬罩幕層64形成於基板12中，位於第一硬罩幕層62上方。在部分實施例中，第一硬罩幕層62與第二硬罩幕層64可由任何適合的含矽化物所構成，例如可由氮化矽、碳氮化矽(SiCN)、或氮氧化矽所構成。
請參閱第7B圖，之後，形成圖案化光阻層66於基板12上。之後，以圖案化光阻層66為罩幕，對基板12進行蝕刻至第二硬罩幕層64，以形成複數個通孔(via) 68，分別對應其下方的通孔。
請參閱第7C圖，之後，移除圖案化光阻層66，並形成圖案化光阻層70於基板12上。之後，以圖案化光阻層70為罩幕，對基板12進行蝕刻至露出通孔，以形成複數個溝槽38，分別對應其下方的通孔。
請參閱第7D圖，之後，分別形成下電極14於溝槽38的底部40與側壁42，並分別與下方的通孔電性連接。每一下電極14包括主要部分14m與延伸部分14e，其中延伸部分14e自主要部分14m的上表面14m’以遠離通孔的方向延伸。主要部分14m形成於溝槽38的底部40與部分側壁42上，並與下方的通孔接觸，延伸部分14e以彎折型態延伸形成於主要部分14m以外的溝槽38的側壁42上。之後，分別形成金屬氧化層16於溝槽38中的下電極14上，並為下電極14所包圍。金屬氧化層16順應性地形成於下電極14上，即金屬氧化層16的底部16’與下電極14的主要部分14m接觸，金屬氧化層16的側壁16”與下電極14的延伸部分14e接觸。
請參閱第7E圖，之後，分別對金屬氧化層16的左右兩側進行氮離子製程，例如，氮離子佈植(nitrogen ion implantation)製程48。在部分實施例中，氮離子佈植製程48的佈植角度大約介於10~80度之間，並旋轉4~8次，每次旋轉角度大約介於45~90度之間。在部分實施例中，氮離子佈植製程48的佈植能量大約介於0.2keV至10keV之間。在部分實施例中，氮離子佈植製程48的佈植濃度大約介於1
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10 14-1
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10 16cm -2之間。在部分實施例中，亦可藉由其他氮離子製程將氮離子植入於金屬氧化層16中，例如，以氮離子電漿(nitrogen plasma)製程50對金屬氧化層16進行氮離子的植入。在部分實施例中，氮離子電漿製程50的射頻功率大約介於100~1000w之間。在部分實施例中，氮離子電漿製程50的氮氣流量大約介於10~300sccm之間。之後，對金屬氧化層16進行回火製程52，以於金屬氧化層16的中心區域形成導電絲區域26，以及於金屬氧化層16的兩側形成導電絲區域26以外的含氮(離子)區域32。在部分實施例中，回火製程52的回火溫度大約介於200度至500度之間。
請參閱第7F圖，之後，依序形成覆蓋層34與上電極層18於基板12、下電極14、以及金屬氧化層16上。之後，形成圖案化光阻層72於上電極層18上。
請參閱第7G圖，之後，以圖案化光阻層72為罩幕，對上電極層18進行蝕刻，以形成圖案化上電極層(上電極) 18，露出部分基板12。
請參閱第7H圖，之後，形成覆蓋層74於基板12、下電極14、以及金屬氧化層16上，並覆蓋上電極18。之後，形成介電材料層36於覆蓋層74上，並填入相鄰上電極18之間的區域。至此，即完成如第3圖所示的可變電阻式記憶體10的製作。
值得注意的是，第3圖所示的可變電阻式記憶體10包括於基板12的溝槽38中形成有複數個彼此隔離的可變電阻式記憶體單元10’。此結構態樣及其製造方法不但可有效避免不同元件之間下電極的相互干擾，亦藉由通孔、溝槽的設置達到自對準(self-alignment)的效果。
請參閱第8A圖，為本發明的一實施例可變電阻式記憶體的製造方法的剖面示意圖，首先，提供基板12。複數個通孔形成於基板12中。導電材料22以及包圍導電材料22的通孔襯墊24形成於通孔中。下電極層14形成於基板12上。圖案化光阻層76形成於下電極層14上。
請參閱第8B圖，之後，以圖案化光阻層76為罩幕，對下電極層14進行蝕刻，以形成圖案化下電極層(下電極) 14。之後，全面性地形成金屬氧化層16於基板12與下電極14上，並覆蓋下電極14。
請參閱第8C圖，之後，形成圖案化光阻層78於金屬氧化層16上。之後，對金屬氧化層16進行氮離子製程，例如，氮離子佈植(nitrogen ion implantation)製程48。在部分實施例中，氮離子佈植製程48的佈植角度大約介於0度至45度之間之間，並旋轉4~8次，每次旋轉角度大約介於45~90度之間。在部分實施例中，氮離子佈植製程48的佈植能量大約介於0.2keV至10keV之間。在部分實施例中，氮離子佈植製程48的佈植濃度大約介於1
Figure 02_image001
10 14-1
Figure 02_image003
10 16cm -2之間。在部分實施例中，亦可藉由其他氮離子製程將氮離子植入於金屬氧化層16中，例如，以氮離子電漿(nitrogen plasma)製程50對金屬氧化層16進行氮離子的植入。在部分實施例中，氮離子電漿製程50的射頻功率大約介於100~1000w之間。在部分實施例中，氮離子電漿製程50的氮氣流量大約介於10~300sccm之間。之後，對金屬氧化層16進行回火製程52，以於金屬氧化層16中形成複數個導電絲區域26，以及導電絲區域26以外的含氮(離子)區域32。在部分實施例中，回火製程52的回火溫度大約介於200度至500度之間。
請參閱第8D圖，之後，移除圖案化光阻層78，並依序形成覆蓋層34與上電極層18於金屬氧化層16上。之後，形成圖案化光阻層80於上電極層18上。
請參閱第8E圖，之後，以圖案化光阻層80為罩幕，對上電極層18進行蝕刻，以形成圖案化上電極層(上電極) 18。之後，移除圖案化光阻層80。
請參閱第8F圖，之後，形成覆蓋層82覆蓋上電極18。之後，形成介電材料層36於覆蓋層(34、82)上，並填入相鄰上電極18之間的區域。至此，即完成如第4圖所示的可變電阻式記憶體10的製作。
值得注意的是，第4圖所示的可變電阻式記憶體10包括複數個彼此以金屬氧化層16相連接的可變電阻式記憶體單元10’。此結構態樣及其製造方法可有效避免元件側壁在蝕刻過程中損傷。
在部分實施例中，可藉由不同態樣的罩幕層對上電極層18進行蝕刻，例如，請參閱第8G圖，形成圖案化光阻層84於上電極層18上。值得注意的是，此時的圖案化光阻層84更包括延伸覆蓋上電極層18的側壁86。
請參閱第8H圖，之後，以圖案化光阻層84為罩幕，對上電極層18進行蝕刻，以形成圖案化上電極層(上電極) 18。之後，移除圖案化光阻層84。此時，形成的上電極18即會延伸覆蓋金屬氧化層16的側壁44。
請參閱第8I圖，之後，形成覆蓋層82覆蓋上電極18。之後，形成介電材料層36於覆蓋層(34、82)上，並填入相鄰上電極18之間的區域。至此，即完成如第5圖所示的可變電阻式記憶體10的製作。
值得注意的是，第5圖所示的可變電阻式記憶體10包括複數個其上電極18進一步延伸覆蓋金屬氧化層16的側壁44的可變電阻式記憶體單元10’。此增加上電極尺寸的結構態樣及其製造方法可使元件側壁的電場更為均勻。
本發明藉由氮離子植入的相關製程(例如離子佈植、電漿、回火等)來定義、限制導電絲(filament)於過渡金屬氧化(TMO)層中的分布區域(即氧離子遷移形成的導通路徑)，有效增強元件中的局部電場(即導電絲區域的電場)。本發明具有特定導電絲分布態樣的可變電阻式記憶體(RRAM)可有效控制單一導電絲的形成與斷裂，避免多重導電絲的形成，促記憶體維持其可靠性，例如良好的反覆讀寫能力(endurance)與記憶保持力(retention)，且可降低成形(forming)/操作(operation)電壓，並抑制高電阻狀態(HRS)以及低電阻狀態(LRS)之間的波動，使元件保持良好操作視窗。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
10:可變電阻式記憶體 10’:可變電阻式記憶體單元 12:基板 14:(圖案化)下電極(層) 14a、14b、14c:下電極的分離部 14m:下電極的主要部分 14m’:主要部分的上表面 14e:下電極的延伸部分 16:(圖案化)金屬氧化層 16’:金屬氧化層的底部 16”:金屬氧化層的側壁 16a、16b、16c:金屬氧化層的分離部 18:(圖案化)上電極(層) 68:通孔 22:導電材料 24:通孔襯墊 26:導電絲區域 28:導電絲區域的底部 30:導電絲區域的頂部 32:區域 34、60、74、82:(圖案化)覆蓋層 36:介電材料層 38:溝槽 40:溝槽的底部 42:溝槽的側壁 44:金屬氧化層的側壁 46、56、66、70、72、76、78、80、84:圖案化光阻層 48:氮離子佈植製程 50:氮離子電漿製程 52:回火製程 54:硬罩幕層 58:微影製程 62:第一硬罩幕層 64:第二硬罩幕層 86:上電極層的側壁 AB:導電絲區域的底部對下電極的投影面積 AT:導電絲區域的頂部對下電極的投影面積 WB:導電絲區域底部的寬度 WT:導電絲區域頂部的寬度
第1圖係根據本發明的一實施例的剖面示意圖。 第2圖係根據本發明的一實施例的剖面示意圖。 第3圖係根據本發明的一實施例的剖面示意圖。 第4圖係根據本發明的一實施例的剖面示意圖。 第5圖係根據本發明的一實施例的剖面示意圖。 第6A-6H圖係根據本發明的一實施例的製造方法。 第7A-7H圖係根據本發明的一實施例的製造方法。 第8A-8I圖係根據本發明的一實施例的製造方法。
10:可變電阻式記憶體
22:導電材料
10’:可變電阻式記憶體單元
24:通孔襯墊
12:基板
26:導電絲區域
14:下電極
28:導電絲區域的底部
16:金屬氧化層
30:導電絲區域的頂部
18:上電極
32:金屬氧化層中導電絲區域以外的區域(含氮(離子)區域)
34:覆蓋層
36:介電材料層
AB:導電絲區域的底部對下電極的投影面積
AT:導電絲區域的頂部對下電極的投影面積
WB:導電絲區域底部的寬度
WT:導電絲區域頂部的寬度

Claims (12)

  1. 一種可變電阻式記憶體，包括： 一下電極； 一金屬氧化層，形成於該下電極上，其中該金屬氧化層包括複數個導電絲區域，每一導電絲區域具有一底部與一頂部，且該底部的寬度大於該頂部的寬度，其中該等導電絲區域包括氧空缺，該金屬氧化層中該等導電絲區域以外的區域包括含氮區域；以及 複數個上電極，形成於該金屬氧化層上，分別對應該等導電絲區域。
  2. 如申請專利範圍第1項所述的可變電阻式記憶體，其中該金屬氧化層為一連續式金屬氧化層，且該等導電絲區域彼此相鄰。
  3. 如申請專利範圍第1項所述的可變電阻式記憶體，其中該下電極包括複數個分離部。
  4. 如申請專利範圍第3項所述的可變電阻式記憶體，其中該金屬氧化層包括複數個分離部，且該金屬氧化層的每一分離部分別包括一個該導電絲區域。
  5. 如申請專利範圍第4項所述的可變電阻式記憶體，更包括一基板，具有複數個溝槽，其中該下電極的該等分離部分別形成於該等溝槽中。
  6. 如申請專利範圍第5項所述的可變電阻式記憶體，其中該下電極的每一分離部包括一主要部分與複數個延伸部分，該等延伸部分自該主要部分的上表面以彎折型態延伸。
  7. 如申請專利範圍第6項所述的可變電阻式記憶體，其中該金屬氧化層的該等分離部分別形成於該下電極的該主要部分上，並為該下電極的該等延伸部分所包圍。
  8. 如申請專利範圍第3項所述的可變電阻式記憶體，其中該金屬氧化層為一連續式金屬氧化層，且該金屬氧化層覆蓋該下電極的該等分離部的側壁。
  9. 如申請專利範圍第3項所述的可變電阻式記憶體，其中該金屬氧化層為一連續式金屬氧化層，且該等上電極覆蓋該金屬氧化層的側壁。
  10. 一種可變電阻式記憶體的製造方法，包括： 提供一基板； 形成複數個溝槽於該基板中； 形成複數個下電極於該等溝槽中； 形成複數個金屬氧化層於該等下電極上，並為該等下電極所包圍； 對該等金屬氧化層進行一氮離子製程，以於該等金屬氧化層中形成複數個導電絲區域以及該等導電絲區域以外的含氮區域；以及 形成複數個上電極於該等金屬氧化層上。
  11. 如申請專利範圍第10項所述的可變電阻式記憶體的製造方法，其中該氮離子製程包括氮離子佈植製程，其佈植角度大約介於10~80度之間，並旋轉4~8次，每次旋轉角度大約介於45~90度之間。
  12. 如申請專利範圍第10項所述的可變電阻式記憶體的製造方法，更包括於該氮離子製程之後，對該等金屬氧化層進行回火製程。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023116046A1 (zh) * 2021-12-22 2023-06-29 浙江驰拓科技有限公司 一种存储器及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004436B2 (en) * 2022-07-28 2024-06-04 International Business Machines Corporation RRAM with high work function cap
US20240090350A1 (en) * 2022-09-09 2024-03-14 International Business Machines Corporation Multifilament resistive memory with insulation layers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150236257A1 (en) * 2014-02-19 2015-08-20 Microchip Technology Incorporated Resistive Memory Cell with Sloped Bottom Electrode
TW201601288A (zh) * 2014-06-16 2016-01-01 華邦電子股份有限公司 電阻式非揮發性記憶體裝置及其製造方法
US20180026184A1 (en) * 2015-03-12 2018-01-25 Seoul National University R&Db Foundation Resistance random access memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US6670628B2 (en) * 2002-04-04 2003-12-30 Hewlett-Packard Company, L.P. Low heat loss and small contact area composite electrode for a phase change media memory device
CN105280811B (zh) 2014-07-03 2017-11-07 华邦电子股份有限公司 电阻式非易失性存储器装置及其制造方法
US20170317142A1 (en) * 2016-04-29 2017-11-02 Western Digital Technologies, Inc. Sidewall insulated resistive memory devices
FR3056017B1 (fr) * 2016-09-09 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire non-volatile resistive a base d'oxyde et son procede de fabrication
FR3059157B1 (fr) 2016-11-18 2019-04-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’une memoire resistive
US10163651B1 (en) * 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150236257A1 (en) * 2014-02-19 2015-08-20 Microchip Technology Incorporated Resistive Memory Cell with Sloped Bottom Electrode
TW201601288A (zh) * 2014-06-16 2016-01-01 華邦電子股份有限公司 電阻式非揮發性記憶體裝置及其製造方法
US20180026184A1 (en) * 2015-03-12 2018-01-25 Seoul National University R&Db Foundation Resistance random access memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023116046A1 (zh) * 2021-12-22 2023-06-29 浙江驰拓科技有限公司 一种存储器及其制备方法

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