TWI708403B - 半導體發光元件、光傳輸裝置 - Google Patents

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瀨尾則善
粟飯原範行
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日商昭和電工股份有限公司
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Abstract

本發明提供一種半導體發光元件2，其具有：含有p型雜質之半導體所構成之p型覆蓋層13、含有n型雜質之半導體所構成之n型覆蓋層15、及配置於p型覆蓋層13與n型覆蓋層15之間並藉由通電而發光之活性層14。而且，活性層14，具備：由InaGa1-aAs(0<a≦0.4)所構成之2層以上之井層(第1井層~第3井層)、由AlbGa1-bAs(0.3≦b≦0.45)所構成，並將2層以上之井層個別從兩側夾住之3層以上之障壁層(p側外部障壁層、內部障壁層(第1內部障壁層、第2內部障壁層)、n側外部障壁層)。

Description

半導體發光元件、光傳輸裝置
本發明係關於一種半導體發光元件、光傳輸裝置。
專利文獻1，記載一種光耦合器，其係具備將電子訊號轉換成光訊號並輸出之發光元件，及與發光元件對向配置且將接收光之光訊號轉換成電子訊號並輸出之光接收元件；且確保電絕緣的同時，在發光元件與光接收元件之間傳輸光訊號。此外，專利文獻1中，揭露一種LED(Light Emitting Diode：發光二極體)作為光耦合器所使用之發光元件。
【先前技術文獻】 【專利文獻】
【專利文獻1】日本特表2014-33124號公報
在此，已知發光二極體等之半導體發光元件中，發光效率因 應順向電流之大小而改變。更具體地說明，此種半導體發光元件中，比起在順向電流值相對較大的高電流區域之發光效率，在順向電流值相對較小的低電流區域之發光效率降低。
上述光耦合器等，要求在傳輸光訊號時，不僅控制發光/消光，並調整發光量，且抑制因順向電流之大小而變動發光效率。
本發明之目的在於提升低電流區域之半導體發光元件之發光效率。
本發明之半導體發光元件，其特徵係其具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由InaGa1-aAs(0<a≦0.4)所構成；及3層以上之障壁層，係由AlbGa1-bAs(0.3≦b≦0.45)所構成，並將2層以上之前述井層個別從兩側夾住。
此外，前述發光層中，個別之前述井層，係由InaGa1-aAs(0.06≦a≦0.34)所構成；個別之前述障壁層，係由AlbGa1-bAs(0.3≦b≦0.45)所構成。
如此之半導體發光元件，其中，前述第1半導體及前述第2半導體皆可由AlbGa1-bAs所構成。
此外，可進一步具有：p型電流擴散層，係由含有p型雜質之第3半導體所構成，並使供給至前述p型半導體層之電流擴散；及n型電流擴散層，係由含有n型雜質之第4半導體所構成，並使供給至前述n型半導體層之電流擴散；前述第3半導體及前述第4半導體皆由AlcGa1-cAs(c<b)所構成。
此外，可使前述p型電流擴散層之厚度大於前述p型半導體層之厚度，前述n型電流擴散層之厚度大於前述n型半導體層之厚度。
此外，可使前述p型電流擴散層之厚度大於前述n型電流擴散層之厚度。
此外，可使前述p型電流擴散層之p型雜質之濃度高於前述n型電流擴散層之n型雜質之濃度。
此外，可使構成前述發光層之前述井層及前述障壁層不含p型雜質及n型雜質。
如此之半導體發光元件，其中，3層以上之前述障壁層，可具備：p側障壁層，係配置於最靠近前述p型半導體層側；n側障壁層，係配置於最靠近前述n型半導體層側；及1個以上之內部障壁層，係配置於前述p側障壁層與前述n側障壁層之間；前述p側障壁層之厚度及前述n側障壁層之厚度大於前述內部障壁層之厚度。
此外，可使前述p側障壁層之厚度大於前述n側障壁層之厚度。
此外，從另一觀點描述本發明之半導體發光元件，其特徵係其具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由具有第1能帶隙之第1化合物半導體所構成；及3層以上之障壁層，係由具有第2能帶隙之第2化合物半導體所構成，並將2層以上之前述井層個別從兩側夾住，而前述第2能帶隙係與前述第1能帶隙之能帶隙差為0.6eV以上。
如此之半導體發光元件，其中，前述第1化合物半導體及前述第2化合 物半導體皆可由III-V族半導體所構成。
此外，前述第1化合物半導體及前述第2化合物半導體皆可含有V族元素之As且不含P及N。
此外，可使前述第1化合物半導體含有第1之III族元素及第2之III族元素，且不含第3之III族元素；前述第2化合物半導體含有前述第2之III族元素及前述第3之III族元素，且不含前述第1之III族元素。
此外，可使前述第1之III族元素為In，前述第2之III族元素為Ga，前述第3之III族為Al。
此外，前述第1半導體及前述第2半導體皆可由III-V族半導體所構成。
此外，前述第1半導體及前述第2半導體皆可含有V族元素之As且不含P及N。
此外，前述第1半導體及前述第2半導體皆可含有III族元素之Ga及Al且不含In。
此外，前述第1半導體、前述第2半導體及前述第2化合物半導體，可由組成比為相同的III-V族半導體所構成。
此外，從另一觀點描述本發明之光傳輸裝置，其特徵係其包含：發光元件，係藉由通電而發光；及光接收元件，係與前述發光元件對向配置，且光接收來自該發光元件的光；前述發光元件，具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由InaGa1-aAs(0<a≦0.4)所構成；及3層以上之障壁層，係由AlbGa1-bAs(0.3≦b≦0.45) 所構成，並將2層以上之前述井層個別從兩側夾住。
此外，從另一觀點描述本發明之光傳輸裝置，其特徵係其包含：發光元件，係藉由通電而發光；及光接收元件，係與前述發光元件對向配置，且光接收來自該發光元件的光；前述發光元件，具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由具有第1能帶隙之第1化合物半導體所構成；及3層以上之障壁層，係由具有第2能帶隙之第2化合物半導體所構成，並將2層以上之前述井層個別從兩側夾住，而前述第2能帶隙係與前述第1能帶隙之能帶隙差為0.6eV以上。
根據本發明，可提升低電流區域之半導體發光元件之發光效率。
1‧‧‧半導體層形成基板
2‧‧‧半導體發光元件
3‧‧‧半導體光接收元件
4‧‧‧發光元件側電極
5‧‧‧光接收元件側電極
6‧‧‧透鏡
7‧‧‧透明樹脂部
8‧‧‧不透明樹脂部
10‧‧‧發光元件層
11‧‧‧p型接觸層
12‧‧‧p型電流擴散層
13‧‧‧p型覆蓋層
14‧‧‧活性層
141‧‧‧p側外部障壁層
142‧‧‧井層
143‧‧‧內部障壁層
144‧‧‧n側外部障壁層
15‧‧‧n型覆蓋層
16‧‧‧n型電流擴散層
20‧‧‧正電極部
30‧‧‧負電極部
100‧‧‧光耦合器
【圖1】係表示本實施型態所適用之光耦合器之斷面構成之圖。
【圖2】係表示作為半導體發光元件來源之半導體層形成基板之斷面構成之圖。
【圖3】係用於說明半導體層形成基板之製造方法之流程圖。
【圖4】係用於說明活性層之製造方法之流程圖。
【圖5】係表示包含發光元件層之半導體發光元件之斷面構成之圖。
【圖6】係用於說明半導體發光元件之製造方法之流程圖。
【圖7】係表示各實施例及各比較例之順向電流與第1規格化發光效率之關係之圖表。
【圖8】係表示各實施例及各比較例之半導體發光元件之順向電流與第2規格化發光效率之關係之圖表。
【圖9】(a)、(b)係表示比較例及實施例之半導體發光元件之多重量子井構造之能帶構造之代表圖。
【圖10】係表示各實施例及各比較例之半導體發光元件之應答時間(上升時間及下降時間)之圖表。
以下，參照圖式，詳細說明本發明之實施型態。又，在以下的說明中參照之圖式的各部位之大小或厚度等，有與實際尺寸相異之情形。此外，以下，關於3元素以上所構成之III-V族半導體，有以省略各元素之組成比之形式(例如「AlGaInAsP」等)描述之情形。
<光耦合器之構成>
圖1係表示本實施型態所適用之光耦合器100之斷面構成之圖。
作為光傳輸裝置之一例之光耦合器100，係具備：將電子訊號轉換成光訊號並輸出之半導體發光元件2，及與半導體發光元件2對向配置且將從半導體發光元件2光接收之光轉換成電子訊號並輸出之半導體光接收元件3。此外，光耦合器100，係具備：將電子訊號(發光訊號)供給至半導體發光 元件2之發光元件側電極4，及從半導體光接收元件3取得電子訊號(光接收訊號)之光接收元件側電極5。進一步，光耦合器100，係具備：透鏡6，其係具有電絕緣性及對半導體發光元件2之發光波長之光的透光性，並集中從半導體發光元件2朝向半導體光接收元件3之光。更進一步，光耦合器100，係具備：透明樹脂部7，其係具有電絕緣性及對半導體發光元件2之發光波長之光的透光性，並將半導體發光元件2、半導體光接收元件3及透鏡6收容於內部。並且，光耦合器100，係具備：不透明樹脂部8，其係具有電絕緣性及對半導體發光元件2之發光波長之光的遮光性，並將透明樹脂部7收容於內部。在此，本實施型態之光耦合器100中，發光元件側電極4及光接收元件側電極5係個別藉由一對導體所構成。而且，個別之一端側，被配置於透明樹脂部7之內側並用於與半導體發光元件2或半導體光接收元件3電連接，又，個別之另一端側，從透明樹脂部7介由不透明樹脂部8突出至不透明樹脂部8之外側而配置，並用於與外部電連接。
〔半導體發光元件〕
作為發光元件之一例之半導體發光元件2，可由具有pn接面之無機半導體之積層體所構成。在此，無機半導體，使用化合物半導體為佳，其中，使用III-V族化合物半導體為更佳。
此外，本實施型態之半導體發光元件2，如後述，係具備活性層者，該活性層係具有在顯示p型導電性之p型半導體層與顯示n型導電性之n型半導體層之間，交互積層井層及障壁層而成之所謂多重量子井構造(Multi Quantum Well：MQW)。
又，關於本實施型態所使用之半導體發光元件2的細節將在後面描述。
〔半導體光接收元件〕
作為光接收元件之一例之半導體光接收元件3，可由具有pn接面之無機半導體之積層體所構成。在此，無機半導體，使用化合物半導體為佳，其中，使用III-V族化合物半導體為更佳。
此外，本實施型態之半導體光接收元件3，必須對半導體發光元件2之發光波長具有感光度。並且，半導體光接收元件3，可列舉例如：光電二極體、光電晶體、光雙向閘流體等。
〔發光元件側電極〕
發光元件側電極4，例如，可由銅、銅系合金、鐵系合金等之金屬所構成。並且，構成發光元件側電極4之一對導體之中，於一個導體上搭載半導體發光元件2且電連接，並於另一個導體上介由銲線電連接半導體發光元件2。
〔光接收元件側電極〕
光接收元件側電極5，例如，亦可由銅、銅系合金、鐵系合金等之金屬所構成。並且，構成光接收元件側電極5之一對導體之中，於一個導體上搭載半導體光接收元件3且電連接，並於另一個導體上介由銲線電連接半導體光接收元件3。
〔透鏡〕
透鏡6，例如可由未著色之矽樹脂所構成。此外，透鏡6，不僅具有集光功能，亦具有藉由在與發光元件側電極4之間夾住半導體發光元件2，從而密封半導體發光元件2之功能。
〔透明樹脂部〕
透明樹脂部7，例如可由未著色之環氧樹脂所構成。此外，透明樹脂部7，亦具有密封將半導體發光元件2收容於內部之透鏡6之功能。
〔不透明樹脂部〕
不透明樹脂部8，例如可由已著色(例如黑色)之環氧樹脂所構成。此外，不透明樹脂部8，亦具有密封將半導體發光元件2及透鏡6收容於內部之透明樹脂部7，且作為光耦合器100之殼體之功能。
<半導體層形成基板之構成>
圖2，係表示作為半導體發光元件2來源之半導體層形成基板1之斷面構成之圖。
該半導體層形成基板1，係具備：成長基板1a、於成長基板1a上積層之地基層1b、及於地基層1b上積層之蝕刻阻擋層1c。此外，該半導體層形成基板1，係於蝕刻阻擋層1c上積層複數之半導體層而成，並進一步具備藉由通電而發光之發光元件層10、及在發光元件層10上積層之蓋層1d。
〔成長基板〕
成長基板1a，係用於使地基層1b、蝕刻阻擋層1c、發光元件層10及蓋層1d成長之基盤。本實施型態中，成長基板1a，係由化合物半導體之單結晶所構成。如此之成長基板1a，可例示GaAs或InP等。
〔地基層〕
地基層1b，係用於在成長基板1a上，使蝕刻阻擋層1c、發光元件層10及蓋層1d成長之基底。本實施型態中，地基層1b，係由化合物半導體之外延膜所構成。
〔蝕刻阻擋層〕
蝕刻阻擋層1c，係用於在後述之半導體發光元件2之製造程序中，以濕蝕刻將成長基板1a及地基層1b從發光元件層10分離時，極度地降低蝕刻速度，而抑制發光元件層10被蝕刻者。本實施型態中，蝕刻阻擋層1c，係由化合物半導體之外延膜所構成。
〔發光元件層〕
發光元件層10，藉由於pn接面部設置具有多重量子井構造之活性層，而作為發光二極體作用者。此外，發光元件層10，如後面描述，係構成半導體發光元件2之主要部分者。
該發光元件層10，係具有：於蝕刻阻擋層1c積層之p型接觸層11、於p型接觸層11積層之p型電流擴散層12、及於p型電流擴散層12積層之p型覆蓋層13。此外，該發光元件層10，進一步具有：於p型覆蓋層13積層之活性層14、於活性層14積層之n型覆蓋層15、及於n型覆蓋層15積層且作為蓋層1d之積層對象之n型電流擴散層16。以下，關於發光元件層10之構成要素，依序進行說明。
(p型接觸層)
將電洞作為載體之p型接觸層11，係用於設置未圖示之p電極(正電極部20：參照後述之圖5)之層。本實施型態之p型接觸層11，係由與蝕刻阻擋層1c晶格匹配之化合物半導體所構成。此外，p型接觸層11，係摻雜有p型雜質為佳。
(p型電流擴散層)
將電洞作為載體之p型電流擴散層12，係用於將從p型接觸層11注入之載體(在此為電洞)，朝向活性層14沿面方向擴散，亦即，沿面方向擴散電 流者。本實施型態之p型電流擴散層12，係由與p型接觸層11晶格匹配之化合物半導體所構成。此外，p型電流擴散層12，係摻雜有p型雜質為佳。
在此，p型電流擴散層12，係厚度大於p型接觸層11為佳。此外，p型電流擴散層12，係能帶隙大於p型接觸層11為佳。進一步，p型電流擴散層12，含有與p型接觸層11相同元素所構成之p型雜質為佳。更進一步，p型電流擴散層12，係雜質濃度低於p型接觸層11為佳。
(p型覆蓋層)
將電洞作為載體之p型覆蓋層13，係用於將載體(在此為電洞)注入至活性層14，又，與n型覆蓋層15一同將注入之載體(在此為電洞及電子)封閉者。作為p型半導體層之一例之p型覆蓋層13，係由與p型電流擴散層12晶格匹配之化合物半導體所構成。此外，p型覆蓋層13，係摻雜有p型雜質為佳。
在此，p型覆蓋層13，係厚度小於p型電流擴散層12為佳。此外，p型覆蓋層13，係能帶隙大於p型電流擴散層12為佳。進一步，p型覆蓋層13，含有與p型電流擴散層12相同元素所構成之p型雜質為佳。更進一步，p型覆蓋層13，係雜質濃度低於p型電流擴散層12為佳。
(活性層)
作為發光層之一例之活性層14，係藉由伴隨通電之電子及電洞之再結合而發光之層。此外，本實施型態之活性層14，具有所謂多重量子井構造(MQW)。又，活性層14，基本上，不含p型雜質及n型雜質。但是，在製造時，可能從p型覆蓋層13擴散來p型雜質，或者從n型覆蓋層15擴散來n型雜質。
本實施型態之活性層14，係具備：於p型覆蓋層13積層之p側外部障壁層141、於p側外部障壁層141積層之第1井層1421、於第1井層1421積層之第1內部障壁層1431、於第1內部障壁層1431積層之第2井層1422、於第2井層1422積層之第2內部障壁層1432，於第2內部障壁層1432積層之第3井層1423，及於第3井層1423積層且作為n型覆蓋層15之積層對象之n側外部障壁層144。如此，本實施型態之活性層14，具有3個井層(第1井層1421~第3井層1423)、及層數比井層多一層之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)。
又，以下說明中，將第1井層1421~第3井層1423總稱為井層142。此外，以下說明中，將第1內部障壁層1431及第2內部障壁層1432總稱為內部障壁層143。進一步，以下說明中，將p側外部障壁層141、內部障壁層143及n側外部障壁層144總稱為障壁層。
〔p側外部障壁層〕
作為p側障壁層之一例之p側外部障壁層141，係連同第1內部障壁層1431，夾住第1井層1421之層。本實施型態之p側外部障壁層141，係由與p型覆蓋層13及井層142晶格匹配之化合物半導體所構成。
〔井層〕
構成井層142之第1井層1421，係由鄰接自身之p側外部障壁層141及第1內部障壁層1431夾住之層。此外，構成井層142之第2井層1422，係由鄰接自身之第1內部障壁層1431及第2內部障壁層1432夾住之層。進一步，構成井層142之第3井層1423，係由鄰接自身之第2內部障壁層1432及n側外部障壁層144夾住之層。本實施型態之井層142，係由與障壁層晶格匹配之化合 物半導體所構成。
〔內部障壁層〕
構成內部障壁層143之第1內部障壁層1431，係在一邊側連同p側外部障壁層141，夾住第1井層1421之層，並且，係在另一邊側連同第2內部障壁層1432，夾住第2井層1422之層。此外，構成內部障壁層143之第2內部障壁層1432，係在一邊側連同第1內部障壁層1431，夾住第2井層1422之層，並且，係在另一邊側連同n側外部障壁層144，夾住第3井層1423之層。本實施型態之內部障壁層143，係由與井層142晶格匹配之化合物半導體所構成。
〔n側外部障壁層〕
作為n側障壁層之一例之n側外部障壁層144，係連同第2內部障壁層1432，用於夾住第3井層1423之層。本實施型態之n側外部障壁層144，係由與井層142及n型覆蓋層15晶格匹配之化合物半導體所構成。
〔關於構成井層之材料〕
本實施型態之井層142(第1井層1421~第3井層1423)，係由(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)所構成。在此，井層142，係上述組成之中，由InaGa1-aAs(0<a≦0.4)所構成為佳。此外，將發光波長設為850±20nm之情形，井層142之適當的In組成，係根據井層142之厚度、井層142之層數或後述之障壁層之組成而改變，但井層142由InaGa1-aAs(0.06≦a≦0.34)所構成為佳。而且，井層142，由直接遷移型之化合物半導體所構成為理想。又，本實施型態中，In對應為第1之III族元素，Ga對應為第2之III族元素，Al對應為第3之III族元素。
〔關於構成障壁層之材料〕
本實施型態之障壁層(p側外部障壁層141、內部障壁層143及n側外部障壁層144)，係由AluGa1-uAs(0≦u≦1)或(AlvGa1-b)wIn1-wP(0≦v≦1，0.4≦w≦0.6)所構成。在此，障壁層，係上述組成之中，由AlbGa1-bAs(0.3≦b≦0.45)所構成為佳。而且，障壁層，亦由直接遷移型之化合物半導體所構成為理想。
〔井層與障壁層之關係〕
具有多重量子井構造之活性層14中，使障壁層之能帶隙大於井層142之能帶隙而選擇各自構成之化合物半導體。尤其，本實施型態中，使障壁層與井層142之能帶隙之差為0.6eV以上而進行材料之選擇。而且，井層142由(AlxGa1-x)yIn1-yAszP1-z(0≦x≦0.2，0.7≦y≦1.0，0.7≦z≦1.0)所構成之情形，其發光波長為730nm~1050nm之範圍內。此外，井層142由InaGa1-aAs(0<a≦0.4)所構成之情形，其發光波長為800nm~1050nm之範圍內。
在此，第1井層1421，係厚度小於p側外部障壁層141為佳。此外，第1內部障壁層1431，係厚度大於第1井層1421為佳。進一步，第2井層1422，係厚度小於第1內部障壁層1431為佳。更進一步，第2內部障壁層1432，係厚度大於第2井層1422為佳。此外，第3井層1423，係厚度小於第2內部障壁層1432為佳。而且，n側外部障壁層144，係厚度大於第3井層1423為佳。
因此，構成障壁層之各層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，係厚度大於構成井層142之各層(第1井層1421~第3井層1423)為佳。
〔p型覆蓋層與p側外部障壁層之關係〕
此外，p側外部障壁層141，係厚度大於p型覆蓋層13為佳。而且，p型覆蓋層13，係能帶隙大於或等於p側外部障壁層141為佳。
〔n側外部障壁層與n型覆蓋層之關係〕
此外，n型覆蓋層15，係厚度大於n側外部障壁層144為佳。而且，n型覆蓋層15，係能帶隙大於或等於n側外部障壁層144為佳。
〔p側外部障壁層與內部障壁層之關係〕
此外，p側外部障壁層141，係厚度大於構成內部障壁層143之各層(第1內部障壁層1431及第2內部障壁層1432)為佳。而且，p側外部障壁層141，係能帶隙大於或等於構成內部障壁層143之各層為佳。
〔內部障壁層與n側外部障壁層之關係〕
此外，n側外部障壁層144，係厚度大於構成內部障壁層143之各層(第1內部障壁層1431及第2內部障壁層1432)為佳。而且，n側外部障壁層144，係能帶隙大於或等於構成內部障壁層143之各層為佳。
〔p側外部障壁層與n側外部障壁層之關係〕
此外，p側外部障壁層141，係厚度大於n側外部障壁層144為佳。而且，p側外部障壁層141與n側外部障壁層144，係能帶隙為相同為佳。
〔第1內部障壁層與第2內部障壁層之關係〕
此外，構成內部障壁層143之第1內部障壁層1431與第2內部障壁層1432，係厚度為相同為佳。而且，第1內部障壁層1431與第2內部障壁層1432，係能帶隙為相同為佳。
〔第1井層與第2井層與第3井層之關係〕
此外，構成井層142之第1井層1421與第2井層1422與第3井層1423，係 厚度為相同為佳。而且，第1井層1421與第2井層1422與第3井層1423，係能帶隙為相同為佳。
(n型覆蓋層)
將電子作為載體之n型覆蓋層15，係用於將載體(在此為電子)注入至活性層14，又，與p型覆蓋層13一同將注入之載體(在此為電洞及電子)封閉者。作為n型半導體層之一例之n型覆蓋層15，係由與n側外部障壁層144晶格匹配之化合物半導體所構成。此外，n型覆蓋層15，係摻雜有n型雜質為佳。
(n型電流擴散層)
將電子作為載體之n型電流擴散層16，係用於設置未圖示之n電極(負電極部30：參照後述之圖5)者。此外，n型電流擴散層16，係用於將從外部注入之載體(在此為電子)，朝向活性層14沿面方向擴散，亦即，沿面方向擴散電流者。如此，本實施型態之n型電流擴散層16，兼具n型接觸層之功能。本實施型態之n型電流擴散層16，係由與n型覆蓋層15晶格匹配之化合物半導體所構成。此外，n型電流擴散層16，係摻雜有n型雜質為佳。
在此，n型電流擴散層16，係厚度大於n型覆蓋層15為佳。此外，n型電流擴散層16，係能帶隙小於n型覆蓋層15為佳。進一步，n型電流擴散層16，含有與n型覆蓋層15相同元素所構成之n型雜質為佳。更進一步，n型電流擴散層16，係雜質濃度低於n型覆蓋層15為佳。
又，此例中，由於n型電流擴散層16兼作n型接觸層，因此不另外設置n型接觸層。但，並非限定於此，於n型電流擴散層16之上設置n型接觸層亦可。
(p型電流擴散層與n型電流擴散層之關係)
此外，p型電流擴散層12，係厚度大於n型電流擴散層16為佳。進一步，p型電流擴散層12與n型電流擴散層16，係能帶隙為相同為佳。而且，p型電流擴散層12，係雜質濃度高於n型電流擴散層16為佳。
(p型覆蓋層與n型覆蓋層之關係)
此外，p型覆蓋層13與n型覆蓋層15，係厚度為相同為佳。進一步，p型覆蓋層13與n型覆蓋層15，係能帶隙為相同為佳。而且，p型覆蓋層13，係雜質濃度低於n型覆蓋層15為佳。
〔蓋層〕
蓋層1d，係用於抑制各種V族元素(例如As或P)從成長基板1a等之上積層之發光元件層10脫離。本實施型態之蓋層1d，係由與n型電流擴散層16晶格匹配之化合物半導體所構成。
<半導體層形成基板之製造方法>
圖3，係用於說明圖2所示之半導體層形成基板1之製造方法之流程圖。在此，本實施型態之半導體層形成基板1，係使用MOCVD(Metal Organic Chemical Vapor Deposition)法，於成長基板1a上形成各層而得。然而，並非限定於此，例如使用MBE(Molecular Beam Epitaxy)法亦可。
〔地基層形成步驟〕
首先，於設置有成長基板1a之腔內，供給載氣、及構成地基層1b之各元素之原料氣體(步驟10)。步驟10中，於成長基板1a上，積層地基層1b。
〔蝕刻阻擋層形成步驟〕
接著，於設置有積層地基層1b之成長基板1a之腔內，繼續供給載氣， 並供給構成蝕刻阻擋層1c之各元素之原料氣體(步驟20)。步驟20中，於地基層1b上，積層蝕刻阻擋層1c。
〔p型接觸層形成步驟〕
接著，於設置有積層至蝕刻阻擋層1c之成長基板1a之腔內，繼續供給載氣，並供給構成p型接觸層11之各元素之原料氣體(步驟30)。步驟30中，於蝕刻阻擋層1c上，積層p型接觸層11。
〔p型電流擴散層形成步驟〕
接著，於設置有積層至p型接觸層11之成長基板1a之腔內，繼續供給載氣，並供給構成p型電流擴散層12之各元素之原料氣體(步驟40)。步驟40中，於p型接觸層11上，積層p型電流擴散層12。
〔p型覆蓋層形成步驟〕
接著，於設置有積層至p型電流擴散層12之成長基板1a之腔內，繼續供給載氣，並供給構成p型覆蓋層13之各元素之原料氣體(步驟50)。步驟50中，於p型電流擴散層12上，積層p型覆蓋層13。
〔活性層形成步驟〕
接著，於設置有積層至p型覆蓋層13之成長基板1a之腔內，繼續供給載氣，並供給構成活性層14之各元素之原料氣體(步驟60)。步驟60中，於p型覆蓋層13上，積層活性層14。又，關於活性層14更詳細的製造方法在後面描述。
〔n型覆蓋層形成步驟〕
接著，於設置有積層至活性層14之成長基板1a之腔內，繼續供給載氣，並供給構成n型覆蓋層15之各元素之原料氣體(步驟70)。步驟70中，於活 性層14上，積層n型覆蓋層15。
〔n型電流擴散層形成步驟〕
接著，於設置有積層至n型覆蓋層15之成長基板1a之腔內，繼續供給載氣，並供給構成n型電流擴散層16之各元素之原料氣體(步驟80)。步驟80中，於n型覆蓋層15上，積層n型電流擴散層16。
〔蓋層形成步驟〕
接著，於設置有積層至n型電流擴散層16之成長基板1a之腔內，繼續供給載氣，並供給構成蓋層1d之各元素之原料氣體(步驟90)。步驟90中，於n型電流擴散層16上，積層蓋層1d。
藉由以上，得到於成長基板1a上依序積層地基層1b、蝕刻阻擋層1c、發光元件層10、及蓋層1d而成之半導體層形成基板1。
<活性層之製造方法>
在此，對上述步驟60之活性層形成步驟進行更詳細的說明。
圖4，係用於說明活性層14之製造方法之流程圖。
(p側外部障壁層形成步驟)
首先，於設置有積層至p型覆蓋層13之成長基板1a之腔內，繼續供給載氣，並供給構成p側外部障壁層141之各元素之原料氣體(步驟61)。步驟61中，於p型覆蓋層13上，積層p側外部障壁層141。
(第1井層形成步驟)
接著，於設置有積層至p側外部障壁層141之成長基板1a之腔內，繼續供給載氣，並供給構成第1井層1421之各元素之原料氣體(步驟62)。步驟62中，於p側外部障壁層141上，積層第1井層1421。
(第1內部障壁層形成步驟)
接著，於設置有積層至第1井層1421之成長基板1a之腔內，繼續供給載氣，並供給構成第1內部障壁層1431之各元素之原料氣體(步驟63)。步驟63中，於第1井層1421上，積層第1內部障壁層1431。
(第2井層形成步驟)
接著，於設置有積層至第1內部障壁層1431之成長基板1a之腔內，繼續供給載氣，並供給構成第2井層1422之各元素之原料氣體(步驟64)。步驟64中，於第1內部障壁層1431上，積層第2井層1422。
(第2內部障壁層形成步驟)
接著，於設置有積層至第2井層1422之成長基板1a之腔內，繼續供給載氣，並供給構成第2內部障壁層1432之各元素之原料氣體(步驟65)。步驟65中，於第2井層1422上，積層第2內部障壁層1432。
(第3井層形成步驟)
接著，於設置有積層至第2內部障壁層1432之成長基板1a之腔內，繼續供給載氣，並供給構成第3井層1423之各元素之原料氣體(步驟66)。步驟66中，於第2內部障壁層1432上，積層第3井層1423。
(n側外部障壁層形成步驟)
接著，於設置有積層至第3井層1423之成長基板1a之腔內，繼續供給載氣，並供給構成n側外部障壁層144之各元素之原料氣體(步驟67)。步驟67中，於第3井層1423上，積層n側外部障壁層144。
藉由以上，得到包含p側外部障壁層141、內部障壁層143(第1內部障壁層1431及第2內部障壁層1432)及n側外部障壁層144、以及井層142(第1 井層1421~第3井層1423)之活性層14。
<半導體發光元件之構成>
圖5，係表示包含發光元件層10之半導體發光元件2之斷面構成之圖。該半導體發光元件2，係將上述半導體層形成基板1作為起始材料，並藉由施予各種的加工而得到。然而，從圖5明顯得知，半導體發光元件2，雖包含發光元件層10，但未包含連同發光元件層10構成半導體層形成基板1之成長基板1a、地基層1b、蝕刻阻擋層1c及蓋層1d。
該半導體發光元件2，係具備：上述之發光元件層10、連接至發光元件層10的p型接觸層11之正電極部20、及連接至發光元件層10的n型電流擴散層16之負電極部30。在此，正電極部20，作為發光元件層10之p電極而作用。另一方面，負電極部30，作為發光元件層10之n電極而作用。此外，負電極部30，亦作為反射膜將從發光元件層10輸出至負電極部30側之光，反射至正電極部20側而作用。在此，負電極部30，於半導體發光元件2之圖中下側，幾乎涵蓋全面而形成。相對於此，正電極部20，於半導體發光元件2之圖中上側，於一部分區域形成島狀。
〔正電極部〕
正電極部20，可使用具有導電性且與p型接觸層11歐姆接觸之各種金屬，另外，亦可為積層複數金屬層之構成。
〔負電極部〕
負電極部30，係具備：於發光元件層10之n型電流擴散層16積層之n電極層31、於n電極層31積層之反射層32、及於反射層32積層之擴散防止層33。此外，負電極部30，進一步具備：於擴散防止層33積層之接合層34、 於接合層34積層之內部電極層35、於內部電極層35積層之支撐基板36、及於支撐基板36積層並於外部露出之外部電極層37。
(n電極層)
n電極層31，係用於對發光元件層10，沿面方向擴散電流並供給而設置。而且，n電極層31，具有：設置有沿厚度方向貫通之複數貫通孔之透光層311、及分別填充此等複數貫通孔而設置之複數柱狀電極層312。
〔透光層〕
透光層311，具有絕緣性，並透過從發光元件層10輸出的光。而且，透光層311，可使用SiO2等。
〔柱狀電極層〕
柱狀電極層312，具有導電性，並與發光元件層10之n型電流擴散層16歐姆接觸。而且，柱狀電極層312，可使用AuGe等。
(反射層)
反射層32，具有導電性，並反射從發光元件層10輸出的光。而且，反射層32，可使用AgPdCu(APC)合金、Au、Cu、Ag、Al、Pt等金屬或者此等之合金等。
(擴散防止層)
擴散防止層33，具有導電性，並用於抑制接合層34或支撐基板36等所含有之金屬擴散至反射層32側並與反射層32反應而設置。而且，擴散防止層33，可使用Ni、Ti、Pt、Cr、Ta、W、Mo等之金屬，另外，亦可為積層選自此等之複數金屬層之構成。
(接合層)
接合層34，具有導電性，並用於將形成於發光元件層10之擴散防止層33與形成於支撐基板36之內部電極層35接合而設置。而且，接合層34，可使用化學安定且熔點低的Au系共晶金屬等。又，Au系共晶金屬，例如，可列舉AuGe、AuSn、AuSi、AuIn等。
(內部電極層)
內部電極層35，具有導電性，並用於電連接接合層34及支撐基板36而設置。而且，內部電極層35，可使用各種金屬材料，另外，亦可為積層複數金屬層之構成。
(支撐基板)
支撐基板36，具有導電性，並用於物理支撐從半導體層形成基板1拆除成長基板1a等而得到之發光元件層10而設置。此例中，由於反射層32設置在發光元件層10與支撐基板36之間，因此支撐基板36亦可使用吸收從發光元件層10輸出的光之材料。而且，支撐基板36，可使用半導體晶圓，例如Ge晶圓、Si晶圓、GaAs晶圓、GaP晶圓等。
(外部電極層)
外部電極層37，具有導電性，並用於電連接外部設置之配線(未圖示)而設置。而且，外部電極層37，可使用各種金屬材料，另外，亦可為積層複數金屬層之構成。
<半導體發光元件之製造方法>
接著，列舉具體例說明圖5所示之半導體發光元件2之製造方法。
圖6，係用於說明半導體發光元件2之製造方法之流程圖。
〔蓋層除去步驟〕
首先，從半導體層形成基板1除去蓋層1d(步驟100)。藉此，在半導體層形成基板1之表面，即與成長基板1a相反側之面，露出構成發光元件層10之n型電流擴散層16。
〔負電極部形成步驟〕
接著，在具有成長基板1a與地基層1b與蝕刻阻擋層1c與發光元件層10之半導體層形成基板1之n型電流擴散層16上，形成負電極部30(步驟110)。在此，步驟110之負電極部形成步驟，包含以下所說明之複數步驟(此例為步驟111~步驟117)。
(n電極層形成步驟)
步驟110之負電極部形成步驟中，首先，在發光元件層10之n型電流擴散層16上形成n電極層31(步驟111)。但是，步驟111之n電極層形成步驟中，先形成透光層311(步驟111a)，接著形成柱狀電極層312(步驟111b)。
〔透光層形成步驟〕
步驟111a之透光層形成步驟中，於n型電流擴散層16上藉由CVD涵蓋全面積層SiO2後，對於成為柱狀電極層312之形成對象之部位施予藉由蝕刻之鑽孔加工，形成複數之貫通孔。此時，SiO2之厚度為0.3μm左右。藉此，得到由SiO2所構成之透光層311。
〔柱狀電極層形成步驟〕
步驟111b之柱狀電極層形成步驟中，對於形成在透光層311之複數之貫通孔，個別藉由蒸鍍填充AuGe，形成複數之柱狀電極層312。此時，AuGe之厚度與透光層311之厚度相同。藉由以上，得到包含透光層311及複數之柱狀電極層312之n電極層31。
(反射層形成步驟)
接著，在n電極層31上，藉由蒸鍍積層Au，形成反射層32(步驟112)。此時，反射層32之厚度為0.7μm左右。
(擴散防止層形成步驟)
接著，在反射層32上，藉由蒸鍍依序積層Pt及Ti，形成積層Pt層及Ti層所成之擴散防止層33(步驟113)。此時，擴散防止層33之厚度為0.5μm左右。
(接合層形成步驟)
接著，在擴散防止層33上，藉由蒸鍍積層AuGe，形成接合層34(步驟114)。此時，接合層34之厚度為1.0μm左右。此時間點，除去蓋層1d之半導體層形成基板1的發光元件層10之n型電流擴散層16上，係積層有n電極層31、反射層32、擴散防止層33及接合層34之狀態。以下，在除去蓋層1d之半導體層形成基板1上，積層n電極層31~接合層34者，稱為「第1積層體」。
(內部電極層形成步驟)
此外，除了上述第1積層體，另外準備由Ge晶圓所構成之支撐基板36。接著，於該支撐基板36之一側的面(正面)，藉由蒸鍍依序積層Pt及Au，形成積層Pt層及Au層所成之內部電極層35(步驟115)。此時，內部電極層35之厚度，Pt層為0.1μm左右，Au層為0.5μm左右。
(外部電極層形成步驟)
接著，於上述支撐基板36之另一側的面(背面)，藉由蒸鍍依序積層Pt及Au，形成積層Pt層及Au層所成之外部電極層37(步驟116)。此時，外部電極層37之厚度，Pt層為0.1μm左右，Au層為0.5μm左右。此時間點，呈 支撐基板36分別於正面積層內部電極層35，於其背面積層外部電極層37之狀態。以下，於支撐基板36積層內部電極層35及外部電極層37者，稱作「第2積層體」。
(接合步驟)
接著，在上述第1積層體中之接合層34與上述第2積層體中之內部電極層35彼此面對且接觸之狀態下，藉由進行加熱及加壓，接合第1積層體及第2積層體(步驟117)。此時，加熱溫度為400℃左右，施加壓力為500kgf左右。此時間點，呈積層有包含成長基板1a及發光元件層10之半導體層形成基板1、及包含支撐基板36之負電極部30之狀態。以下，將積層此等兩者之物，稱作「第3積層體」。
藉由以上，完成步驟110之負電極部形成步驟。
〔成長基板除去步驟〕
接著，藉由對上述第3積層體進行濕蝕刻，從而分離半導體層形成基板1之成長基板1a、地基層1b及蝕刻阻擋層1c與發光元件層10，從第3積層體除去成長基板1a(步驟120)。此時間點，呈積層發光元件層10及負電極部30之狀態，且發光元件層10之p型接觸層11露出至外部。以下，積層發光元件層10及負電極部30者，稱作「第4積層體」。又，第4積層體之p型接觸層11側，可視需要施予研磨，藉此完全地除去地基層1b及蝕刻阻擋層1c為理想。
〔正電極部形成步驟〕
接著，於上述第4積層體之發光元件層10之p型接觸層11上，形成複數之正電極部20(步驟130)。此例中，於p型接觸層11上，藉由蒸鍍依序積層 AuBe-Ni合金、Ti及Au，得到依序積層AuBe-Ni合金層、Ti層及Au層而成之正電極部20。此時，正電極部20之厚度，AuBe-Ni合金層為0.5μm左右，Ti層為0.2μm左右，Au層為1.0μm左右。此時間點，積層發光元件層10及負電極部30而成之第4積層體之中，於形成發光元件層10之p型接觸層11之面，呈複數之正電極部20配置於矩陣上之狀態。以下，於發光元件層10積層負電極部30及複數之正電極部20者，稱作「第5積層體」。
〔p型接觸層除去步驟〕
接著，第5積層體之p型接觸層11之中，藉由濕蝕刻等除去未被複數之正電極部20覆蓋而於外部露出之區域(步驟140)。步驟140之p型接觸層除去步驟中，除了p型接觸層11之一部分之外，亦除去p型電流擴散層12之中存在於p型接觸層11側之一部分區域。此時間點，p型電流擴散層12之中露出至外部之部位，呈伴隨著濕蝕刻而形成微小的凹凸之狀態。以下，從第5積層體除去p型接觸層11及p型電流擴散層12之各一部分者，稱作「第6積層體」。
〔分割步驟〕
最後，藉由切割上述第6積層體，將第6積層體分割成複數之半導體發光元件2(步驟150)。步驟150之分割步驟中，進行單片化以使各半導體發光元件2分別包含1個正電極部20。
藉由以上，得到分別具有發光元件層10與正電極部20與負電極部30之如圖5所示之半導體發光元件2。
接著，使用如此得到之半導體發光元件2、半導體光接收元件3、發光元件側電極4、光接收元件側電極5、透鏡6、透明樹脂部7、及不透明樹脂 部8，得到圖1所示之光耦合器100。
<光耦合器之運作>
接著，對圖1所示之光耦合器100之運作進行說明。
若介由發光元件側電極4向半導體發光元件2供給發光訊號，則半導體發光元件2因應發光訊號發光。更具體地說明，半導體發光元件2，進行因應發光訊號之點燈/熄燈。接著，半導體發光元件2輸出之光，經由透鏡6集光，且介由透明樹脂部7朝向半導體光接收元件3。
半導體光接收元件3光接收來自半導體發光元件2的光，則半導體光接收元件3輸出因應其光接收量之光接收訊號。該光接收訊號，介由光接收元件側電極5向外部輸出。在此期間，不透明樹脂部8，限制從外部的光到達半導體光接收元件3，並抑制該光接收訊號混入雜訊。
其結果，光耦合器100，可光學結合，並在電絕緣之狀態下進行訊號之傳達。此時，例如以事先制定的方式使用已調變的脈衝訊號等之發光訊號，則可介由光耦合器100進行高速數據通信。
<半導體發光元件之運作>
接著，對設置於光耦合器100之如圖5所示之半導體發光元件2之發光運作進行說明。
對半導體發光元件2之正電極部20及負電極部30施加順向電壓，則於發光元件層10，順向電流從p型接觸層11往n型電流擴散層16流通。此時，p型電流擴散層12及n型電流擴散層16，藉由將流通之順向電流沿面方向擴散，於包含p型覆蓋層13、活性層14及n型覆蓋層15之發光層流通之順向電流，在面方向變得更均勻而作用。接著，藉由順向電流於發光層流通，發 光層輸出因應構成活性層14之各井層142之組成的波長的光。
此時，光從發光層，主要朝向p型電流擴散層12側(圖5中上側)及n型電流擴散層16側(圖5中下側)輸出。此時，從發光層輸出至圖5上側之光，介由p型電流擴散層12輸出至半導體發光元件2之外部(參照圖中箭頭方向)。相對於此，從發光層輸出至圖5下側之光，藉由反射層32反射，朝向p型電流擴散層12側，並介由p型電流擴散層12輸出至半導體發光元件2之外部。
<其他>
又，本實施型態中，構成活性層14之井層142，雖由第1井層1421~第3井層1423之3層所構成，但井層142之層數做適當設計變更亦無影響。然而，從增大載體之封閉效果、提高電子及電洞之再結合機率且高速化應答速度之觀點而言，井層142之層數理想為10層以下，更佳為5層以下。
此外，構成井層142之各層之厚度，以可得到量子效應之厚度為佳，3.3nm~7nm之範圍為佳。
此外，本實施型態中，藉由依序於成長基板1a上形成p型半導體(p型接觸層11、p型電流擴散層12及p型覆蓋層13)、活性層14及n型半導體層(n型覆蓋層15及n型電流擴散層16)，得到半導體層形成基板1，但並非限定於此。例如，藉由依序於成長基板1a上形成n型半導體層、活性層14及p型半導體層，來得到半導體層形成基板1亦可。
進一步，本實施型態中，包含發光元件層10之半導體發光元件2，以具備反射層32之構成為例進行說明，但半導體發光元件2之構造做適當設計變更亦無影響。
更進一步，本實施型態中，以使用半導體發光元件2構成光耦合器100之情形為例進行說明，但並非限定於此。例如，將半導體發光元件2單獨作為光源等使用亦可，連同半導體光接收元件3構成檢測物體之有無或位置之光遮斷器(光傳輸裝置之一例)亦可。
【實施例】
以下，基於實施例進一步詳細說明本發明。但是，本發明，只要不超出其主旨之下，並無限定於以下實施例。
本發明人，進行各種活性層14的構成相異之半導體層形成基板1之製作，且對於從此等半導體層形成基板1得到之半導體發光元件2，進行關於各種特性之評價。
在此，表1為實施例1、表2為實施例2、表3為實施例3，示出個別的半導體層形成基板1之層構成。此外，表4為比較例1、表5為比較例2、表6為比較例3，示出個別的半導體發光元件2之層構成。
【表1】
Figure 108127952-A0101-12-0031-1
Figure 108127952-A0101-12-0032-2
Figure 108127952-A0101-12-0033-3
Figure 108127952-A0101-12-0034-4
Figure 108127952-A0101-12-0035-5
Figure 108127952-A0101-12-0036-6
<實施例1之半導體層形成基板>
接著，參照表1，對實施例1之半導體層形成基板1進行說明。
〔成長基板〕
成長基板1a，使用添加p型雜質之Zn(鋅)且由GaAs單結晶所構成之晶圓。接著，成長基板1a之厚度為350(μm)，成長基板1a之結晶成長面之偏角為15°(表1表記為「15offA」，以下亦同)。
〔地基層〕
地基層1b，使用GaAs。地基層1b，添加p型雜質之C(碳)，使濃度為1.0×1018~2.0×1018(表1表記為「1.0~2.0E+18」，以下亦同)。地基層1b之厚度為0.5(μm)。
〔蝕刻阻擋層〕
蝕刻阻擋層1c，使用Al0.25Ga0.25In0.5P(表1表記為「Al0.25Ga0.25In0.5P」，以下亦同)。蝕刻阻擋層1c，添加p型雜質之Mg(鎂)，使濃度為1.0×1018。蝕刻阻擋層1c之厚度為0.5(μm)。
〔發光元件層〕
發光元件層10之構成如下。又，在此，發光元件層10(更具體為活性層14)之發光波長(設計值)為850nm。
(p型接觸層)
p型接觸層11，使用GaAs。p型接觸層11，添加p型雜質之C(碳)，使濃度為8.0×1019。p型接觸層11之厚度為0.05(μm)。
(p型電流擴散層)
p型電流擴散層12，使用Al0.25Ga0.75As。p型電流擴散層12，添加p型雜 質之C(碳)，使濃度為1.0×1018。p型電流擴散層12之厚度為5(μm)。
(p型覆蓋層)
p型覆蓋層13，使用Al0.45Ga0.55As。p型覆蓋層13，添加p型雜質之C(碳)，使濃度為8.0×1017。p型覆蓋層13之厚度為0.2(μm)。
(活性層)
活性層14之構成如下。
〔p側外部障壁層〕
p側外部障壁層141，使用Al0.45Ga0.55As。p側外部障壁層141未添加p型雜質及n型雜質(無摻雜(表1表記為「UN」，以下亦同))。p側外部障壁層141之厚度為0.3(μm)。
〔第1井層〕
第1井層1421，使用In0.19Ga0.81As。第1井層1421未添加p型雜質及n型雜質。第1井層1421之厚度為0.004(μm)。
〔第1內部障壁層〕
第1內部障壁層1431，使用Al0.45Ga0.55As。第1內部障壁層1431未添加p型雜質及n型雜質。第1內部障壁層1431之厚度為0.007(μm)。
〔第2井層〕
第2井層1422，使用In0.19Ga0.81As。第2井層1422未添加p型雜質及n型雜質。第2井層1422之厚度為0.004(μm)。
〔第2內部障壁層〕
第2內部障壁層1432，使用Al0.45Ga0.55As。第2內部障壁層1432未添加p型雜質及n型雜質。第2內部障壁層1432之厚度為0.007(μm)。
〔第3井層〕
第3井層1423，使用In0.19Ga0.81As。第3井層1423未添加p型雜質及n型雜質。第3井層1423之厚度為0.004(μm)。
〔n側外部障壁層〕
n側外部障壁層144，使用Al0.45Ga0.55As。n側外部障壁層144未添加p型雜質及n型雜質。n側外部障壁層144之厚度為0.05(μm)。
(n型覆蓋層)
n型覆蓋層15，使用Al0.45Ga0.55As。n型覆蓋層15，添加n型雜質之Te(碲)，使濃度為1.0×1018。n型覆蓋層15之厚度為0.2(μm)。
(n型電流擴散層)
n型電流擴散層16，使用Al0.25Ga0.75As。n型電流擴散層16，添加n型雜質之Te(碲)，使濃度為5.0×1017。n型電流擴散層16之厚度為3.5(μm)。
〔蓋層〕
蓋層1d，使用GaAs。蓋層1d未添加p型雜質及n型雜質。蓋層1d之厚度為0.1(μm)。
<實施例2之半導體層形成基板>
接著，參照表2，對實施例2之半導體層形成基板1進行說明。
實施例2之半導體層形成基板1，除了構成活性層14之各層之構成材料以外，具有與實施例1之半導體層形成基板1相同的構成。
在此，實施例2之半導體層形成基板1中，於構成活性層14之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，使用Al之比例低於實施例1(Ga之比例高)之Al0.35Ga0.65As。此 外，實施例2之半導體層形成基板1中，於構成活性層14之井層142(第1井層1421~第3井層1423)，使用In之比例低於實施例1(Ga之比例高)之In0.18Ga0.82As。
<實施例3之半導體層形成基板>
接著，參照表3，對實施例3之半導體層形成基板1進行說明。
實施例3之半導體層形成基板1，除了構成活性層14之各層之構成材料以外，具有與實施例1、2之半導體層形成基板1相同的構成。
在此，實施例3之半導體層形成基板1中，於構成活性層14之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，使用Al之比例低於實施例2(Ga之比例高)之Al0.30Ga0.70As。此外，實施例3之半導體層形成基板1中，於構成活性層14之井層142(第1井層1421~第3井層1423)，使用In之比例低於實施例2(Ga之比例高)之In0.16Ga0.84As。
<比較例1之半導體層形成基板>
接著，參照表4，對比較例1之半導體層形成基板1進行說明。
比較例1之半導體層形成基板1，除了構成活性層14之各層之構成材料以外，具有與實施例1~3之半導體層形成基板1相同的構成。
在此，比較例1之半導體層形成基板1中，於構成活性層14之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，使用Al之比例低於實施例3(Ga之比例高)之Al0.25Ga0.75As。此外，比較例1之半導體層形成基板1中，於構成活性層14之井層142(第1井層1421~第3井層1423)，使用In之比例低於實施例3(Ga之比例高)之 In0.14Ga0.86As。
<比較例2之半導體層形成基板>
接著，參照表5，對比較例2之半導體層形成基板1進行說明。
比較例2之半導體層形成基板1，除了構成活性層14之各層之構成材料以外，具有與實施例1~3及比較例1之半導體層形成基板1相同的構成。
在此，比較例2之半導體層形成基板1中，於構成活性層14之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，使用Al之比例低於比較例1(Ga之比例高)之Al0.20Ga0.80As。此外，比較例2之半導體層形成基板1中，於構成活性層14之井層142(第1井層1421~第3井層1423)，使用In之比例低於比較例1(Ga之比例高)之In0.12Ga0.88As。
<比較例3之半導體層形成基板>
最後，參照表6，對比較例3之半導體層形成基板1進行說明。
比較例3之半導體層形成基板1，除了構成活性層14之各層之構成材料以外，具有與實施例1~3及比較例1、2之半導體層形成基板1相同的構成。
在此，比較例3之半導體層形成基板1中，於構成活性層14之障壁層(p側外部障壁層141、第1內部障壁層1431、第2內部障壁層1432及n側外部障壁層144)，使用Al之比例低於比較例2(Ga之比例高)之Al0.15Ga0.85As。此外，比較例3之半導體層形成基板1中，於構成活性層14之井層142(第1井層1421~第3井層1423)，使用In之比例低於比較例2(Ga之比例高)之In0.11Ga0.89As。
又，實施例1~3及比較例1~3中，井層142(第1井層1421~第 3井層1423)之In及Ga之組成相異，係為了使個別的發光波長皆一致為850(nm)。
<各實施例及各比較例之半導體層形成基板之關係>
表7，表示各實施例及各比較例之半導體層形成基板1之活性層14之物理特性。更具體地說明，表7，表示各半導體層形成基板1中，障壁層(AlbGa1-bAs)之Al組成比b、障壁層之能帶隙EgB(eV)、井層142(InaGa1-aAs)之In組成比a、井層142之能帶隙EgW(eV)、障壁層與井層142之能帶隙差△E(=EgB-EgW)之關係。
【表7】
Figure 108127952-A0101-12-0043-7
首先，由表7可知，依比較例3、比較例2、比較例1、實施例3、實施例2、實施例1之順序，障壁層之Al組成比b越來越大(Al之比例上升，Ga之比例下降)。
此外，由表7可知，障壁層之Al組成比b越增加，障壁層之能帶隙EgB越增大。又，如表7所示之(參考)，b=1之情形，亦即，障壁層以AlAs構成之情形，障壁層之能帶隙EgB為2.17(eV)。
進一步，由表7可知，井層142之In組成比a越增加，井層142之能帶隙EgW越減少。又，如表7所示之(參考)，a=0.2之情形，亦即，井層142以In0.2Ga0.8As構成之情形，井層之能帶隙EgW為1.14(eV)。
接著，此例中，依比較例3、比較例2、比較例1、實施例3、實施例2、實施例1之順序，障壁層之Al組成比b增加(能帶隙EgB增大)，並且，井層142之In組成比a增加(能帶隙EgW減少)。其結果，如表7所示，依比較例3、比較例2、比較例1、實施例3、實施例2、實施例1之順序，能帶隙差△E增加。又，如表7所示之(參考)，障壁層以AlAs構成且井層142以In0.2Ga0.8As構成之情形，能帶隙差△E為1.03(eV)。
<半導體發光元件>
將如此得到之實施例1~3及比較例1~3之半導體層形成基板1作為起始材料，使用圖6所示之製造方法，製作半導體發光元件2。接著，對得到的各半導體發光元件2，進行各種評價。又，本次，實施例1~3及比較例1~3中，個別準備2個評價用樣品。以下，將此等表記為例如實施例1(1)、實施例1(2)。
<評價>
本次，利用各半導體發光元件2之順向電流-發光輸出之直線性、及各半導體發光元件2之輸入輸出之應答性(上升及下降)，評價各半導體發光元件2。
〔直線性〕
直線性之評價，如下進行。首先，對各半導體發光元件2，在0(mA)至10(mA)之範圍內一邊改變大小一邊供給順向電流IF，測量來自各半導體發光元件2之發光輸出Po。接著，基於得到的順向電流-發光輸出特性，進行2種類之規格化。
首先，第1種，以順向電流IF=10mA時之發光效率為基準，將所有的發光效率規格化。以下將此稱為第1規格化發光效率Eff〔IF/10〕。 在此，發光輸出Po除以順向電流IF值等於發光效率Eff。例如，順向電流為IFmA時之發光輸出作為Po(IF)，則順向電流為IFmA時之發光效率以Eff(IF)=Po(IF)/IF表示。進一步，第1規格化發光效率以Eff〔IF/10〕=Eff(IF)/Eff(10)表示。
此外，第2種，以順向電流IF=5mA時之發光效率為基準，將所有的發光效率規格化。以下將此稱為第2規格化發光效率Eff〔IF/5〕。
圖7，表示各實施例及各比較例之順向電流IF與第1規格化發光效率Eff〔IF/10〕之關係圖表。圖7中，橫軸為順向電流IF(mA)，縱軸為第1規格化發光效率Eff〔IF/10〕。
圖8，表示各實施例及各比較例之順向電流IF與第2規格化發光效率Eff〔IF/5〕之關係圖表。圖8中，橫軸為順向電流IF(mA)，縱軸為第2規格化發光效率Eff〔IF/5〕。
因此，圖7及圖8中，個別的縱軸的數值越接近1，相對於作為基準之順向電流IF之發光輸出Po之直線性越高(線性佳)。
根據圖7及圖8，實施例1~實施例3及比較例1~比較例3中，順向電流IF≦2(mA)之低電流區域中，可看到以下傾向：順向電流IF的值越小，縱值的數值越減少。然而，順向電流IF=0(mA)~10(mA)之範圍中，實施例1~實施例3之縱軸之數值，大於比較例1~比較例3之縱軸之數值。
在此，圖7所示之例中，順向電流IF=1(mA)之情形，相對於比較例1~比較例3中，縱軸之數值不到1(0.9附近)，實施例1~實施例3中，縱軸之數值為1以上。此外，圖8所示之例中，順向電流IF=1(mA)之情形，相對於比較例1~比較例3中，縱軸之數值不到1(0.8附近)，實施例1~實施例3中，縱軸之數值為1的附近。
表8，表示各實施例及各比較例之半導體發光元件2中，障壁層之組成、井層142之組成、能帶隙差△E、順向電流IF=1(mA)時之第1規格化發光效率Eff〔1/10〕、順向電流IF=1(mA)時之第2規格化發光效率Eff〔1/5〕之關係。
【表8】
Figure 108127952-A0101-12-0047-8
(第1規格化發光效率)
一開始，先對第1規格化發光效率Eff〔1/10〕進行說明。
首先，由表8可知，依比較例3、比較例2、比較例1、實施例3、實施例2、實施例1之順序，第1規格化發光效率Eff〔1/10〕增大。換句話說，此意指活性層14之障壁層與井層142之能帶隙差△E越大，則第1規格化發光效率Eff〔1/10〕越高。
在此，能帶隙差△E為0.60(eV)以上之實施例1~實施例3之情形，第1規格化發光效率Eff〔1/10〕為1.00~1.12。相對於此，能帶隙差△E為0.50(eV)以下之比較例1~比較例3之情形，第1規格化發光效率Eff〔1/10〕為0.85~0.91。在此，第1規格化發光效率Eff〔1/10〕之值為1之情形，順向電流IF=1mA時之發光效率與順向電流IF=10mA時之發光效率相等。此外，第1規格化發光效率Eff〔1/10〕之值大於1之情形，順向電流IF=1mA時之發光效率高於順向電流IF=10mA時之發光效率。據此，實施例1~實施例3，比起比較例1~比較例3，可提升低電流區域之發光效率。此外，若比較實施例1~實施例3，則能帶隙差△E最大的實施例1比起能帶隙差△E最小的實施例3，可提升更多低電流區域之發光效率。
(第2規格化發光效率)
接著，對第2規格化發光效率Eff〔1/5〕進行說明。
首先，由表8可知，依比較例3、比較例2、比較例1、實施例3、實施例2、實施例1之順序，第2規格化發光效率Eff〔1/5〕增大。換句話說，此意指活性層14之障壁層與井層142之能帶隙差△E越大，則第2規格化發光效率Eff〔1/5〕越高。
在此，能帶隙差△E為0.60(eV)以上之實施例1~實施例3之情形，第2規格化發光效率Eff〔1/5〕為0.97~1.05。相對於此，能帶隙差△E為0.50(eV)以下之比較例1~比較例3之情形，第2規格化發光效率Eff〔1/5〕為0.85~0.89。藉此，可以說實施例1~實施例3比起比較例1~比較例3，第2規格化發光效率Eff〔1/5〕之值更接近1。據此，實施例1~實施例3，比起比較例1~比較例3，可提升低電流區域之發光效率。此外，若比較實施例1~實施例3，能帶隙差△E最大的實施例1比起能帶隙差△E最小的實施例3，可提升更多低電流區域之發光效率。
(多重量子井構造之能帶構造)
在此，探討各實施例之半導體發光元件2比起各比較例之半導體發光元件2，低電流區域之直線性較高之理由。
圖9(a)、(b)，表示比較例及實施例之半導體發光元件2之多重量子井構造之能帶構造之代表圖。
圖9(a)、(b)，分別表示2個障壁層及該2個障壁層所夾的井層、與各層之能帶隙之關係。又，在此，以圖9(a)、(b)個別之井層之能帶隙相同，且比起圖9(a)之障壁層之能帶隙，圖9(b)之障壁層之能帶隙較大之情形為例。接著，圖9(a)之障壁層與井層之能帶隙差△E稱為第1能帶隙差△E1，圖9(b)之障壁層與井層之能帶隙差△E稱為第2能帶隙差△E2。
活性層14以多重量子井構造構成之情形，伴隨通電，從一側(圖中左側)之障壁層注入電子至井層，並從另一側(圖中右側)之障壁層注入電洞至該井層。以下，可將此等電子及電洞，統稱為載體。如此注入至井層之電子及電洞，藉由夾住該井層之2個障壁層而封閉於井層內。接 著，封閉於井層內之電子及電洞，藉由兩者直接結合而進行貢獻於發光之發光再結合，另外，藉由兩者在存在於井層內之缺陷能階被捕獲，而進行不貢獻於發光而生成熱之非發光再結合。
在此，如圖9(a)所示之能帶隙差△E為相對較小的第1能帶隙差△E1之情形，於井層內封閉載體之力量變小。因此，在井層內載體容易變得不安定，容易發生載體於缺陷能階被捕獲之非發光再結合。據此，此情形中，可認為相對於發光再結合之非發光再結合之比例變高，因此發光效率變得容易降低。
另一方面，如圖9(b)所示之能帶隙差△E為相對較大的第2能帶隙差△E2之情形，於井層內封閉載體之力量變大。因此，在井層內載體容易變得安定，難以發生載體於缺陷能階被捕獲之非發光再結合。據此，此情形中，可認為相對於發光再結合之非發光再結合之比例變低，因此發光效率變得容易提升。
接著，從上述各實施例及各比較例之直線性之評價結果，可認為能帶隙差△E為0.50(eV)以下之情形(比較例1~比較例3)對應於圖9(a)所示之例。此外，可認為能帶隙差△E為0.60(eV)以上之情形(實施例1~實施例3)對應於圖9(b)所示之例。
〔應答性〕
應答性之評價，如下進行。首先，於各半導體發光元件2，供給電流值30mA、脈衝寬度5μs之順向電流IF，並測量來自各半導體發光元件2之發光輸出Po。接著，順向電流IF(脈衝電流)之上升中，發光輸出Po之峰值從10%到90%所需之時間，作為上升時間Tr(nsec)。此外，順向電流IF(脈 衝電流)之下降中，發光輸出Po之峰值從90%到10%所需之時間，作為下降時間Tf(nsec)。
圖10，表示各實施例及各比較例之半導體發光元件2之應答時間(上升時間Tr及下降時間Tf)之圖表。圖10中，橫軸為並列各實施例及各比較例者，縱軸為應答時間(ns)。
表9，表示各實施例及各比較例之半導體發光元件2中，障壁層之組成、井層142之組成、能帶隙差△E、上升時間Tr、及下降時間Tf之關係。
【表9】
Figure 108127952-A0101-12-0052-9
(上升時間)
一開始，先對上升時間Tr進行說明。
能帶隙差△E為0.60(eV)以上之實施例1~3中，上升時間Tr為8.36(nsec)~9.02(nsec)。相對於此，能帶隙差△E為0.50(eV)以下之比較例1~3中，上升時間Tr為9.30(nsec)~10.04(nsec)。藉此，可以說實施例1~3比起比較例1~3，上升時間Tr變短。據此，實施例1~實施例3，比起比較例1~比較例3，上升之應答性提升。此外，比較實施例1~實施例3，能帶隙差△E最大的實施例1比起能帶隙差△E最小的實施例3，上升之應答性可提升更多。
(下降時間)
接著，對下降時間Tf進行說明。
能帶隙差△E為0.60(eV)以上之實施例1~3中，下降時間Tf為6.30(nsec)~6.50(nsec)。相對於此，能帶隙差△E為0.50(eV)以下之比較例1~3中，下降時間Tf為6.54(nsec)~6.74(nsec)。藉此，可以說實施例1~3比起比較例1~3，下降時間Tf變短。據此，實施例1~3，比起比較例1~3，下降之應答性提升。此外，比較實施例1~實施例3，能帶隙差△E最大的實施例1比起能帶隙差△E最小的實施例3，下降之應答性可提升更多。
2‧‧‧半導體發光元件
10‧‧‧發光元件層
11‧‧‧p型接觸層
12‧‧‧p型電流擴散層
13‧‧‧p型覆蓋層
14‧‧‧活性層
15‧‧‧n型覆蓋層
16‧‧‧n型電流擴散層
20‧‧‧正電極部
30‧‧‧負電極部
31‧‧‧n電極層
32‧‧‧反射層
33‧‧‧擴散防止層
34‧‧‧接合層
35‧‧‧內部電極層
36‧‧‧支撐基板
37‧‧‧外部電極層
311‧‧‧透光層
312‧‧‧柱狀電極層

Claims (21)

  1. 一種半導體發光元件，其特徵係其具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由InaGa1-aAs(0<a≦0.4)所構成；及3層以上之障壁層，係由AlbGa1-bAs(0.3<b≦0.45)所構成，並將2層以上之前述井層個別從兩側夾住。
  2. 如申請專利範圍第1項所記載之半導體發光元件，其中，前述發光層中，個別之前述井層，係由InaGa1-aAs(0.06≦a≦0.34)所構成；個別之前述障壁層，係由AlbGa1-bAs(0.3≦b≦0.45)所構成。
  3. 如申請專利範圍第1或2項所記載之半導體發光元件，其中，前述第1半導體及前述第2半導體皆由AlbGa1-bAs所構成。
  4. 如申請專利範圍第1項所記載之半導體發光元件，其中，進一步具有：p型電流擴散層，係由含有p型雜質之第3半導體所構成，並使供給至前述p型半導體層之電流擴散；及n型電流擴散層，係由含有n型雜質之第4半導體所構成，並使供給至前述n型半導體層之電流擴散；前述第3半導體及前述第4半導體皆由AlcGa1-cAs(c<b)所構成。
  5. 如申請專利範圍第4項所記載之半導體發光元件，其中，前述p型電流擴散層之厚度大於前述p型半導體層之厚度，前述n型電流擴散層之厚度大於前述n型半導體層之厚度。
  6. 如申請專利範圍第4或5項所記載之半導體發光元件，其中，前述p型電流擴散層之厚度大於前述n型電流擴散層之厚度。
  7. 如申請專利範圍第4項所記載之半導體發光元件，其中，前述p型電流擴散層之p型雜質之濃度高於前述n型電流擴散層之n型雜質之濃度。
  8. 如申請專利範圍第1項所記載之半導體發光元件，其中，構成前述發光層之前述井層及前述障壁層，不含p型雜質及n型雜質。
  9. 如申請專利範圍第1項所記載之半導體發光元件，其中，3層以上之前述障壁層，係具備：p側障壁層，係配置於最靠近前述p型半導體層側；n側障壁層，係配置於最靠近前述n型半導體層側；及1個以上之內部障壁層，係配置於前述p側障壁層與前述n側障壁層之間；前述p側障壁層之厚度及前述n側障壁層之厚度大於前述內部障壁層之厚度。
  10. 如申請專利範圍第9項所記載之半導體發光元件，其中，前述p側障壁層之厚度大於前述n側障壁層之厚度。
  11. 一種半導體發光元件，其特徵係其具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及 發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由具有第1能帶隙之第1化合物半導體所構成；及3層以上之障壁層，係由具有第2能帶隙之第2化合物半導體所構成，並將2層以上之前述井層個別從兩側夾住，而前述第2能帶隙係與前述第1能帶隙之能帶隙差為0.6eV以上。
  12. 如申請專利範圍第11項所記載之半導體發光元件，其中，前述第1化合物半導體及前述第2化合物半導體皆由III-V族半導體所構成。
  13. 如申請專利範圍第12項所記載之半導體發光元件，其中，前述第1化合物半導體及前述第2化合物半導體皆含有V族元素之As且不含P及N。
  14. 如申請專利範圍第13項所記載之半導體發光元件，其中，前述第1化合物半導體，係含有第1之III族元素及第2之III族元素，且不含第3之III族元素；前述第2化合物半導體，係含有前述第2之III族元素及前述第3之III族元素，且不含前述第1之III族元素。
  15. 如申請專利範圍第14項所記載之半導體發光元件，其中，前述第1之III族元素為In；前述第2之III族元素為Ga；前述第3之III族為Al。
  16. 如申請專利範圍第11至15項中任1項所記載之半導體發光元件，其中， 前述第1半導體及前述第2半導體皆由III-V族半導體所構成。
  17. 如申請專利範圍第16項所記載之半導體發光元件，其中，前述第1半導體及前述第2半導體皆含有V族元素之As且不含P及N。
  18. 如申請專利範圍第17項所記載之半導體發光元件，其中，前述第1半導體及前述第2半導體皆含有III族元素之Ga及Al且不含In。
  19. 如申請專利範圍第11項所記載之半導體發光元件，其中，前述第1半導體、前述第2半導體及前述第2化合物半導體，係由組成比為相同的III-V族半導體所構成。
  20. 一種光傳輸裝置，其特徵係其包含：發光元件，係藉由通電而發光；及光接收元件，係與前述發光元件對向而配置，且光接收來自該發光元件的光；前述發光元件，具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由InaGa1-aAs(0<a≦0.4)所構成；及3層以上之障壁層，係由AlbGa1-bAs(0.3<b≦0.45)所構成，並將2層以上之前述井層個別從兩側夾住。
  21. 一種光傳輸裝置，其特徵係其包含： 發光元件，係藉由通電而發光；及光接收元件，係與前述發光元件對向而配置，且光接收來自該發光元件的光；前述發光元件，具有：p型半導體層，係由含有p型雜質之第1半導體所構成；n型半導體層，係由含有n型雜質之第2半導體所構成；及發光層，係配置於前述p型半導體層與前述n型半導體層之間並藉由通電而發光；前述發光層，具備：2層以上之井層，係由具有第1能帶隙之第1化合物半導體所構成；及3層以上之障壁層，係由具有第2能帶隙之第2化合物半導體所構成，並將2層以上之前述井層個別從兩側夾住，而前述第2能帶隙係與前述第1能帶隙之能帶隙差為0.6eV以上。
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