TWI702647B - 基板處理方法 - Google Patents

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Abstract

本發明之課題,在於將晶圓表面上所形成之SiO2膜蝕刻至到達下層前之中途階段為止時,改善其粗度。

本發明之解決手段如下:將晶圓(W)表面上所形成之SiO2膜(1)蝕刻至到達下層前之中途階段為止時,將氧自由基(102)照射至SiO2膜(1)的表面使其親水化後,藉由NH3氣體與HF氣體將前述SiO2膜(1)蝕刻。故可使NH3氣體與HF氣體均一地吸附於SiO2膜(1)的表面。因此,SiO2膜(1)的表面被一致地蝕刻,即使將SiO2膜(1)蝕刻至到達下層前之中途階段為止時,亦可改善表面的粗糙度(粗度)。

Description

基板處理方法
本發明係關於將處理氣體供給至被處理基板的表面以進行蝕刻處理之基板處理方法。
半導體裝置,由於其多樣化、立體化的進展,使裝置構造變得複雜化、細微化,於半導體製程中的各工序中,亦須對應於各種嶄新的表面構造、膜種類。例如於製作三維構造中的電晶體之製程中,係有:在包含電晶體的前驅構造部分來形成分離各電晶體之絕緣層的SiO2(氧化矽)膜後,將該SiO2(氧化矽)膜蝕刻至使該前驅構造部分暴露出為止之製程。
將SiO2膜蝕刻之手法,例如有專利文獻1所記載之使用由HF(氟化氫)氣體與NH3(氨)氣體所進行之化學氧化物去除(Chemical Oxide Removal)之手法。此手法,為了將形成於半導體晶圓(以下稱為「晶圓」)的表面之SiO2膜蝕刻,係有將HF氣體與NH3氣體供給至處理容器內之手法。此等氣體,係與SiO2膜反應而生成(NH4)2SiF6(矽氟化銨),所以可例如在相同處理容器內加熱晶圓使(NH4)2SiF6昇華,藉此去除SiO2
隨著電路圖型之細微化的進展,例如在用以將電晶體彼此絕緣之SiO2膜中,SiO2膜表面之粗度的程 度,對於洩漏特性會產生較大影響。因此,對於SiO2膜表面的粗度,係要求較目前更良好之水準。
專利文獻2中,係記載一種於去除形成於基板表面之氧化膜時,為了提升蝕刻時的潤濕性,係使用使O2活性化後之電漿來進行電漿處理之技術,但其並未考量到蝕刻後之表面的粗度。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2009-156774號公報
[專利文獻2]日本特開2003-68766號公報
本發明係根據此情況所創作出,該目的在於提供一種將基板表面上所形成之SiO2層的一部分蝕刻時,可抑制粗度的惡化之技術。
本發明之基板處理方法,其係將基板的表面部上所形成之氧化矽層蝕刻至到達下層之中途階段為止,蝕刻成殘留前述氧化矽層的一部分,其特徵為包含:將使氧氣及臭氧氣體的至少一方活化所得到之電漿,通過形成有複數個氣體通過用的開口部之離子捕集構件後,供給至前述氧化矽層的表面,對前述氧化矽層的表面進行親水化處理之第1製程;以及 接著將含有氟化氫氣體與氨氣之處理氣體以及含有含氮、氫、氟之化合物之處理氣體中之至少一方的處理氣體供給至前述基板,並使與前述氧化矽層反應所生成之反應生成物昇華,藉此將前述氧化矽層蝕刻之第2製程。
本發明,於將基板表面上所形成之氧化矽層蝕刻時,係在使氧化矽層的表面親水化後,藉由含鹵素氣體將前述氧化矽層蝕刻。因此,氧化矽層的表面可被一致地蝕刻,而改善表面的粗糙(粗度)。關於該機制的推測,將於之後詳述。
1:SiO2
10:矽層
11:突壁部
12:槽部
13:第1SiO2
14:第2SiO2
101:OH基
102:O2自由基
104:HF分子
105:NH3分子
106:反應生成物
W:晶圓
第1圖係顯示蝕刻處理前之晶圓的表面附近之剖面立體圖。
第2圖係顯示晶圓表面之蝕刻的模樣之說明圖。
第3圖係顯示晶圓表面之蝕刻的模樣之說明圖。
第4圖係顯示蝕刻處理後之晶圓的表面附近之剖面立體圖。
第5圖係示意顯示蝕刻處理前之晶圓的表面之說明圖。
第6圖係示意顯示已進行氧自由基處理之晶圓的表面之說明圖。
第7圖係示意顯示已進行氧自由基處理之晶圓的表面之說明圖。
第8圖係顯示晶圓表面之蝕刻的模樣之說明圖。
第9圖係顯示將氧自由基供給至晶圓之自由基處理裝置之剖面圖。
第10圖係藉由COR將SiO2膜蝕刻之COR處理裝置之剖面圖。
第11圖係顯示真空處理裝置之俯視圖。
第12圖係顯示實施例、比較例及參考例中的均方根粗糙度之特性圖。
第13圖係顯示實施例、比較例及參考例中之晶圓的表面之照片。
首先說明藉由本發明的實施形態之基板處理方法所處理之被處理基板的晶圓W之表面構造的一例。第1圖係顯示半導體裝置之製程的中途階段中之晶圓W的表面構造。此表面構造,係將Si(矽)層10蝕刻而形成相互平行地延伸之複數個突壁部11,此等突壁部11之間係成為槽部12。然後在氧化環境下加熱晶圓W,藉此,涵蓋包含槽部12的內側之晶圓W的表面全體,形成SiO2的熱氧化膜(第1SiO2膜)13。然後,於包含槽部12的內側之晶圓W的表面全體,藉由例如使用有機原料氣體及氧化氣體之CVD(Chemical Vapor Deposition;化學氣相沉積),使第2SiO2膜14成膜。
接著於真空環境下,藉由N2氣體一面沖洗一面以400~1000℃加熱晶圓W來進行回火處理,而進行第 2SiO2膜14的燒成。然後藉由CMP(Chemical Mechanical Polishing;化學機械研磨)來研磨晶圓W的表面。藉此使突壁部11的上面暴露於晶圓W的表面。第1圖係顯示研磨處理後之晶圓W的表面構造之剖面立體圖。第1圖中,係誇示地描繪第1SiO2膜13的厚度,第1SiO2膜13,由於厚度較薄,故幾乎未暴露於表面。於以下的說明書中,係一同顯示第1SiO2膜13及第2SiO2膜14作為SiO2膜1。此外,本發明的實施形態中,SiO2膜1相當於氧化矽層。
然後,將晶圓W運送至自由基處理裝置,並朝向晶圓W的表面供給氧自由基102。具體而言,例如可採用如後述般之將使O2(氧氣)活化所得之電漿,通過離子捕集板後供給之手法。
接著將晶圓W運送至一般所知的COR處理裝置。然後藉由使SiO2膜1、HF分子104及NH3分子105反應並去除SiO2膜1之COR(Chemical Oxide Removal;化學氧化物去除)法來進行蝕刻。COR處理裝置中,如後述般將HF氣體及NH3氣體供給至晶圓W。藉此使HF分子104及NH3分子105吸附於SiO2膜1的表面。
當HF分子104及NH3分子105吸附於SiO2膜1的表面時,如第2圖所示,SiO2膜1與HF分子104及NH3分子105反應,而生成例如(NH4)2SiF6或水等之反應生成物106。然後,藉由將晶圓W加熱至例如115℃,如第3圖所示,使(NH4)2SiF6或水等之反應生成物106揮 發(昇華)而去除。然後停止HF氣體及NH3氣體的供給並使沖洗氣體流通。藉此,從沖洗氣體中將昇華後之(NH4)2SiF6或水等之反應生成物106予以排氣,同時藉由沖洗氣體來去除未反應的HF分子104及NH3分子105。因此,SiO2膜1與HF分子104及NH3分子105的反應停止,而停止蝕刻。其結果使成為反應生成物106之SiO2膜1被去除,並且如第4圖所示,以於槽部12殘留SiO2膜1之方式來蝕刻。
如此,在藉由COR法將成膜有SiO2膜1之晶圓W蝕刻前,藉由朝向SiO2膜1供給氧自由基,如後述實驗例中可得知般,可使粗度達到良好。
關於粗度達到良好之理由,可推測如下。於進行第1圖所示之CMP後之晶圓W上之SiO2膜1的表面上,如第5圖所示,由於回火處理及CMP處理之至少一方的因素,使多量的羥基(OH基)101被去除,而成為SiO2分子的未鍵結鍵100呈排列之狀態。
然後於自由基處理裝置中,將氧自由基供給至晶圓W時,如第6圖所示,氧自由基102鍵結於晶圓W的表面之SiO2分子的未鍵結鍵100。然後,鍵結於晶圓W的表面之氧自由基102,如第7圖所示,係與周圍的H2O(水)分子103反應而成為OH基101。其結果使SiO2膜1的表面全體被一致地親水化,使OH基101分布。
接著於COR處理裝置中,供給HF氣體及NH3氣體,但HF分子104及NH3分子105具有容易吸附 於OH基101之性質。因此,HF分子104及NH3分子105欲往晶圓W的表面之OH基101的附近吸附。
進行回火處理及CMP處理後,如第5圖所示,晶圓W的表面之OH基101極為分散。因此,在供給HF氣體及NH3氣體後,於晶圓W的表面上,HF分子104及NH3分子105局部地吸附於OH基101所鍵結之部位上。相對於此,將氧自由基朝向SiO2膜1的表面的表面供給,以使OH基101一致地分布於表面全體,藉此,如第8圖所示,HF分子104及NH3分子105均一地分布。
如已說明般,HF分子104及NH3分子105與SiO2膜1反應,並進行加熱而昇華,藉此將SiO2膜1蝕刻去除。此時於SiO2膜1的表面上,當HF分子104及NH3分子105局部地附著時,於HF分子104及NH3分子105局部地附著之部位上,蝕刻的進行變快而無法均一地蝕刻。因此,當以於槽部12殘留SiO2膜1之方式來蝕刻時,蝕刻後之晶圓W的表面的粗度(表面粗糙度)變差。
相對於此,藉由使SiO2膜1的表面一致地親水化且使HF分子104及NH3分子105一致地吸附,可將SiO2膜1均一地蝕刻。因此,可推測為以殘留SiO2膜1之方式來蝕刻時,可抑制蝕刻後之SiO2膜1的表面之粗度(表面粗糙度)的惡化。
接著說明進行對晶圓W的表面照射氧自由基102之處理之自由基處理裝置。自由基處理裝置,如第9圖所示,係具備已接地之例如不鏽鋼製的處理容器20, 於處理容器20的內部,設置有載置晶圓W之圓筒形的載置部21。例如於載置部21中形成有溫調流路39,並將藉由後述電漿所加熱之晶圓W調整溫度至例如10~120℃。關於晶圓W的接收傳送用的升降銷或使升降銷升降之升降機構,於圖示中省略。於處理容器20的底面形成有排氣口22,於排氣口22上,連接中介設置有壓力調整閥35、開閉閥36之排氣管34,並經由真空排氣部37進行排氣而構成。此外,於處理容器20的側壁,設置有用以將晶圓W送出入之送入口30,於送入口30中,設置有閘閥70。
於處理容器20的頂板部分,以使載置於載置部21之晶圓W相對向之方式,設置有例如由石英板等所構成之電介質窗23。於電介質窗23的上面側,載置有由渦卷狀的平面線圈所構成之高頻天線24。於線圈狀的高頻天線24之中心側的端部,經由匹配器25連接有例如輸出200~1200W的高頻之高頻電源26,高頻天線24之外周側的端部係接地。
此外,於處理容器20之較氣體供給口27更下方,且於載置部21及送入口30的上方,設置縱橫向地配置有貫通孔33之例如由沖壓板所構成之例如導電性構件所形成之離子捕集板32。離子捕集板32,係將欲通過貫通孔33之電漿所含有的離子吸附並捕集。
此外,於處理容器20的側壁,形成有用以將O2氣體及Ar氣體供給至離子捕集板32與電介質窗23之間之朝 向處理容器20的內部開口之複數個氣體供給口27。於氣體供給口27,連接有氣體供給管28,此氣體供給管28,例如經由閥V11、流量調整部M11連接於O2氣體供給源29,經由閥V12、流量調整部M12連接於添加氣體之Ar氣體供給源38。
上述自由基處理裝置中,將晶圓W載置於載置部21後,將處理容器20內的壓力設定在13.3Pa~133Pa(100~1000mTorr),例如20Pa,並以100~800sccm的流量供給O2氣體,以50~800sccm的流量供給添加氣體之Ar氣體。藉此,O2氣體及Ar氣體充滿於處理容器20中之離子捕集板32與電介質窗23之間。然後,當從高頻電源26將200~1200W的高頻電力施加於高頻天線時,離子捕集板32與電介質窗23之間之O2氣體及Ar氣體被激發而電漿化。電漿雖下降,但在通過離子捕集板32時,電漿所含有之離子被去除,主要的活化物質成為氧自由基,且被供給至晶圓W。然後將晶圓W暴露於氧自由基例如10~180秒。此時,晶圓W被設定在10℃~120℃。藉此,如已說明般,SiO2膜1的表面全體被親水化。
接著說明在進行將氧自由基供給至晶圓W之處理後,將SiO2膜1蝕刻,此例中為COR處理裝置。如第10圖所示,COR處理裝置,係具備真空反應室之處理容器40,於處理容器40的內部,設置有於內部安裝了構成加熱部之加熱器56之晶圓W的載置部之圓柱狀的載置 台42。於載置台42,於周方向等間隔地形成3處貫通孔57,於各貫通孔57中,設置有升降銷51。升降銷51,可藉由設置在處理容器40的下方之升降機構52而升降自如地構成,晶圓W,藉由升降銷51與外部的運送機構之協同作用而接收傳送至載置台42。此外,於處理容器20的側壁,設置有用以將晶圓W送出入之送入口53,於送入口30中,設置有閘閥70。
於處理容器40的上部側,設置有氣體射叢頭43。氣體射叢頭43,係以使藉由設置在內部之分散室44所分散之氣體經由擴散板60朝向晶圓W供給之方式而構成。此外,以連通於分散室44之方式形成有氣體供給路徑59,氣體供給路徑59的上游側端部,係分岐為兩條而分別連接於氣體供給管45、46。第10圖中的58,係用以將從氣體供給路徑59供給至分散室44內之氣體擴散之擴散部。
一方之氣體供給管45的上游側,係分岐而連接有氨(NH3)氣體供給源47、以及供給稀釋氣體(載持氣體)的氮(N2)氣之N2氣體供給源48。此外,另一方之氣體供給管46的上游側,係分岐而連接有HF氣體供給源49、以及供給稀釋氣體(載持氣體)的氬(Ar)氣之Ar氣體供給源50。第10圖中的V1~V4為閥,M1~M4為流量調整部。此外,於處理容器40的底面,設置有用以將處理容器40內的環境氣體排氣之排氣口41。於排氣口41,連接有排氣管71,並經由真空排氣部74進行排氣而構成。 第10圖中的72及73,分別為壓力調整閥及開閉閥。
上述COR處理裝置中,當晶圓W被載置於載置台42時,係加熱至例如115℃。再者,處理容器40內的壓力被設定在250Pa(1.88Torr),並將包含HF氣體及NH3氣體之氣體朝向晶圓W供給。藉此,如已說明般,形成於晶圓W之SiO2膜1與HF氣體及NH3氣體反應而成為反應生成物106,並藉由加熱而使反應生成物106昇華而去除。
自由基處理裝置及COR處理裝置,例如設置在多反應室系統的真空處理裝置。如第11圖所示,真空處理裝置,係具備例如藉由N2氣體而成為常壓環境之橫向較長的常壓運送室62。於常壓運送室62的面前,設置有:例如相對於用以送入晶圓W之運送容器C,用來進行晶圓W的接收傳送之承載埠61。第11圖中的67,為設置在常壓運送室62的正面壁之開閉門。於常壓運送室62內,設置有用以運送晶圓W之運送臂65。此外,於常壓運送室62之從承載埠61側觀看的左側壁,設置有用以進行晶圓W的朝向或偏心的調整之對準室66。
於常壓運送室62之承載埠61的相反側,以左右排列之方式配置有:在使晶圓W待機之狀態下,於常壓環境與真空環境之間切換內部的環境之例如2個承載互鎖室63。於承載互鎖室63之從常壓運送室62側觀看的內側,配置有真空運送室64。承載互鎖室63、自由基處理裝置8、及COR處理裝置9,係經由閘閥70而連接 於真空運送室64。於真空運送室64中設置有運送臂69,藉由運送臂69,於各承載互鎖室63、自由基處理裝置8、及COR處理裝置9之間進行晶圓W的接收傳送。
於真空處理裝置中,設置有例如由電腦所構成之控制部90。此控制部90,係具備程式、記憶體、以及由CPU所構成之資料處理部等,於程式中,係以從控制部90將控制訊號傳送至真空處理裝置的各部,例如進行用以執行自由基處理、蝕刻處理之各製程之方式,寫入有命令(各製程)。此程式,係記憶在電腦記憶媒體,例如軟碟、光碟、硬碟、MO(光磁碟)等之記憶部並安裝於控制部90。
例如,容納有具有第1圖所示之表面構造的晶圓W之運送容器C,被送入於真空處理裝置的承載埠61時,晶圓W從運送容器C被取出,並經由常壓運送室62被送入至對準室66而進行對準,接著經由承載互鎖室63運送至真空運送室64。然後,晶圓W藉由運送臂69被運送至自由基處理裝置8,來進行已說明之自由基處理。然後晶圓W藉由運送臂69被取出且被運送至COR處理裝置9,來進行已說明之COR法的蝕刻處理。如此,藉由第2運送臂69,將SiO2膜1被蝕刻後之晶圓W運送至真空環境的承載互鎖室63,接著將承載互鎖室切換為大氣環境後,藉由運送臂65,將晶圓W送回原先的載體C。
將從COR處理裝置9所送出之晶圓W,送入至連接 於真空運送室64之加熱處理室,並在此以例如較COR處理裝置9中的加熱溫度更高之溫度來加熱晶圓W,使反應生成物106更確實地昇華。
根據上述實施形態,將晶圓W表面上所形成之SiO2膜1蝕刻至到達下層前之中途階段為止時,將O2自由基照射至SiO2膜1的表面使其親水化後,藉由NH3氣體與HF氣體將前述SiO2膜1蝕刻。故可使NH3氣體與HF氣體均一地吸附於SiO2膜1的表面。因此,SiO2膜1的表面被一致地蝕刻,而改善表面的粗糙度(粗度)。
此外,將氧自由基供給至SiO2膜1的表面之手法,作為取代使O2氣體活化之作法,亦可使O3(臭氧)氣體、或是O2氣體與O3氣體之混合氣體活化,使所得之電漿通過離子捕集板32後,供給至晶圓W。再者,使SiO2膜1的表面親水化之手法,亦可不對電漿進行離子捕集處理,而是例如使用含有電子溫度低之氧的活化物質之所謂軟性電漿。該親水化的手法,並不限於電漿的供給,亦可為將水蒸氣朝向第1圖所示之晶圓W的表面供給之手法。
此外,將SiO2膜1蝕刻時,例如於第10圖所示之COR處理裝置中,將NH3氣體與HF氣體供給至晶圓W,使NH3氣體及HF氣體與SiO2膜1反應而生成反應生成物106。然後,亦可將從COR處理裝置取出之晶圓W運送至加熱裝置,加熱該晶圓W以使反應生成物106昇華而蝕刻。
再者,SiO2膜1可使用含有氮、氫、氟等之化合物之處理氣體,例如氟化銨(NH4F)氣體來進行蝕刻,此時,此氣體亦與SiO2膜1反應而生成(NH4)2SiF6。因此,在將具有SiO2膜1之晶圓W蝕刻時,可供給氟化銨(NH4F)(或NH4FHF)氣體。處理氣體,可為NH3氣體、HF氣體及NH4F(或NH4FHF)之混合氣體。
此外,將SiO2膜1蝕刻之手法,並不限於COR,只要是可進行電漿蝕刻者即可,例如使含有NF3氣體與NH3氣體之處理氣體、或是HF氣體與NH3氣體電漿化,例如使電漿通過離子捕集板32後,供給至晶圓W。此外,蝕刻中,與NH3氣體一同使用之氣體,亦可使用HBr氣體等之含有F以外的鹵素之氣體。再者,亦可使用乙醇(C2H5OH)或水(H2O)來取代NH3氣體。
此外,當完全去除SiO2膜1使下層暴露時,於SiO2膜1的蝕刻時之粗度,亦可能會被轉印至下層的表面。因此,對於完全去除SiO2膜1之情形,亦具有效果。
[實施例]
為了驗證本發明之效果,係對晶圓W進行蝕刻處理並評估表面的均一性。
實施例,在晶圓W的表面藉由使用例如有機原料氣體、氧化氣體之CVD,使SiO2膜成膜,接著於真空環境中,藉由N2氣體一面沖洗一面以400~1000℃加熱晶圓W來進行回火處理。然後藉由CMP來進行表面的研磨,而製作第1圖所示之試樣。然後與實施形態相同,於第9 圖所示之自由基處理裝置中,將氧自由基供給至試樣180秒。接著使用第10圖所示之COR處理裝置,藉由HF氣體及NH3氣體進行蝕刻處理,且相對於SiO2膜1進行蝕刻至中途為止。此外,作為比較例,除了不進行氧自由基的照射之外,其他進行與實施例相同之處理。
於實施例及比較例的各例中,測定蝕刻處理後之晶圓W之表面的粗度(均方根粗糙度)。此外,作為參考例,係藉由CVD法使SiO2膜1成膜,在進行回火處理及依據CMP的研磨後,測定晶圓W之表面的粗度(均方根粗糙度)。
均方根粗糙度(以下稱為「平均粗糙度RMS」),係從粗糙度曲線中,於該平均線的方向上僅擷取基準長度1,以基準長度1之平均線的方向作為X軸,以縱向倍率的方向作為Y軸,並將從基準長度1的平均線至測定曲線為止之偏差的均方根予以合計而得之值。以y=f(x)來表示粗糙度曲線時,可藉由以下式來求取。
Figure 106104923-A0305-02-0017-1
對於實施例、比較例及參考例分別製作1個樣本,並分別測定平均粗糙度RMS。
第12圖係顯示該結果,顯示出實施例、比較例及參考例中之表面的平均粗糙度RMS之值。第12圖中的誤差線,顯示AFM(原子力顯微鏡)測定時的系統偏差。此外,第13圖係顯示各參考例、比較例及實施例中晶圓W的表 面之照片。如第12圖所示,於參考例中,晶圓W之表面的平均粗糙度RMS為0.298,比較例中為3.108,實施例中為1.313。此外,如第12圖所示,於參考例中,可得知幾乎未觀察到凹凸,相對於此,比較例中觀察到較大凹凸,實施例中的凹凸較比較例小。
根據該結果,在藉由CMP將SiO2膜1研磨後,藉由HF氣體及NH3氣體將表面蝕刻至中途為止,藉此,雖然表面的粗度惡化,但在藉由HF氣體及NH3氣體進行蝕刻前照射O2自由基,表面粗度的惡化可改善58%。
因此,根據本發明,在將SiO2膜1的表面蝕刻時,可考量能夠抑制表面粗度的惡化。
1‧‧‧SiO2
10‧‧‧矽層
11‧‧‧突壁部
12‧‧‧槽部
13‧‧‧第1SiO2
14‧‧‧第2SiO2
W‧‧‧晶圓

Claims (9)

  1. 一種基板處理方法,其係將基板的表面部上所形成之氧化矽層蝕刻至到達下層之中途階段為止,蝕刻成殘留前述氧化矽層的一部分;其特徵為包含:將使氧氣及臭氧氣體的至少一方活化所得到之電漿,通過形成有複數個氣體通過用的開口部之離子捕集構件後,供給至前述氧化矽層的表面,對前述氧化矽層的表面進行親水化處理之第1製程;以及接著將含有氟化氫氣體與氨氣之處理氣體以及含有含氮、氫、氟之化合物之處理氣體中之至少一方的處理氣體供給至前述基板,並使與前述氧化矽層反應所生成之反應生成物昇華,藉此將前述氧化矽層蝕刻之第2製程。
  2. 如請求項1所述之基板處理方法,其中,包含:將氧化矽層蝕刻至到達下層之中途階段為止後,停止前述處理器體的供給,供給沖洗氣體到基板而停止蝕刻之製程。
  3. 一種基板處理方法,其係將基板的表面部上所形成之氧化矽層蝕刻;其特徵為包含:對前述氧化矽層的表面進行親水化處理之第1製程;以及 接著將含鹵素氣體供給至前述基板,並使與前述氧化矽層反應所生成之反應生成物昇華,藉此將前述氧化矽層蝕刻之第2製程;前述第2製程,係藉由使三氟化氮氣體或氟化氫氣體與氨氣之混合氣體活化所得到之電漿,對前述基板進行蝕刻。
  4. 一種基板處理方法,其係將基板的表面部上所形成之氧化矽層蝕刻;其特徵為包含:對前述氧化矽層的表面進行親水化處理之第1製程;以及接著將含鹵素氣體供給至前述基板,並使與前述氧化矽層反應所生成之反應生成物昇華,藉此將前述氧化矽層蝕刻之第2製程;在對前述氧化矽層的表面進行親水化處理之製程前,包含:對前述氧化矽層進行回火處理之製程,以及接著研磨前述氧化矽層使其平坦化之平坦化處理。
  5. 如請求項1至4中任一項所述之基板處理方法,其中,前述第1製程,為將氧的活化物質供給至前述氧化矽層的表面之製程。
  6. 如請求項1至4中任一項所述之基板處理方法,其中,前述氧的活化物質為氧自由基。
  7. 如請求項3或4所述之基板處理方法,其中,前述第1製程,為將使氧氣及臭氧氣體的至少一方活化所得到之電漿,通過形成有複數個氣體通過用的開口部之離子捕集構件後,供給至前述氧化矽層的表面之製程。
  8. 如請求項3或4所述之基板處理方法,其中,前述第2製程,為使基板的表面暴露於含有氟化氫氣體與氨氣之處理氣體以及含有含氮、氫、氟之化合物之處理氣體中之至少一方的處理氣體之製程。
  9. 如請求項1至4中任一項所述之基板處理方法,其中,前述氧化矽層,係使原料氣體與氧化氣體反應而沉積。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7137976B2 (ja) * 2018-07-04 2022-09-15 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20200060559A (ko) * 2018-11-20 2020-06-01 세메스 주식회사 본딩 장치 및 본딩 방법
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7459720B2 (ja) 2020-08-11 2024-04-02 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法、装置及びシステム
JP2023184336A (ja) * 2022-06-17 2023-12-28 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545460A (ja) * 2006-08-02 2009-12-24 ポイント 35 マイクロストラクチャーズ リミテッド 犠牲酸化ケイ素層をエッチングする方法
US20120244718A1 (en) * 2011-03-23 2012-09-27 Tokyo Electron Limited Substrate processing method and storage medium
JP2016025111A (ja) * 2014-07-16 2016-02-08 東京エレクトロン株式会社 基板洗浄方法、基板処理方法、基板処理システム、および半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08327959A (ja) 1994-06-30 1996-12-13 Seiko Epson Corp ウエハ及び基板の処理装置及び処理方法、ウエハ及び基板の移載装置
US4845054A (en) * 1985-06-14 1989-07-04 Focus Semiconductor Systems, Inc. Low temperature chemical vapor deposition of silicon dioxide films
JP3237743B2 (ja) 1996-02-15 2001-12-10 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
DE10109218A1 (de) * 2001-02-26 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherkondensators
JP2003068766A (ja) 2001-08-28 2003-03-07 Murata Mfg Co Ltd 電界効果トランジスタの製造方法
KR100628888B1 (ko) * 2004-12-27 2006-09-26 삼성전자주식회사 샤워 헤드 온도 조절 장치 및 이를 갖는 막 형성 장치
JP2009156774A (ja) 2007-12-27 2009-07-16 Chugoku Electric Power Co Inc:The 流量監視方法、流量監視装置
JP5374039B2 (ja) 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
JP2012521075A (ja) * 2009-03-17 2012-09-10 ロート ウント ラウ アーゲー 基板処理装置および基板処理方法
JP5522979B2 (ja) * 2009-06-16 2014-06-18 国立大学法人東北大学 成膜方法及び処理システム
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
JP2012235059A (ja) 2011-05-09 2012-11-29 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明soiウェーハの製造方法
JP5398853B2 (ja) * 2012-01-26 2014-01-29 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
TWI604528B (zh) * 2012-10-02 2017-11-01 應用材料股份有限公司 使用電漿預處理與高溫蝕刻劑沉積的方向性二氧化矽蝕刻
JP6211999B2 (ja) * 2014-06-25 2017-10-11 株式会社東芝 窒化物半導体層、窒化物半導体装置及び窒化物半導体層の製造方法
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545460A (ja) * 2006-08-02 2009-12-24 ポイント 35 マイクロストラクチャーズ リミテッド 犠牲酸化ケイ素層をエッチングする方法
US20120244718A1 (en) * 2011-03-23 2012-09-27 Tokyo Electron Limited Substrate processing method and storage medium
JP2016025111A (ja) * 2014-07-16 2016-02-08 東京エレクトロン株式会社 基板洗浄方法、基板処理方法、基板処理システム、および半導体装置の製造方法

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