TWI701720B - 半導體裝置及其製備方法 - Google Patents

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饒瑞修
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南亞科技股份有限公司
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Abstract

本揭露提供一種半導體裝置及其製備方法。該半導體裝置包括一基底、一第一型區域以及一第二型區域。該第一型區域係位在所述基底上，並具有一環型結構。該第二型區域係位在所述基底上，且位在所述第一型區域的中心內。該第二型區域係為一正方型，並包括複數個角部。

Description

半導體裝置及其製備方法
本申請案主張2018/11/20申請之美國臨時申請案第62/769,823號及2019/07/01申請之美國正式申請案第16/459,017號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置。特別是關於一種用於測試漏電流的半導體裝置。
離子植入(ion implantation)係為摻雜半導體的一種方式。被加入的離子必須先離子化，以增強其雜質(impurities)的能量或動能。再者，使用一電場以加速離子的速度，以一磁場改變運動方向。雜質係直接被驅動到鍺晶圓(germanium wafer)中，允許雜質原子擴散進入到晶圓中。為了將離子植入儘可能多的晶圓中，已經找到一理想的植入區域。然而，由於負載效應(loading effect)，植入區域的角部(corners)並無法植入離子。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且 上文之「先前技術」之任何說明均不應作為本案之任一部份。
本揭露之一實施例提供一種半導體裝置。該半導體裝置包括一基底、一第一型區域、一第二型區域以及一隔離結構。該第一型區域係位在該基底上，並具有一環型結構。該第二型區域係位在該基底上，且位在該第一型區域的中心內。該隔離結構係位在該第一型區域與該第二型區域之間，其中該第二型區域為一正方型，並包含有複數個角部(corners)。
在本揭露之一些實施例中，該複數個角部係更包括複數個子區塊結構(sub-block structures)。
在本揭露之一些實施例中，該第一型區域係為一P型結構，且該第二型區域係為一N型結構。
在本揭露之一些實施例中，該半導體裝置係設置在一晶圓(wafer)的一切割線(scribe line)上。
在本揭露之另一些實施例提供一種半導體裝置。該半導體裝置包括一基底、一第一型區域、一第二型區域以及一隔離結構。該第一型區域位在該基底上，並具有一線結構(line structure)，其中，該第一型區域更包含複數個轉角(turns)以及複數個U型結構。該第二型區域位在該基底上，包括複數個垂直結構(vertical structures)以及複數個水平結構(horizontal structures)，各該水平結構係延伸進入各該U型結構。該隔離結構位在該第一型區域與該第二型區域之間，其中該第二型區域為一正方型，並包含有複數個角部(corners)。
在本揭露之一些實施例中，該複數個角部係更包括複數個 子區塊結構(sub-block structures)。
在本揭露之一些實施例中，該第一型區域係為一P型結構，且該第二型區域係為一N型結構。
在本揭露之一些實施例中，該半導體裝置係設置在一晶圓(wafer)的一切割線(scribe line)上。
在本揭露之另一實施例中提供一種半導體裝置的製備方法。該製備方法包括下列步驟：提供一基底，其中該基底包括一第一區域、一第二區域以及一第三區域，其中該第二區域為在該第一區域與該第三區域之間；在該第一區域與該第三區域中形成複數個光阻；在該第三區域中形成一溝槽；從該第一區域中移除該光阻；在該第一區域中形成一第二井區域；在該第一區域中形成一光阻，從該第三區域移除該光阻，在該第二區域及該第三區域形成一第一井區域；在該溝槽中形成一隔離結構；在該第二區域與該第三區域形成複數個光阻，並在該第一區域中形成一第二型區域；從該第三區域移除該光阻，在該第一區域形成一光阻，在該第三區域中形成一第一型區域；以及從該第一區域與該第二區域移除該等光阻，其中該第一井區域、該第二井區域、該第一型區域以及該第二形區域係由離子植入所形成。
在本揭露之一些實施例中，該製備方法還包括在該基底的一表面上形成一隔離結構層，其中該隔離結構層係覆蓋該基底的該表面；以及沿著該基底的該表面移除該隔離結構層。
在本揭露之一些實施例中，該基底係為一P型基底。
在本揭露之一些實施例中，該第一型區域係為一P型結構，該第二型區域為一N型結構，該第一井區域係為一P型井，而該第二井區 域係為一N型井。
在本揭露之另一實施例中提供一種半導體裝置的製備方法。該製備方法包括下列步驟：提供一基底，其中該基底包括一第一區域、一第二區域、一第三區域、一第四區域、一第五區域以及一第六區域，其中該第二區域位在該第一區域與該第三區域之間，該第四區域位在該第三區域與該第五區域之間，該第五區域位在該第四區域與該第六區域之間；在該第一區域、該第三區域以及該第五區域中形成複數個光阻(photoresists)；在該第二區域、該第四區域以及該第六區域形成複數個溝槽(grooves)；從該第一區域及該第五區域移除該等光阻，並在該第一區域、該第二區域、該第四區域、該第五區域以及該第六區域中形成複數個第二井區域；從該第三區域移除該光阻，在該第一區域、該第五區域以及該第六區域形成該光阻，且在該第二區域、該第三區域以及該第四區域形成一第一井區域；從該第一區域、該第五區域以及該第六區域移除該等光阻；在該第二區域、該第四區域以及該第六區域的該等溝槽中形成複數個隔離結構；在該第二區域、該第三區域以及該第四區域中形成複數個光阻，且在該第一區域及該第五區域中形成複數個第二型區域；從該第三區域移除該光阻，在該第一區域與該第五區域中形成複數個光阻，且在該第三區域中形成複數個第一型區域；以及從該第一區域、該第二區域、該第四區域以及該第五區域移除該等光阻；其中該第一井區域、該第二井區域、該第一型區域以及該第二型區域係由離子植入(ion implantation)所形成。
在本揭露之一些實施例中，該製備方法還包括在該基底的一表面上形成一隔離結構層，其中該隔離結構層係覆蓋該基底的該表面； 以及沿著該基底的該表面移除該隔離結構層。
在本揭露之一些實施例中，該基底係為一P型基底。
在本揭露之一些實施例中，該第一型區域係為一P型結構，該第二型區域為一N型結構，該第一井區域係為一P型井，而該第二井區域係為一N型井。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體裝置
101:光阻
110:第二型區域
110’:第二井區域
111:子角部結構
120:第一型區域
120’:第一井區域
130:已植入區域
140:隔離結構
140’:溝槽
140”:隔離結構層
150:基底
151:第一區域
152:第二區域
153:第三區域
200:半導體裝置
202:光阻
210:N型結構
210a:垂直結構
210b:水平結構
210’:N型井區域
220:P型結構
220’:P型井區域
230:已植入區域
240:隔離結構
240’:溝槽
240”:隔離結構層
250:基底
251:第一區域
252:第二區域
253:第三區域
254:第四區域
255:第五區域
256:第六區域
10:P型區域
11:N型結構
11’:N型區域
11”:N型井
12:P型井
13:角部
20:晶圓
21:微結構裝置
22:切割線
NW:N型井
PW:P型井
PR:光阻
STI:淺溝隔離
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1A及圖1B為表示比較具有一傳統PN接面之半導體裝置的結構示意圖。
圖2A及圖2B為表示用於測試漏電流之一結構之結構示意圖。
圖3A及圖3B為表示在一理想狀態下植入的一半導體裝置的結構示意圖。
圖3C及圖3D為表示在一實際狀態下植入的一半導體裝置的結構示意圖。
圖3E為依據本揭露一些實施例的一種半導體裝置之結構示意圖。
圖4A及圖4B為依據本揭露另一些實施例的一種半導體裝置之結構示意圖。
圖5為依據本揭露一些實施例的一種半導體裝置之配置示意圖。
圖6A至圖6K為依據本揭露一些實施例的如圖3E之一種半導體裝置的製備方法的示意圖。
圖7A至圖7K為依據本揭露一些實施例的如圖4A之一種半導體裝置的製備方法的示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部份的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(cormprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
如本文中所使用的術語「特徵(feature)」係意指一圖案的一些部份，例如線條(lines)、空間(spaces)、穿孔(vias)、柱體(pillars)、刻槽(trenches)、通孔(throughs)，或者是溝渠(moats)等。如文中所使用的術語「核心(core)」係意指在一垂直水平(vertical level)形成一遮罩特徵(mask feature)。如文中所使用的術語「目標層(target layer)」係意指形成在半導體結構之一圖案中的一層。一目標層係可為基底的一部份。一目標層係可為形成在基底上的一金屬層、一半導體層，及/或一絕緣層。
圖1A及圖1B為表示比較具有一傳統PN接面之半導體裝置的結構示意圖。
請參考圖1A及圖1B所示，傳統的PN接面係將離子植入到P型區域10，以形成P型井12(PW)。
如圖1A所示，為了將盡可能多的離子植入到P型區域10，係已找到一理想植入區域。然而，由於負載效應(loading effect)，P型區域10的多個角部(corners)13係無法完全地將離子植入，使得已形成的P型井12係逐漸地小於原始的P型區域10，特別是在各角部13處。也可如圖1B所示，負載效應的影響係在一較小裝置的P型井12與P形區域10的形成更 加顯著。
圖2A及圖2B為表示用於測試漏電流之一結構之結構示意圖。請參考圖2A及圖2B所示，係植入N型結構11，且由於負載效應，N型井11”(NW)係無法完全地覆蓋整個N型區域11’，特別是揭進角部13處。圖2B係表示沿圖2A之A-A線段的剖視示意圖。由於負載效應的影響，已形成的N型井11”係小於N型區域11’，導致接觸在P型井12與N型結構11之間，其係依序產生漏電流(leakage current)。此現象係被使用當成檢查全部裝置之漏電流的基礎。然而，伴隨傳統的設計，在P型井12與N型結構11結構之間的接觸面積是小的，導致漏電流太小而無法簡易檢測。
因此，需要有一個改善檢測漏電流的方法。
圖3A及圖3B為表示在一理想狀態下植入的一半導體裝置的結構示意圖。半導體裝置100係包括一基底150、一第一型區域120以及一第二型區域110。在一些實施例中，第一型區域120與第二型區域110係分別為一P型結構與一N型結構。然而，本揭露並不以此為限，且所屬技術領域中具有通常知識者係可瞭解，依據設計需求，第一型區域120亦可為一N型結構，且第二型區域110亦可為P型結構。為了方便描述，下列的實施例係統一為第一型區域120為一P型結構，且第二型區域110為一N型結構。
在一些實施例中，P型結構120與N型結構110係位在基底150上，其中P型結構係為一環型結構，且N型結構110係位在P型結構120的中心處。意即，P型結構120圍繞N型結構110，且N型結構110係設定為一正方型結構，並包含有複數個角部(corners)。在P型結構120與N型結構110之間亦有一隔離結構(isolation structure)140。所述隔離結構140係意 指一淺溝隔離(shallow trench isolation，STI)。
半導體裝置100包括一已植入區域130，其係略大於N型結構110，並傾向於界定成一第二井區域110’。在離子植入之後，半導體裝置100的一部分係如圖3B所示，其係表示沿圖3A之A-A線段的剖視示意圖。P型結構120與N型結構110係促使第二井區域110’及第一井區域120’的形成。如圖3A及圖3B所示之半導體裝置100的不同狀態，係表示在理想狀態下實施一離子植入的結果。
在一些實施例中，第二井區域110’及第一井區域120’係分別為一N型井及一P型井。然而，本揭露並不以此為限，且所屬技術領域中具有通常知識者係可瞭解，依據設計需要，第一井區域120’亦可為一N型井，第二井區域110’亦可為一P型井。為了方便解釋，下列的實施例係統一為第一井區域120’為一P型井，且第二井區域110’係為一N型井。
圖3C及圖3D為表示在一實際狀態下植入的一半導體裝置的結構示意圖。如圖3C所示，由於負載效應，實際已植入區域130’係圍繞N型結構110的各角部。因此，如圖3D所示的剖視示意圖，在N型結構110下的N型井區域110’的面積較小，且P型井區域120’的面積較大，P型井區域120’係與N型結構110接觸。結果，更容易檢測到漏電流。
負載效應係最適合來影響在已植入裝置之個角部處的離子植入。這效應係繪示在圖3E，其係表示依據本揭露一些實施例的半導體結構100。在一些實施例中，N型結構110的角部係提供有複數個子角部結構(sub-corner structures)111。子角部結構111的配置係造成N型結構包含有更多角部，且在P型井區域120’與N型結構110之間的接觸面積會擴大，藉此造成漏電流現象更持續地被檢測。
圖4A及圖4B為依據本揭露另一些實施例的一種半導體裝置之結構示意圖。半導體裝置200包括有一基底250、一P型結構220以及一N型結構210。本實施例與對應圖3C至圖3E所描述之實施例之間的主要差異，係在於改變P型結構220與N型結構210的形狀。在本實施例中，P型結構220係位在基底250上，且P型結構220係設定為一線性結構，其係包括複數個轉變點(transition points)，並為U型結構；意即，P型結構220係表示一捲繞線性結構(winding linear structure)，其係多次改變方向。
N型結構210係位在基底250上，且N型結構210係包括複數個垂直結構210a以及水平結構210b。複數個垂直結構210a以及複數個水平結構210b係相互連接，使得N型結構210顯出相互連接的複數個T型結構。水平結構210b係為一U型結構，其係突伸入P型結構220。一隔離結構240係位在P型結構220與N型結構210之間。在目前的實施例中，負載效應的現象係最常發生在結構顯出有一彎曲或轉折的部位處，如圖4A所示，位在周圍的P型結構220與N型結構210係形成有額外的彎曲，以增加轉折部位，藉此更增加負載效應更適合發生的區域。
圖4B係表示已植入區域230的離子植入之後的半導體裝置200的剖視示意圖。在植入之後，N型結構210與P型結構220係分別形成一N型井區域210’及一P型井區域220’。由於不完全的植入，P型井區域220’被擴大，且P型井區域220’係與N型結構210接觸。當P型井區域220’與N型結構210接觸時，會產生漏電流，藉此以改善漏電流檢測的敏感度。
圖5為依據本揭露一些實施例的一種半導體裝置之配置示意圖。在此實施例中，微結構裝置21的一變化係位在晶圓20上，且本揭露的半導體裝置100係位在晶圓20的一切割線(scribe line)22上。半導體裝置 100係位在各微結構裝置21之間的切割線(scribe line)22上。
半導體裝置100係使用來當作測試目的，以量測其他在晶圓20上之微結構裝置21的漏電流狀況。在測試完成之後，當切割晶圓20時係移除半導體裝置100，所以半導體裝置100並不會影響在晶圓20上的其他微結構裝置21。意即，半導體裝置100的主要目的係用來檢測整個晶圓20的漏電流現象。再者，由於切割線22係被設計為被切割的一部分，且晶圓測試裝置100(即半導體裝置)係位在切割線22上，因此無須將半導體裝置100設定在晶圓20的其他位置，藉此節省晶圓的材料使用，且半導體裝置100不會佔用其他微結構裝置21的空間。
圖6A至圖6K為依據本揭露一些實施例的如圖3E之一種半導體裝置的製備方法的示意圖。首先，請參考圖6A，在一些實施例中，係提供一基底150。基底150係包括一第一區域151、一第二區域152以及一第三區域153。在一些實施例中，第二區域152係位在第一區域151與第三區域153之間。在本實施例中，基底150係為一P型基底。
再者，請參考圖6B，在一些實施例中，複數個光阻101係形成在第一區域151及第三區域153中，其中光阻(photoresists，PR)係保護光阻覆蓋區域(PR-covered regions)，使得光阻覆蓋區域不會被隨後的蝕刻或離子植入所影響。
再來，請參考圖6C，一溝槽140’係形成在基底150上，並在第二區域152內。在本實施例中，當第一區域151與第三區域153被光阻101所覆蓋時，溝槽140’係由蝕穿(etch-through)技術所形成，使得基底150的第一區域151與第三區域153不會被蝕穿技術所影響。
請參考圖6D，在形成溝槽140’之後，係移除在第一區域151 中的光阻101，且一N型井區域110’係形成在基底150上，並位在第一區域151內。再來，請參考圖6E，在一些實施例中，當移除第三區域153的光阻101時，一光阻101係形成在第一區域151中，意即在N型井區域110’上，且一P型井區域120’係形成在第二區域152與第三區域153中。值得注目地，當形成P型井區域120’時，因為負載效應而使N型井區域110’的面積變小，使得第一區域151的一部分會被包含在P型井區域120’中。
上述的步驟係使用離子植入技術來形成一N型井區域110’與一P型井區域120’。因此，當基底150經受離子植入時，由於不同數量的植入離子，因此基底150係轉換成N型井區域110’或P型井區域120’。被光阻101所覆蓋的各部分並不會被植入所影響。
請參考圖6F，係移除第一區域151的光阻101。再來，請參考圖6G，一隔離結構層140”係形成在基底150的表面上，且隔離結構層140”係填滿溝槽140’並覆蓋基底150的表面。在此之後，請參考圖6H，係將隔離結構層140”從基底150的表面移除，且一隔離結構140係更形成在溝槽140’中。在此實施例中，隔離結構層140”係透過化學機械平坦化(chemical mechanical planarization，CMP)而被移除。
請參考圖6I，在形成隔離結構140之後，一光阻101係形成在第二區域152與第三區域153中，且一N型結構110係形成在第一區域中。再來，請參考圖6J，係移除在第三區域153中的光阻101，在第一區域151中形成一光阻101，且在第三區域153形成一P型結構120。
在上述的步驟中，N型結構110及P型結構120係使用離子植入技術所形成。因此，當N型井區域110’與P型井區域120’進行植入時，由於植入離子的不同，其係轉變為N型結構110或P型結構120。而被光阻 101所覆蓋的部分並不會被植入所影響。
接下來，請參考圖6K，係移除第一區域151與第二區域152的光阻101，使得完成半導體裝置100的準備，且如圖3E所示的半導體裝置100係依據本揭露的一些實施例所生產。再者，由於負載效應的影響，N型結構110導致與P型井區域120’接觸，其係造成一漏電流，藉此改善漏電流檢測的敏感度。在一些實施例中，如圖5所示，晶圓測試元件(即半導體裝置100)係形成在晶圓20的切割線22上，半導體裝置100係可被用來獲得晶圓20之漏電流狀況的量測，且在完成測試之後，係可移除半導體裝置100，而在切割晶圓20時，無須切割其他微結構裝置21。
圖7A至圖7K為依據本揭露一些實施例的如圖4A之一種半導體裝置200的製備方法的示意圖。首先，請參考圖7A，係提供一基底250。基底250係包括一第一區域251、一第二區域252、一第三區域253、一第四區域254、一第五區域255以及一第六區域256。第二區域252係位在第一區域251與第三區域253之間，第四區域254係位在第三區域253與第五區域255之間。在本實施例中，基底250係為一P型基底。
再來，請參考圖7B，在第一區域251、第三區域253以及第五區域255中形成光阻202。在此之後，請參考圖7C，係在基底250上形成複數個溝槽240’。在一些實施例中，溝槽240’係由一蝕穿技術所形成，且第一區域251、第三區域253以及第五區域255係被光阻202所覆蓋，使得在第一區域251、第三區域253以及第五區域255中之基底250的部分不會被蝕穿技術所影響。
在形成溝槽240’之後，請參考圖7D，係移除第一區域251及第五區域255的光阻202，且在第一區域251、第二區域252、第四區域 254、第五區域255以及第六區域256中的基底250上形成複數個N型井區域210’。
再來，請參考圖7E，係移除第三區域253的光阻202，在第一區域251、第五區域255以及第六區域256中形成複數個光阻202，並在基底250的第二區域252、第三區域253以及第四區域254中形成一P型井區域220’。當形成P型井區域220’時，由於負載效應，N型井區域210’的面積會變小，使得第一區域251與第五區域255的一部分係被包含在P型井區域220’中。再來，請參考圖7F，係移除基底250之第一區域251、第五區域255以及第六區域256之光阻202。
在本實施例中形成複數個N型井區域210’與P型井區域220’的步驟中，係使用離子植入技術形成N型井區域210’與P型井區域220’。當基底250經受離子植入時，由於不同的植入離子，基底250係轉換為N型井區域210’或P型井區域220’。而被光阻202所覆蓋的部分係不會被植入所影響。
再來，請參考圖7G，一隔離結構層240”係形成在基底250的表面上，其中隔離結構層240”係覆蓋基底250的表面，並填滿複數個溝槽240’。在此之後，請參考圖7H，係將隔離結構層240”從基底250的表面移除，且在第二區域252、第四區域254以及第六區域256的溝槽240’中形成複數個隔離結構240。在一些實施例中，隔離結構層240”係可由化學機械平坦化所移除。
在形成隔離結構240之後，請參考圖7I，一光阻202係形成在第二區域252、第三區域253以及第四區域254，且在第一區域251與第五區域255的N型井區域210’上形成複數個N型結構210。再來，請參考圖 7J，係移除在第三區域253的光阻202，在第一區域251、第五區域255以及第六區域256處的基底250上形成光阻202，且在第三區域253中的P型井區域220’上形成一P型結構220。
在形成N型結構210與P型結構220的步驟中，係使用離子植入技術形成N型結構210與P型結構220。當N型井區域210’及P型井區域220’被植入時，由於植入離子的不同，所以其係轉變成N型結構210及P型結構。而被光阻202所覆蓋的部分並不會被植入所影響。
接下來，係移除基底250的第一區域251、第二區域252、第四區域254、第五區域255以及第六區域256之光阻202，使得完成半導體裝置200的準備，且如圖4A所示之半導體裝置200係依據本揭露一些實施例所生產。如圖7K所示，由於負載效應，本實施例的半導體裝置200係具有N型井區域210’的一縮小面積，使得P型井區域220’與N型結構210相接觸，藉此產生一漏電流現象。在一些實施例中，晶圓測試元件(即半導體裝置200)係可設置在晶圓20的切割線22上，以測量晶圓20的漏電流，且如之前的實施例，在量測之後，半導體裝置200係可直接被切割。不會浪費晶圓20的使用面積。
本揭露的半導體裝置100的架構係使得P型結構與N型結構的形狀包含比傳統設計有更多角部(corners)及轉折(turns)。再者，離子植入的目標裝置中的角部與轉折，係由於負載效應而無法完全地植入，其係藉此以產生漏電流特徵，且半導體裝置100也因此可以被使用來測試整個晶圓20的漏電流狀況。再者，更多角部與更多轉折的存在係改善裝置檢測一漏電流的能力。半導體裝置100係更設置在晶圓20的切割線22上。在漏電流測試之後直接實施晶圓切割(wafer dicing)，使得半導體裝置100直接 被切割，而不會影響在晶圓20上的其他微結構裝置21，節省材料使用與生產成本。
本揭露之一實施例提供一種半導體裝置。該半導體裝置包括一基底、一第一型區域、一第二型區域以及一隔離結構。該第一型區域係位在該基底上，並具有一環型結構。該第二型區域係位在該基底上，且位在該第一型區域的中心內。該隔離結構係位在該第一型區域與該第二型區域之間，其中該第二型區域為一正方型，並包含有複數個角部(corners)。
在本揭露之另一些實施例提供一種半導體裝置。該半導體裝置包括一基底、一第一型區域、一第二型區域以及一隔離結構。該第一型區域位在該基底上，並具有一線結構(line structure)，其中，該第一型區域更包含複數個轉角(turns)以及複數個U型結構。該第二型區域位在該基底上，包括複數個垂直結構(vertical structures)以及複數個水平結構(horizontal structures)，各該水平結構係延伸進入各該U型結構。該隔離結構位在該第一型區域與該第二型區域之間，其中該第二型區域為一正方型，並包含有複數個角部(corners)。
在本揭露之另一實施例中提供一種半導體裝置的製備方法。該製備方法包括下列步驟：提供一基底，其中該基底包括一第一區域、一第二區域以及一第三區域，其中該第二區域為在該第一區域與該第三區域之間；在該第一區域與該第三區域中形成複數個光阻；在該第三區域中形成一溝槽；從該第一區域中移除該光阻；在該第一區域中形成一第二井區域；在該第一區域中形成一光阻，從該第三區域移除該光阻，在該第二區域及該第三區域形成一第一井區域；在該溝槽中形成一隔離結構； 在該第二區域與該第三區域形成複數個光阻，並在該第一區域中形成一第二型區域；從該第三區域移除該光阻，在該第一區域形成一光阻，在該第三區域中形成一第一型區域；以及從該第一區域與該第二區域移除該等光阻，其中該第一井區域、該第二井區域、該第一型區域以及該第二形區域係由離子植入所形成。
在本揭露之另一實施例中提供一種半導體裝置的製備方法。該製備方法包括下列步驟：提供一基底，其中該基底包括一第一區域、一第二區域、一第三區域、一第四區域、一第五區域以及一第六區域，其中該第二區域位在該第一區域與該第三區域之間，該第四區域位在該第三區域與該第五區域之間，該第五區域位在該第四區域與該第六區域之間；在該第一區域、該第三區域以及該第五區域中形成複數個光阻(photoresists)；在該第二區域、該第四區域以及該第六區域形成複數個溝槽(grooves)；從該第一區域及該第五區域移除該等光阻，並在該第一區域、該第二區域、該第四區域、該第五區域以及該第六區域中形成複數個第二井區域；從該第三區域移除該光阻，在該第一區域、該第五區域以及該第六區域形成該光阻，且在該第二區域、該第三區域以及該第四區域形成一第一井區域；從該第一區域、該第五區域以及該第六區域移除該等光阻；在該第二區域、該第四區域以及該第六區域的該等溝槽中形成複數個隔離結構；在該第二區域、該第三區域以及該第四區域中形成複數個光阻，且在該第一區域及該第五區域中形成複數個第二型區域；從該第三區域移除該光阻，在該第一區域與該第五區域中形成複數個光阻，且在該第三區域中形成複數個第一型區域；以及從該第一區域、該第二區域、該第四區域以及該第五區域移除該等光阻；其中該第一井區域、該第二井區 域、該第一型區域以及該第二型區域係由離子植入(ion implantation)所形成。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
200                        半導體裝置 210                        N型結構 210’                     N型井區域 220                        P型結構 220’                     P型井區域 240                        隔離結構 250                        基底 NW                        N型井 PW                         P型井 STI                        淺溝隔離

Claims (8)

  1. 一種半導體裝置，包括：一基底；一第一型區域，位在該基底上，並具有一環型結構；一第二型區域，位在該基底上，且位在該第一型區域的中心內；以及一隔離結構，位在該第一型區域與該第二型區域之間；其中，該第二型區域係為一正方型，且包含有複數個角部；其中該複數個角部係更包括複數個子區塊結構。
  2. 如請求項1所述之半導體裝置，其中該第一型區域係為一P型結構，且該第二型區域係為一N型結構。
  3. 如請求項1所述之半導體裝置，其中該半導體裝置係設置在一晶圓的一切割線上。
  4. 一種半導體裝置，包括：一基底；一第一型區域，位在該基底上，並具有一線結構，其中，該第一型區域更包含複數個轉角以及複數個U型結構；一第二型區域，位在該基底上，包括複數個垂直結構以及複數個水平結構，各該水平結構係延伸進入各該U型結構；以及 一隔離結構，位在該第一型區域與該第二型區域之間；其中該第一型區域係為一P型結構，且該第二型區域係為一N型結構。
  5. 如請求項4所述之半導體裝置，其中該半導體裝置係設置在一晶圓的一切割線上。
  6. 一種半導體結構的製備方法，包括：提供一基底，其中該基底包括一第一區域、一第二區域、一第三區域、一第四區域、一第五區域以及一第六區域，其中該第二區域位在該第一區域與該第三區域之間，該第四區域位在該第三區域與該第五區域之間，該第五區域位在該第四區域與該第六區域之間；在該第一區域、該第三區域以及該第五區域中形成複數個光阻；在該第二區域、該第四區域以及該第六區域形成複數個溝槽；從該第一區域及該第五區域移除該等光阻，並在該第一區域、該第二區域、該第四區域、該第五區域以及該第六區域中形成複數個第二井區域；從該第三區域移除該光阻，在該第一區域、該第五區域以及該第六區域形成該光阻，且在該第二區域、該第三區域以及該第四區域形成一第一井區域；從該第一區域、該第五區域以及該第六區域移除該等光阻；在該第二區域、該第四區域以及該第六區域的該等溝槽中形成 複數個隔離結構；在該第二區域、該第三區域以及該第四區域中形成複數個光阻，且在該第一區域及該第五區域中形成複數個第二型區域；從該第三區域移除該光阻，在該第一區域與該第五區域中形成複數個光阻，且在該第三區域中形成複數個第一型區域；以及從該第一區域、該第二區域、該第四區域以及該第五區域移除該等光阻；其中該第一井區域、該第二井區域、該第一型區域以及該第二型區域係由離子植入所形成；在該基底的一表面上形成一隔離結構層，其中該隔離結構層係覆蓋該基底的該表面；以及從該基底的該表面移除該隔離結構層。
  7. 如請求項6所述之製備方法，其中該基底係為一P型基底。
  8. 如請求項6所述之製備方法，其中該第一型區域係為一P型結構，該第二型區域為一N型結構，該第一井區域係為一P型井，而該第二井區域係為一N型井。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220415657A1 (en) * 2021-06-29 2022-12-29 Applied Materials, Inc. Low-temperature implant for buried layer formation
US11908693B2 (en) 2022-02-11 2024-02-20 Nanya Technology Corporation Method for preparing semiconductor device structure with lining layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428553A (en) * 2003-06-13 2004-12-16 Grace Semiconductor Mfg Corp Testing structure of multi-directional leakage current path
US20050199931A1 (en) * 2004-03-09 2005-09-15 Nanya Technology Corporation Devices and methods for detecting current leakage between deep trench capacitors in dram devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI222144B (en) * 2002-07-23 2004-10-11 Nanya Technology Corp Test device for detecting the overlay shift between active area and deep trench capacitor in DRAM and the detection method thereof
US6897077B2 (en) * 2002-09-30 2005-05-24 Infineon Technologies Ag Test structure for determining a short circuit between trench capacitors in a memory cell array
TW564512B (en) * 2002-10-09 2003-12-01 Nanya Technology Corp Test key of detecting whether the overlay of gate structure and deep trench capacitor of DRAM with vertical transistors is normal and test method of the same
TW571314B (en) * 2002-10-22 2004-01-11 Nanya Technology Corp Test key of detecting whether the overlay of word-line structure and deep trench capacitor of DRAM is normal and test method of the same
KR100563096B1 (ko) * 2003-08-22 2006-03-27 동부아남반도체 주식회사 이온 주입의 오정렬 판단 방법
US7960998B2 (en) * 2008-02-15 2011-06-14 National Semiconductor Corporation Electrical test structure and method for characterization of deep trench sidewall reliability
US8531203B2 (en) * 2010-06-11 2013-09-10 International Business Machines Corporation Mask alignment, rotation and bias monitor utilizing threshold voltage dependence
CN102420128A (zh) * 2011-07-12 2012-04-18 上海华力微电子有限公司 一种利用光刻胶固化作用减少阱邻近效应的制程
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
CN103346100B (zh) * 2013-06-27 2016-04-20 上海华力微电子有限公司 检测接触孔与多晶硅栅极对准度的方法
CN104078337B (zh) * 2014-07-25 2017-03-01 上海华力微电子有限公司 P型轻掺杂离子注入对准度的监控结构及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428553A (en) * 2003-06-13 2004-12-16 Grace Semiconductor Mfg Corp Testing structure of multi-directional leakage current path
US20050199931A1 (en) * 2004-03-09 2005-09-15 Nanya Technology Corporation Devices and methods for detecting current leakage between deep trench capacitors in dram devices

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