TWI684203B - 無裂痕氮化鎵材料 - Google Patents

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Abstract

一種用於製造氮化鎵材料的方法,包含該等步驟:a)提供一基材b)於該基材上形成一過渡層,該過渡層係組分性分級使得該過渡層在其深度(z)處的組分係該深度之函數f(z);及c)在該過渡層上形成一層氮化鎵材料;其中在步驟b)中生長之該過渡層的該組分性分級函數f(z)具有在相對深度z1及z2處之兩個高原處(plateaux),該處df(z1)/dz=df(z2)/dz=0,且其中該函數在z1及z2之間連續遞增。

Description

無裂痕氮化鎵材料 發明領域
本發明係有關於製造氮化鎵材料的方法,由此製造的氮化鎵,及用於製造氮化鎵材料的半導體模板。
發明背景
氮化鎵材料為通常生長於一基材,例如矽(Si)、藍寶石或碳化矽上的半導體化合物材料。氮化鎵材料之常見的實例包括氮化鎵(GaN)及合金銦氮化鎵(InGaN)、鋁氮化鎵(AlGaN)及鋁銦氮化鎵(AlInGaN)。
在典型的生長方法中,GaN之層係依序沉積於該基材上。然而在許多案例中有一個問題:相較該基材,該GaN將具有一不同的熱膨脹係數。此可能導致在冷卻期間該GaN的斷裂,特別是在該氮化物層係相對較厚之處。由於GaN及該基材的晶格常數通常為不同的,即,錯位的(mismatched),另一問題亦浮現,其可能導致該等經沉積之GaN層中的變形。
已被提出藉由內含至少一中間層於該基材及該隨後被沉積之GaN之間以解決此等問題,即,形成一包含 一基材及形成於該基材上之一額外層的半導體模板,該GaN可被形成於在該模板上。
特別是在矽基材的案例中,其通常在對GaN之熱膨脹係數及晶格常數兩者上展現特別大的差異,已提出使用具經分級之組成之中間過渡層於該矽及該GaN之間,且此係圖示於圖1中。例如,已被提出使用一AlInGaN合金作為該過渡層1,其係組分性分級(compositionally graded)使得該鎵濃度在該層的最頂部為最高的,即,最靠近接下來被沉積之GaN 2,且在該層的底部是最低的,其將最靠近該矽基材3。此等技術已被發現降低該基材內的內部應力,由於該經分級之過渡層之晶格常數及熱膨脹係數與在該頂表面之該GaN相近,且相對的接近於該底表面的該矽。須注意到的是各種材料可被用於該(等)過渡層,只要提供某些晶格匹配及熱膨脹係數匹配。在其他結構中,此等經分級之中間層可包括一或多個非分級緩衝層於該基材及GaN之間,且一實例係圖示於圖2中,其顯示一單一非分級緩衝層4介於基材3及經分級之過渡層1之間。
在該過渡層內使用兩種一般類型的分級:一「連續」分級,其中鎵的濃度(舉例而言)自該層之底部至頂部平緩的增加,以及「不連續」分級,其中該濃度自該層之底部至頂部以分步方式增加。圖3圖示性的顯示各種提出的分級流程圖,該x軸為該過渡層的厚度,而該y軸顯示鎵之濃度,而圖3a、3b及3c各自顯示三種可能的連續分級流程,而圖3d及3e顯示兩個不連續的流程。
然而,該等連續及不連續技術皆具有缺點。對於不連續流程,在不連續之處,有很大的晶格錯位(mismatch),其可能導致來自介面的缺陷形成並延伸至生長於其上的AlGaN。對於連續流程,應變工程的效應-特別是在導入該壓縮應變時更為難以達成。由於Al及Ga與NH3之連結能及氣相反應,該連續分級層之梯度輪廓非常難以控制。該Ga濃度在線性GaN濃度增加的初始階段指數性的增加,並留下Ga輪廓之該後階段幾乎是平的。此現象通常在該初始及最終Ga的濃度差異超過30%時特別明顯。
亦已提出使用超晶格結構以降低內部應力。如該領域中所熟知的,一超晶格係至少兩種材料之層的週期性結構,通常各層係為奈米級之厚度。圖4示意性的顯示使用一應變層超晶格5作為一中間層、經組分性分級的過渡層介於基材3及GaN 2之間的一已知結構。超晶格5包含複數個半導體化合物之層6。交替的層由不同成分的化合物形成,諸如各自為AlxInyGa(1-x-y)N及AlaInbGa(1-a-b)N,其中x<a及y<b。各層6可本身為組分性分級的,或,或者各層6可為非組分性分級但鄰近於不同組成物(例如,在各層6中具有不同的Al濃度),以形成一複合分級結構。
此超晶格技術的一個問題係該初始應力被保留且導入壓縮應力之該應力工程效應被限制。
一先前技藝可被提及,US 6659287及其連續申請案US 6617060,其中揭示各種連續及非連續GaN積層流程,包括不連續超晶格的使用。例如,其請求項1係有關一半導 體材料,其包含:一矽基材;一直接形成於該基材上之包含氮化鋁、氮化鋁合金,或氮化鎵合金之中間層;一形成於該中間層上之組分性分級之過渡層;及形成於該過渡層上之一氮化鎵材料層,其中該半導體材料形成一FET。同時,其請求項2係有關於如請求項1之半導體材料,其中該過渡層之該組成係橫越該層之厚度非連續地分級。
另一先前技藝可被提及,US 20020020341,其揭示連續分級GaN積層的使用。例如,其請求項1係有關一半導體薄膜,包含:一基材;及一沉積於該基材上,具有一變化組成的經分級之氮化鎵層,該組成自一初始組成至一最終組成連續分級,係於一生長腔室中由至少一先驅物的供應下形成,且該供應中沒有任何中斷。
本發明的一個目標是克服上述該等問題,及提供用於形成氮化鎵材料之經改良的方法。此目標藉由於各種經控制之流程中使用過渡層而達成。
發明概要
根據本發明之一第一態樣,係提供一種用於製造氮化鎵材料的方法,包含下列步驟:a)提供一基材;b)形成一過渡層於該AlN層上,該過渡層係組分性分級使得該過渡層於其一深度(z)處的該組成係該深度之一Al濃度函數f(z);及c)形成一氮化鎵材料層於該過渡層上; 其中生長於步驟b)中之該過渡層的該Al組分性分級函數f(z)具有在相對深度z1及z2處包括兩個高原(plateaux)的輪廓,其中df(z1)/dz=df(z2)/dz=0,其中該函數在z1及z2之間連續遞減,其中z2>z1。
藉由該分步半連續過渡及維持兩個相鄰高原之間的該濃度差少於或等於30%,沒有陡坡介面以導入與該介面晶格錯位相關的缺陷,且該連續遞減區的梯度輪廓係更易於控制以具有更佳的應變工程效應。
根據本發明之一第二態樣,係提供一種用於製造氮化鎵材料的方法,包含下列步驟:a)提供一基材;b)形成一超晶格過渡層於該基材上,該超晶格過渡層由至少一對AlxInyGa(1-x-y)N(0<x<=1)層所組成,各層對(layer pair)包含一第一層及一第二層,該第二層較該第一層具有較大厚度及較低Al濃度;及c)形成一氮化鎵材料層於該超晶格過渡層上。
根據本發明之一第三態樣,係提供一種用於製造氮化鎵材料的方法,包含下列步驟:a)提供一基材;b)形成一超晶格過渡層於該基材上,該超晶格過渡層由至少兩對AlxInyGa(1-x-y)N(0<x<=1)層所組成,各層對包含一第一層及一第二層,該第二層較該第一層具有較大厚度及較低Al濃度;及c)形成一氮化鎵材料層於該超晶格過渡層上; 其中於步驟b)中,各對內之各層的該Al濃度為固定的,且各對內之該較低Al濃度層的厚度係在依序形成之對中逐步增加,使得於該超晶格過渡層中之各對的該平均Al濃度連續遞減,以於該超晶格過渡層中製造一組分性梯度。
根據本發明之第四態樣,係提供一種用於製造氮化鎵材料的方法,包含下列步驟:a)提供一基材;b)形成一第一過渡層於該基材上;c)形成一GaN層於該第一過渡層上;d)形成至少一後續過渡層於該第一過渡層上,各後續層較該先前過渡層於一較高溫度下形成;及e)形成一氮化鎵材料層於一後續過渡層上。
根據本發明之第五態樣,係提供一種用於製造氮化鎵材料的方法,包含下列步驟:a)提供一基材;b)形成一第一過渡層於該基材上;c)形成一GaN層於該第一過渡層上;d)形成一第二過渡層於該GaN層上;及e)形成一氮化鎵材料層於該第二過渡層上;其中所述第一及第二過渡層之一者包含AlGaN且所述第一及第二過渡層之另一者包含SiN。
根據本發明之第六態樣,係提供一種藉由如任何先前態樣之方法所製造的氮化鎵材料。
根據本發明之第七態樣,係提供一種用於製造一基材材料的方法,該方法包含下列步驟:a)提供一基材材料晶圓;b)以雷射應用處理該晶圓以產生位於該晶圓內的一蝕刻圖案,該圖案係使得造成該晶圓的彎曲(bowing)。
根據本發明之第八態樣,係提供一種使用任何前述態樣之方法所形成的基材材料。
根據本發明之第九態樣,係提經一種用於製造氮化鎵材料的半導體模板,包含一基材及形成於該基材上的一過渡層,該過渡層係組分性分級使得該過渡層在其一深度(z)處的該組成物係該深度之函數f(z);其中該過渡層之該Al組分性分級函數f(z)具有在相對深度z1及z2處包括兩個高原(plateaux)的輪廓,其中df(z1)/dz=df(z2)/dz=0,且其中該函數在z1及z2之間連續遞減。
根據本發明之第十態樣,係提供一種用於製造一氮化鎵材料的半導體模板,包含一基材及形成於該基材上之一超晶格過渡層,該超晶格過渡層為係組分性分級使得該超晶格過渡層在其一深度(z)處之該組成物係該深度之函數f(z);其中該生長於步驟b)中之超晶格過渡層的該Al組分性分級函數f(z)在該超晶格過渡層之該厚度中連續遞減。
根據本發明第十一態樣,係提供一種用於製造一氮化鎵材料的半導體模板,包含一基材、形成於該基材上之一第一過渡層及形成於該第一過渡層上之一第二過渡層, 其中相較於該第一過渡層,該第二過渡層於一較高溫度下形成。
根據本發明第十二態樣,係提供一種用於製造一氮化鎵材料的半導體模板,包含一基材,具有一AlGaN層及一SiN層形成於該基材上。
本發明之其他態樣係顯示於該隨附之申請專利範圍中。
1‧‧‧過渡層
2‧‧‧GaN
3‧‧‧矽基材
4‧‧‧非分級緩衝層
5‧‧‧應變層超晶格
6‧‧‧(半導體化合物)層
7‧‧‧第一過渡層
8‧‧‧第二過渡層
9、10‧‧‧後續過渡層
11‧‧‧AlGaN
12‧‧‧SiN
21‧‧‧(薄金屬、鋁)層
22‧‧‧(AlN)層
23‧‧‧(AlGaN)層
24‧‧‧GaN層
28‧‧‧(過渡、超晶格)層
29、38‧‧‧GaN層
31‧‧‧第一過渡層
32、33、34、35、37、39、46、47、48‧‧‧層
36‧‧‧(AlGaN)層
41‧‧‧基材
42‧‧‧圖案化區域
45‧‧‧(Si3N4)層
本發明現將參照該等隨附的圖式而敘述,其中:圖1示意性地顯示一習知技藝半導體結構,其包括一矽基材、中間層及GaN頂層;圖2示意性地顯示相似於圖1之習知技藝導體基材,但包括一緩衝層;圖3示意性地顯示對於一插入層之已知分級流程;圖4示意性地顯示一已知超晶格半導體結構;圖5a、5b及5c示意性地顯示根據本發明之相應實施態樣之半連續分級流程;圖6a至9示意性地顯示根據本發明之態樣所形成之例示結構的截面視圖;及圖10a及10b示意性地顯示一經雷射處理之基材的平面及剖視圖,其包括一凸面彎曲。
較佳實施例之詳細說明
於第一實施態樣中,氮化鎵材料係使用一相似於 顯示於圖1中的結構製造。然而,根據本發明之一態樣,用於該過渡層之組分性分級流程遵循一「混成」或「半連續」流程,如圖5所示。
詳細而言,例如,一包含AlGaN的過渡層被形成於該基材上,且係組分性分級使得該過渡層在其一深度(z)處的該組成物係該深度的函數f(z),其中生長於步驟b)中之該過渡層的該Al組分性分級函數f(z)具有在相對深度z1及z2處包括兩個高原(plateaux)的輪廓,其中df(z1)/dz=df(z2)/dz=0,且其中該函數在z1及z2之間連續遞增。事實上,圖5b及5c皆顯示多於兩個高原,其中一第三高原z3亦被顯示。
圖5顯示一實例,其中該分級函數f(z)在深度z1及z2之線性變化。同時圖5b顯示一另外的例示實施態樣,其中f(z)在深度z1及z2之間非線性地變化。事實上,於圖5b中,介於z1及z2,df(z)/dz自z1至z2遞減(凹曲線),而自z=z3至z4,df(z)/dz遞減(凸曲線)。線性或非線性連續遞減的任何組合可被使用。例如,圖5c顯示一流程,其中介於z1及z2,自z3至z4之間僅有凹型遞減曲線。
方便地,該分級函數可指出在該過渡層之各深度(z)處的鋁濃度。雖然鋁是特別合適的,其他物質的濃度可另外變化。
實例1
於一第一實施態樣中,顯示於圖6a,包含一基材3及形成於該基材上的數個過渡層7-10的一半導體模板被 用於製造一GaN材料層2。在此,一第一過渡層7在一第一溫度下被形成於該基材3上,一第二過渡層8於一較高溫度下被形成於該第一過渡層7上,且後續過渡層9及10亦於依序更高的溫度下被形成。
該方法降低XRC(X射線結晶學)(102)及(002)軸兩者的差排密度。
該等過渡層可以包含,例如,AlGaN,或相似於下列實施態樣,可包含交替的AlGaN及SiN成對層。
實例2
此實例係有關於顯示於圖6b中者。直徑約2、4、6或8吋的一(111)矽基材被裝載於該MOCVD中。一薄金屬層21,在此案例中為Al,於1050℃,H2下熱脫附後被沉積約10秒。該Al的厚度僅為大約1-2單層。該Al的覆蓋預防由NH3之Si的融熔反蝕。該Al生長後接續20-200nm之未摻雜AlN 22的沉積。接著AlxGa1-xN的複數個過渡層被生長。一第一過渡層31被生長為具有大約20-200nm之厚度,及自100% Al至80% Al之濃度梯度。Al0.80Ga0.2N之一層32接著被生長。接著層33被生長為具有遞減至55%之一Al濃度梯度,接著50-250nm之Al0.55Ga0.45N的一層34被生長。接著層35被生長為具有遞減至25%Al之Al濃度梯度,接著50-300nm之Al0.25Ga0.75N的一層36被生長,接著一層37被生長為具有遞減至0% Al之Al濃度梯度,隨後是一厚度大約50-750nm的GaN層38。大約5-10nm的一薄Si3N4層45接著被生長,隨後一厚度大約1至4μm的n-GaN之層39被生長。此GaN係 於一三步生長方法中生長。第一步驟係以中等低溫(950-1020℃)及高壓(300mbar至ATM)用於3D生長,接著該溫度被提升大約50-100℃而該壓力被設置為中等,大約200-500mbar)用於3D及2D GaN生長,接著該壓力被降低至大約50-200mbar且溫度被提升至大約102-1150℃用於快速2D GaN生長。該整個元件的疊晶生長係於該MOCVD反應器中持續。被形成的一典型的LED結構包含下列層:InGaN/GaN MQW活性區(30Å/120Å,2-8對)、AlGaN:Mg覆蓋層(~200Å)、p型Mg摻雜GaN(0.1-0.3μm)。於該GaN:Si及GaN:Mg層中的電子及電洞濃度各自係約8×1018cm-3及8×1017cm-3
於此實施態樣的一個修改中(未顯示),直徑約2、4、6或8吋的一(111)矽基材被裝載於該MOCVD中。一薄Al層在於1050℃,H2下熱脫附後被沉積約10秒,接著一20-200nm之未摻雜AlN被沉積。接著,一Al0.25Ga0.75N層被沉積。該第一過渡層被生長為厚度大約15nm之該Al0.9Ga0.1加上一薄Si3N4層,接著一大約0.5至0.75層之GaN層被生長,且該過渡層方法被重複三次。最終一厚度大約1至4μm的n-GaN層被生長。該整個裝置的疊晶生長係於該MOCVD反應器中持續。被形成之一典型的LED結構包含下列層:InGaN/GaN MQW活性區(30Å/120Å,2-8對)、AlGaN:Mg覆蓋層(~200Å)、p型Mg摻雜之GaN(0.1-0.3μm)。於該GaN:Si及GaN:Mg層中之該電子及電洞濃度各自係約8×1018cm-3及8×1017cm-3
實例3
圖6c顯示一另外的實例,其中該方法係相似於實例2,除了一額外AlxGa1-xN層23(0.1<x<=0.3)係生長於該AlN頂部,接著隨後是一GaN層24及SiN層45的生長,具有再一GaN層24在其之上。複數個AlxGa1-xN(0.1<x<1)過渡層46(隨後是一另外GaN層24)、47(隨後是另一GaN層24),及48接著被依序生長,其中各層係於不同溫度下生長。於此實例中,層46、47及48係各自於850、890及940℃下生長。一GaN最終層39接著被生長。
實例4
於一另外的實施態樣中,顯示於圖7a中,包含一基材3及至少兩個形成於該基材上之過渡層的一半導體模板被用於製造一GaN材料層2。在此,交替成對的AlGaN 11及SiN 12過渡層係形成於該基材3上。此等層可為呈任何順序,即,使得SiN層12可被形成最近於基材3,而不是AlGaN層11,如圖7a中所示。
如同前述實施態樣,依序的過渡層可於依序較高溫度下形成。
實例5
圖7顯示一進一步實例。在此,該方法係相似於實例2之方法,除了AlGaN 25%之一層23係生長於該AlN之層22上。一GaN之層24被生長,接著包含一對厚度少於10nm,交替具有Al>=50%之AlGaN層36及SiNx層38的複數過 渡層。在各該等對生長後,一另外的GaN層24生長,接著另一過渡層對生長。總共有三組GaN層加上相關聯之成對過渡層。
此處之該過渡層可擇地包含一超晶格。
實例6
於另一實施態樣中,一一般而言相似於圖4者的模板結構被使用,即,因此一超晶格過渡層係形成於一基材上,該超晶格過渡層係組分性分級使得該超晶格過渡層在其一深度(z)處之該組成物係該深度的一函數f(z)。一氮化鎵材料層可接著形成於該超晶格過渡層上。然而,不像圖4之該已知結構,根據本發明該超晶格過渡層之該Al組分性分級函數f(z)在該超晶格過渡層之厚度中連續遞減。一連續輪廓的使用預防晶格錯位並因此預防缺陷形成。
該分級函數f(z)可在該超晶格過渡層之後度中,視適當性線性或非線性遞減。
實例7
圖8顯示一進一步實例,其處一Al 21層係生長至基材3上,一AlN層22係生長至層21上,一AlGaN層23係生長至層22上並接著一過渡層28係生長於其上,層28包含3nm AlN及GaN(其厚度自4至15nm連續增加)之AlN/GaN超晶格。一GaN層29接著係生長於層28上。超晶格層28的厚度係大約100至3500nm。
實例8
圖9顯示一進一步實例,其中該方法係相似於實例7者,除了此處有複數個過渡層,其包含厚度3nm之AlN及厚度自4-15mm連續增加之GaN的該AlN/GaN超晶格28,與GaN 24之層互層(interlayered)。一GaN層29係生長至該最終超晶格層28上。各過渡層之該超晶格厚度係大約50至500nm。
實例9
圖10a及b顯示一進一步實施態樣,約1000um厚度之一六吋(僅供例示)矽(111)基材41係以942nm雷射光束應用預處理以於該基材內產生一圖案,以造成該基材彎曲,產生一具有大約10-35um之錯位深度的凸面「弓」。該經雷射燒蝕之圖案化區域42係位於該晶圓內部深度接近125um處。所使用之該圖案係一在各雷射劃線之間間隙1x1的方形圖案。
此一弓形基材可以,例如用於使後續MOCVD生長程序受益。在加熱期間該晶圓底部的溫度總是較該頂部表面高,特別使用快速及高功率加熱至大約1000℃(諸如GaN生長)。此趨向造成該晶圓中一凸面彎曲,其造成該表面上的不均衡沉積厚度。然而,具有使用此雷射方法所獲得之一預形成之凸面弓,在加熱期間,該後續彎曲導致該晶圓平坦化用於更佳的一致沉積。
該等上述實施態樣僅為例示性的,且在本發明之範圍內其他可能性及替代方案對於熟習此藝者為顯見的。例如,藉由上面列出的任何流程或結構,一或多個緩衝層 可被提供,例如於該基材及下部過渡層之間,或於該上部過渡層及該生長的氮化鎵材料之間。
一般而言,矽烷摻雜的使用將相當顯著的增加該抗張應力。然而,如上所述的一三步驟生長方法提供一由矽烷摻雜所製造之顯著的抗張應力梯度改良。該(等)過渡層可可擇地以矽烷或碳摻雜,針對形成完整裝置的用途。在此情況下,已發現高至約6 x 1018/cm3的矽烷摻雜濃度可維持一合理的壓縮應力,即使具有超過4μm厚度的一單一過渡層。

Claims (25)

  1. 一種用於製造氮化鎵材料的方法,其包含下列步驟:a)提供一基材;b)於該AlN層上形成一過渡層,該過渡層係組分性分級(compositionally graded)使得該過渡層在其深度(z)處的組成係該深度之Al濃度的函數f(z);及c)於該過渡層上形成一氮化鍊材料層;其中生長於步驟b)中之該過渡層的該Al組分性分級函數f(z)具有包括在相對深度z1及z2處之兩個高原處(plateaux)的輪廓,該處df(z1)/dz=df(z2)/dz=0,其中該函數在z1及z2之間連續遞減,其中z2>z1,其中該過渡層包含超晶格。
  2. 如請求項1之方法,其中該兩個高原處之間的該Al濃度差異係少於或等於深度z1處之該Al濃度的30%。
  3. 如請求項1之方法,其中該兩個高原處之間的該Al濃度差異係少於或等於深度z2處之該Al濃度的30%。
  4. 如請求項1至3之任一項的方法,其中該組分性分級函數f(z)包括在相對深度zn處之至少一額外高原處,其中df(zn)/dz=0。
  5. 如請求項1至3之任一項的方法,其中深度z1及z2之間的該Al濃度函數f(z)係線性遞減。
  6. 如請求項1至3之任一項的方法,其中深度z1及z2之間的該Al濃度函數f(z)係非線性遞減。
  7. 如請求項1至3之任一項的方法,進一步包含形成一緩衝層於該基材及該過渡層之間的步驟。
  8. 如請求項1至3之任一項的方法,進一步包含形成一緩衝層於該過渡層及該氮化鎵材料層之間的步驟。
  9. 一種用於製備氮化鎵材料的方法,其包含下列步驟:a)提供一基材;b)形成一超晶格過渡層於該基材上,該超晶格過渡層由至少二對AlxInyGa(1-x-y)N(0<x<=1)層所組成,各層對包含一第一層及一第二層,該第二層較該第一層具有較大厚度及較低Al濃度;及c)形成一氮化鎵材料層於該超晶格過渡層上;其中於步驟b)中,各對內之各層的該Al濃度係固定的,且各對內之該低Al濃度層之厚度係於依序形成之對中逐漸增加,使得於該超晶格過渡層中之各對的平均Al組成物連續遞減,以產生一組分性梯度遍及該超晶格過渡層。
  10. 如請求項9之方法,其中步驟b)被重複至少一次。
  11. 如請求項9之方法,其中步驟b)及c)被重複至少一次。
  12. 如請求項9至11之任一項的的方法,進一步包含在步驟a)及b)之間之形成一AlxGa(1-x)N層(0.1<x<0.9)於該基材上的步驟,且其中於步驟b)中該超晶格過渡層係形成於該AlxGa(1-x)N層上。
  13. 如請求項1至3及9至11之任一項的方法,進一步包含步驟a)及b)之間的形成一金屬層於該基材上之步驟。
  14. 如請求項13之方法,其中該金屬層包含Al。
  15. 如請求項13之方法,其中該金屬層之厚度係於自1-2單層的範圍。
  16. 如請求項1至3及9至11之任一項的方法,進一步包含步驟a)及b)之間的形成一AlN層於該基材上的步驟。
  17. 如請求項13之方法,進一步包含步驟a)及b)之間的形成一AlN層於該金屬層上的步驟。
  18. 如請求項1至3及9至11之任一項的方法,其中該基材包含矽。
  19. 一種氮化鎵材料,其係由如請求項1至18之任一項的方法所製造。
  20. 一種用於製造一氮化鎵材料的半導體模板,其包含一基材及形成於該基材上之一過渡層,該過渡層係組分性分級使得該過渡層在其深度(z)處之組成係該深度之函數f(z);其中該過渡層的該Al組分性分級函數f(z)具有包括在相對深度z1及z2處之兩個高原處(plateaux)的輪廓,該處df(z1)/dz=df(z2)/dz=0,且其中該函數在z1及z2之間連續遞減。
  21. 如請求項20的半導體模板,其中該基材包含矽。
  22. 如請求項20的半導體模板,其中該或各過渡層係以矽烷摻雜。
  23. 如請求項20的半導體模板,其包含一金屬層於該基材及該過渡層之間。
  24. 如請求項23之模板,其中該金屬包含Al。
  25. 如請求項20的模板,其包含一AlN層於該基材及該過渡層之間。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6437404B2 (ja) 2015-09-09 2018-12-12 東芝メモリ株式会社 半導体装置の製造方法
US10192959B2 (en) * 2017-01-23 2019-01-29 Imec Vzw III-N based substrate for power electronic devices and method for manufacturing same
TWI631668B (zh) 2017-11-22 2018-08-01 聯鈞光電股份有限公司 氮化物半導體結構
CN112071743A (zh) * 2020-09-21 2020-12-11 中国科学院长春光学精密机械与物理研究所 一种高质量低电阻率的半导体材料及其生长方法
CN116497457B (zh) * 2023-05-29 2023-09-12 中国科学院宁波材料技术与工程研究所 一种低摩擦长寿命的超晶格复合涂层及其制备方法与用途

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074552A1 (en) * 2000-12-14 2002-06-20 Weeks T. Warren Gallium nitride materials and methods
US20080217645A1 (en) * 2007-03-09 2008-09-11 Adam William Saxler Thick nitride semiconductor structures with interlayer structures and methods of fabricating thick nitride semiconductor structures
TW201002462A (en) * 2008-07-03 2010-01-16 Advanced Semiconductor Eng Wafer laser-marking method and die fabricated using the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5445897A (en) * 1989-11-22 1995-08-29 Mitsubishi Kasei Polytec Company Epitaxial wafer and process for producing the same
GB9516793D0 (en) 1995-08-16 1995-10-18 Herbert R J Eng Ltd Apparatus and method for inspecting and sorting articles
JP3505405B2 (ja) * 1998-10-22 2004-03-08 三洋電機株式会社 半導体素子及びその製造方法
JP4269541B2 (ja) * 2000-08-01 2009-05-27 株式会社Sumco 半導体基板と電界効果型トランジスタ並びにSiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法
EP2276059A1 (en) 2000-08-04 2011-01-19 The Regents of the University of California Method of controlling stress in gallium nitride films deposited on substrates
TW503590B (en) * 2001-04-27 2002-09-21 Highlink Technology Corp Manufacturing method for buffer layer of light emitting semiconductor devices
GB0212616D0 (en) * 2002-05-31 2002-07-10 Univ Warwick Formation of lattice-tuning semiconductor substrates
KR20070062686A (ko) * 2005-12-13 2007-06-18 엘지이노텍 주식회사 질화물 반도체 발광 소자 및 제조 방법
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 AlxGa1-xN 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
US9691855B2 (en) * 2012-02-17 2017-06-27 Epistar Corporation Method of growing a high quality III-V compound layer on a silicon substrate
JP5228122B1 (ja) * 2012-03-08 2013-07-03 株式会社東芝 窒化物半導体素子及び窒化物半導体ウェーハ
KR20130141290A (ko) * 2012-06-15 2013-12-26 삼성전자주식회사 초격자 구조체 및 이를 포함한 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074552A1 (en) * 2000-12-14 2002-06-20 Weeks T. Warren Gallium nitride materials and methods
US20080217645A1 (en) * 2007-03-09 2008-09-11 Adam William Saxler Thick nitride semiconductor structures with interlayer structures and methods of fabricating thick nitride semiconductor structures
TW201002462A (en) * 2008-07-03 2010-01-16 Advanced Semiconductor Eng Wafer laser-marking method and die fabricated using the same

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TW201523704A (zh) 2015-06-16
DE102014015782B4 (de) 2020-10-22

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