TWI683783B - 具有改進的內間隔件的奈米片電晶體 - Google Patents

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慷果 程
尼可拉斯 羅貝特
苗欣
彼特羅 摩塔尼
宏光 張
海苟 黃
彭建偉
顧四朋
輝 臧
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吳旭昇
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Abstract

一種形成奈米片和奈米線電晶體的方法，包括矽鍺(SiGe)和矽(Si)的交替磊晶層的形成，其中，各該矽鍺層內的該鍺含量整體性變化以調整這些層的選擇性蝕刻。該鍺含量可被控制，使得由該矽鍺層的部分移除所生成的凹陷區域具有均勻的橫向尺寸，且這些凹陷區域使用一蝕刻選擇性材料的回填導致一堅固的蝕刻阻障的形成。

Description

具有改進的內間隔件的奈米片電晶體
本申請一般關於半導體裝置，更具體而言，關於垂直堆疊的奈米片或奈米線電晶體及其製造方法。
一奈米片或一奈米線場效應電晶體(FET)包括作為該裝置的溝道(channel)區域的多層奈米尺寸半導體材料。此種基於奈米片或奈米線的結構可使得特徵縮放超過目前的二維CMOS技術。然而，傳統的製造方法使用交替的犧牲層來抵消主動奈米結構及其生長範本，可以在不同犧牲層之間顯示出蝕刻速率變異性，該蝕刻速率變異性可在位於一犧牲層以及一磊晶源/汲結之間的一保護內間隔層的側向厚度中所產生不希望變化。這樣的蝕刻速率變化可以由與圖案化以及蝕刻一堆疊層相關的幾何效率所引起。
例如，在第1圖中示出的是在製造的一中間階段的一比較奈米線電晶體的一示意圖。該裝置包括具有一半導體基板(substrate)10，其上形成有一交替堆疊層20,30的一陣列。該陣列層包括犧牲矽鍺(SiGe)層20以及 主動矽(Si)層30。在後續的製造期間，矽鍺的犧牲層20被移除，並用具有閘極介電質以及閘極導電層(未予圖示)的一環閘(GAA)架構來代替。
然而，應當理解，橫向凹陷相對於主動矽層30的犧牲矽鍺層20的一步驟可能對位於矽鍺層20的附近以及位於主動矽層30的上層以及底層之間的魯棒內間隔件50的形成產生不利的影響。特別的，參考第2圖，位於一凹陷犧牲矽鍺層20的各端部的一內間隔件50適於作為一蝕刻阻障，以在形成該環閘架構之前移除該犧牲矽鍺層20的剩餘部分期間，保護一相鄰的磊晶源/汲結60。然而，在凹陷蝕刻期間，該犧牲矽鍺層20的一非均勻的橫向蝕刻率導致該矽鍺層20內的一凹面蝕刻面，即，非均勻蝕刻輪廓，以及在填充由凹陷蝕刻所生成的該間隔件時，該犧牲矽鍺層20以及該源/汲結60之間的一內間隔層50的一非均勻側向厚度(d)。在各種方法中，與矽30的上層和底層緊鄰的該內間隔件50的側向厚度不足以提供有效的蝕刻阻擋。
在形成源/汲結60之後，使用另一蝕刻步驟以移除該犧牲矽鍺層20的剩餘部分。在此蝕刻期間，蝕刻化學劑可以繞過該內間隔件50的較薄區域，即穿過內間隔件50與矽層30之間的區域22，並例如使得生產非希望的空隙61的源/汲結60被非期望被蝕刻。
揭示了形成具有一改進內間隔件幾何形狀 的一奈米片或奈米線FET的方法。如本文所述，通過抵消有助於具有層內成分變化的一非均勻蝕刻剖面的蝕刻效應，可以實現該犧牲SiGe層的橫向回蝕刻以及隨之實現的具有跨其橫向厚度的一較小梯度的一內間隔件。因此，各實施例考慮了組成的使用，即，一複合梯度矽鍺層，以控制各不同犧牲層內的蝕刻速率。
例如，製造一裝置的一示例性方法包括形成交替的磊晶矽鍺層以及磊晶矽層的一堆疊於一半導體基板的上方，形成一犧牲閘極結構於該堆疊的上方，以及使用該犧牲閘極結構作為一遮罩以蝕刻該堆疊以形成一鰭片結構。不同的矽鍺層各具有一組分梯度，其中，各層的下部區域以及上部區域內的該鍺含量大於對應下部區域以及上部區域之間的一中間區域內的該鍺含量。
該鍺含量可以連續或逐步地變化。因此，在各種實施例中，在一矽鍺層內，上部和下部子層，即緊鄰各自的上層矽層和底層矽層，具有大於位於該上方子層以及下方子層之間的一中間子層的該鍺含量的一鍺含量。
製造一裝置的另一方法包括形成交替的磊晶矽鍺層與磊晶矽層的一堆疊於一半導體基板的上方，使得形成各矽鍺層包括形成具有一第一鍺含量的一第一子層，形成具有小於該第一鍺含量的一第二鍺含量的一第二子層於該第一子層的上方，以及形成具有大於該第二鍺含量的一第三鍺含量的一第三子層於該第二子層的上方。
一犧牲閘極結構形成在交替的層的堆疊上 方，以及側壁間隔件形成在該犧牲閘極結構的側壁的上方。該矽鍺層的部分從該側壁間隔件的下方被移除以形成凹陷區域，其中，該矽鍺層的剩餘部分各具有一基本恆定的寬度。由一內間隔件材料填充的該凹陷區域在該犧牲層的移除期間，提供了該源/汲結的改進遮罩。
10‧‧‧半導體基板
20‧‧‧犧牲矽鍺層、堆疊層、犧牲層、矽鍺層
22‧‧‧區域
30‧‧‧主動矽層、堆疊層、矽、矽層
50‧‧‧內間隔件
60‧‧‧源/汲結
61‧‧‧空隙
100‧‧‧基板
200‧‧‧矽鍺層、層、犧牲矽鍺層、犧牲層
200A、200B、200C‧‧‧子層
201‧‧‧犧牲層、犧牲磊晶層、矽鍺層、第一矽鍺層、犧牲閘極層、犧牲SiGe層
202‧‧‧犧牲層、犧牲磊晶層、第二磊晶矽鍺層、第二矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
203‧‧‧犧牲層、犧牲磊晶層、第三磊晶矽鍺層、第三矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
204‧‧‧犧牲層、犧牲磊晶層、第四磊晶矽鍺層、第四矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
221、222、223、224‧‧‧凹陷區域
300‧‧‧半導體層、矽層
301‧‧‧半導體層、半導體磊晶層、第一磊晶矽層、第一矽層、奈米矽層
302‧‧‧半導體層、半導體磊晶層、第二磊晶矽層、第二矽層、奈米矽層
303‧‧‧半導體層、半導體磊晶層、第三磊晶矽層、第三矽層、奈米矽層
325‧‧‧溝道區域
331、332、333‧‧‧延伸區域、半導體磊晶層
390‧‧‧鰭片結構
400‧‧‧犧牲閘極結構、犧牲閘極
420‧‧‧犧牲閘極層、犧牲閘極
440‧‧‧犧牲閘極帽、犧牲閘極帽層
460‧‧‧側壁間隔件
500‧‧‧內間隔層、內間隔件
600‧‧‧源/汲結、磊晶源/汲結
620‧‧‧源汲凹陷
700‧‧‧ILD層、層間介電質
800‧‧‧閘極結構
d‧‧‧寬度、橫向寬度
w‧‧‧寬度、閘極寬度
W2‧‧‧寬度
α‧‧‧錐形角度
當與下面的圖式一起閱讀時，可以最好地理解本申請的具體實施例的詳細描述，其中，類似的結構用類似的元件符號予以表示，且其中：第1圖是比較奈米片FET的橫截面示意圖；第2圖是具有橫向凹陷犧牲矽鍺層以及位於該矽鍺層與相鄰的源/汲結之間的橫向非均勻內間隔層的比較奈米片FET的橫截面示意圖；第3圖為根據某些實施例所示的複合梯度犧牲矽鍺層的示意圖；第4圖為顯示將鍺濃度作為第3圖的示例性矽鍺層的厚度的函數的示意圖；第5圖為根據另一實施例所示的複合梯度犧牲矽鍺層的示意圖；第6圖為顯示將鍺濃度作為第5圖的示例性矽鍺層的厚度的函數的示意圖；第7圖為顯示橫向凹陷犧性矽鍺層以及位於矽鍺層與相鄰的源/汲結之間的示例性內間隔層的橫截 面示意圖；第8圖為根據另一實施例所示的橫向凹陷犧牲矽鍺層以及位於該矽鍺層與相鄰的源/汲結之間的示例性內間隔層的橫截面示意圖；第9圖為根據各種實施例所示的顯示在包括複合梯度矽鍺和矽的交替磊晶層的一堆疊的上方的犧牲閘極結構的形成的一結構的橫截面示意圖；第10圖描繪了在第9圖的犧牲閘極結構的上方的側壁間隔件的形成；第11圖顯示了鄰接犧牲閘極結構的該磊晶層的一自對準源汲凹陷蝕刻；第12圖為根據各種實施例描繪了矽鍺磊晶層的一橫向凹陷蝕刻；第13圖描繪了其溝槽區域之外的矽層的延伸摻雜；第14圖顯示了在矽摻雜層之間的內間隔件沉積之後的第13圖的結構；第15圖描繪了磊晶源/汲結的形成；第16圖為在磊晶源/汲區域的上方以及在犧牲閘極結構之間的一層間介電質的形成後的一後平坦結構；第17圖顯示了犧牲閘極結構的移除；第18圖描繪了選擇性移除矽鍺磊晶層以暴露矽層的溝道區域；以及 第19圖顯示了在暴露的溝道區域的上方的一環閘(GAA)閘極架構的形成。
現將對本申請的主題的各種實施例進行更詳細的描述，其中的一些實施例在圖式中予以示出。在整個圖式中將使用相同的元件符號以指代相同或相似的部分。
揭示了形成一奈米片或奈米線場效應電晶體及其所產生的一奈米結構裝置的方法。環閘(GAA)奈米結構溝道電晶體，如奈米片及奈米線FET能夠使得特徵縮放超過現有的二維CMOS技術。此種裝置包括源極區域和汲極區域，及設置在其之間的堆疊的奈米結構溝道區域。一閘極，包括一閘極介電質以及一閘極導電體，圍繞該堆疊的奈米尺寸的溝道，並控制通過該源極區域以及汲極區域之間的溝道的電子流。
奈米片以及奈米線裝置可以由一主動半導體材料(例如矽(Si))的交替的磊晶層而形成，例如，使用犧牲半導體材料層(例如矽鍺層)作為磊晶生長範本以及層間間隔件。然而，與多層不同組成相關的三維幾何結構可以挑戰犧牲層的一均勻移除率，其可能導致不一致的內間隔件幾何。
因此，本申請提供了在具有多個主動層的一裝置中具有改進的內間隔件橫向厚度的堆疊奈米片與奈米線電晶體的製造方法及所得到的裝置。
如本文所使用的，一“奈米線”裝置表現為具有小於30奈米的一臨界尺寸(CD)的一溝道，而一“奈米片”裝置表現為具有30奈米或更大的一臨界尺寸的一溝道。在示例性裝置中，該臨界尺寸是沿著閘極而測量。在這個方向上，如果GAA溝道的寬度較小，溝道橫截面就像一條“線”，而如果GAA溝道的寬度較大，則溝道橫截面就像一“薄片”。應當瞭解，目前所揭示的方法可被納入奈米片和奈米線裝置的製造。
在一個或多個實施例中，該裝置製造方法包括在犧牲層的蝕刻輪廓中抵消幾何驅動的可變性的步驟以及材料，此可導致更均勻的內間隔件橫向尺寸。這樣的內間隔件可提供有效的蝕刻阻擋。在一些實施例中，作為犧牲層使用的SiGe層的組成被系統性地控制，以定制各SiGe層的蝕刻速率，其可用於抵消局部幾何蝕刻效應。
根據各種實施例，犧牲矽鍺(SiGex)層具有一雙向組成梯度。參考第3圖，例如，可以將一複合梯度矽鍺層200形成為離散的，具有成分不同的子層200A、200B、200C的一合成物。這樣的一磊晶矽鍺層200可具有鍺含量的一陡峭的階段變化以作為層厚的一函數，其中，層200在緊鄰矽層300的底層和上層的下子層以及上子層200A、200C內具有一較高的鍺含量，並在一中間子層200B中具有一較低的鍺含量。第4圖中示出了相應鍺輪廓的一示意圖。
各子層200A、200B、200C內的鍺含量可以 在5至70的原子百分比的範圍內獨立變化，例如：5%、10%、15%、20%、25%、30%、35%、40%、45%、50%、55%、60%、65%或70%，包括上述任何值之間的範圍。在某些實施例中，中間子層200B內的鍺含量比下子層以及上子層200A、200C中的一者或兩者的鍺含量至少低5個百分點。一中間子層200B與下子層以及上子層200A、200C中的一者或兩者之間的鍺含量的差異可以是5、10、15、20、25、30或35個原子百分比，包括上述任何值之間的範圍。
通過例如，一複合梯度矽鍺層200可以包括第一以及第三子層200A、200C，各包括45%的鍺，以及具有25%的鍺的一中間子層200B。在另一實施例中，第一以及第三子層200A、200C可各包括20%的鍺，以及中間子層200B可包括15%的鍺。
犧牲矽鍺層200的一總厚度可以在5至30奈米的範圍內，例如5、10、15、20、25或30奈米，包括上述任何值之間的範圍。各子層200A、200B、200C的厚度可獨立地在1至28奈米的範圍內，例如如1、2、3、4、5、10、12、15、20、25或28奈米，包括上述任何值之間的範圍。例如，一複合梯度矽鍺層200可以包括第一以及第三子層200A、200C，各具有1奈米的一厚度，以及各包括45%的鍺，以及位於第一以及第三子層之間的一中間第二子層200B具有8奈米的厚度並包括25%的鍺。在另一實施例中，第一以及第三子層200A、200C可各具有2 奈米的一厚度以及各包括20%的鍺，以及中間第二子層200B可具有10奈米的一厚度以及包括15%的鍺。如圖所示，各子層中的鍺的成分可以是常數。
在替換性實施例中，各子層內的鍺成分可例如從上表面和下表面的一最大值到它們之間的一最小值之間線性地變化。在另一實施例中，犧牲矽鍺層200的組成可由其下表面到其上表面連續地變化，其中，鍺含量在下表面以及上表面為最大。第5圖中示出了具有一連續地、雙向鍺梯度的一示例性犧牲矽鍺層200的一示意圖，第6圖示出了將鍺含量作為層厚的一函數的一相應圖示。在上述的實施例中，矽鍺層200內的一局部鍺含量可以從5至70的原子百分比的範圍內，例如5、10、15、20、25、30、35、40、45、50、55、60、65或70%，包括在上述任何值之間的範圍。
通過局部改變各矽鍺層內的鍺含量，可以實現交替矽鍺層的一基本均勻的橫向蝕刻，從而在其厚度範圍內具有一基本恆定的寬度(d)的一內間隔件。如本文所使用的，一“基本恆定”寬度(d)在20%或以下的範圍內變化，例如0、2、5、10或20%，包括上述任何值之間的範圍。
參考第7圖，其示出了一橫向凹陷的犧牲矽鍺層200以及位於該矽鍺層200與相鄰的源/汲結600之間的示例性內間隔層500的截面示意圖。設置在矽層300的上層以及下層之間的內間隔層500具有一基本恆定的橫向寬度(d)。
第8圖為根據另一實施例所示的一橫向凹陷犧牲矽鍺層200以及示例性內間隔層500的一橫截面圖。內間隔層500位於矽鍺層200與相鄰的源/汲結600之間，且各具有一基本恆定的橫向寬度(d)。在圖示的實施例中，矽鍺層200的剩餘部分具有一凸蝕刻面，使得內間隔層500的上部和下部具有大於或等於該上部與下部之間的一中間部分的一橫向寬度的一橫向寬度。
用於形成本文所描述的一奈米線或奈米片裝置的示例性步驟流程請參考第9圖至第19圖。如第9圖所示，犧牲磊晶層201、202、203、204以及半導體磊晶層301、302、303在一基板100的上方交替地形成為一堆疊。
基板100可以包括一半導體材料，如矽(例如單晶矽或多晶矽)或一含矽材料。含矽材料包括但不限於單晶矽鍺(SiGe)、多晶矽鍺、摻雜碳的矽(Si：C)、非晶矽及其組合和多層。如本文所使用的，術語“單晶矽”表示一結晶固體，其中，這個固體的晶格基本上是連續的，基本上沒有破裂到固體邊緣，且基本上沒有晶界。
基板100並不限於含矽材料，然而，由於基板100可包括其他半導體材料，包括鍺以及化合物半導體，包括III-V族化合物半導體，如GaAs、InAs、GaN、GaP、InSb、ZnSe以及ZnS，以及II-VI族化合物半導體，如CdSe、CdS、CdTe、ZnSe、ZnS以及ZnTe。
基板100可以是一塊體基板或一複合基板， 例如一絕緣體上半導體(SOI)基板，該基板包括從底部到頂部的一柄部、一絕緣層(例如，埋入氧化層)以及一半導體材料層。
基板100可具有通常在本領域中所使用的尺寸，並且可以包括例如，一半導體晶片。示例性晶片的直徑包括但不限於，50、100、150、200、300以及450毫米。整體基板厚度可以從250微米到1500微米，儘管在特定實施例中，基板的厚度為對應於在矽CMOS步驟中常用的厚度尺寸而在725到775微米的範圍內。例如，半導體基板100可以包括(100)取向矽或(111)取向矽。在示例性實施例中，該沉積態(as-deposited)半導體層為未摻雜。
在不同的實施例中，磊晶層的堆疊被配置為：一第一犧牲層201直接形成在基板100上方，隨後是交替的半導體以及犧牲層。在不同的實施例中，該磊晶堆疊以一犧牲層終止，使得各半導體層300夾在一底層犧牲層以及一上層犧牲層之間。為簡化說明，顯示了四個犧牲層200(201、202、203、204)以及三個半導體層300(301、302、303)。然而，可以交替的方式在基板100上方磊晶生長更少或更多的犧牲層和/或半導體層。
術語“磊晶”，“磊晶地”和/或“磊晶生長和/或沉積”指的是在一半導體材料的一沉積表面上形成一半導體材料層，其中，生長的半導體材料層具有與沉積表面的半導體材料相同的結晶習性。例如，在一磊晶沉積步驟中，由源氣體提供的化學反應物被控制且系統參數被設置， 使得沉積原子落在該沉積表面，並根據該沉積表面的該原子的晶體取向而通過表面擴散保持充分移動以定其自身取向。因此，一磊晶半導體材料將採用與其上形成該磊晶半導體材料的沉積表面相同的晶體特徵。例如，沉積在一(100)晶體表面的一磊晶半導體材料將採取一(100)取向。
在當前方法中，犧牲層200用作將半導體層300彼此偏移的間隔層。犧牲層200還用作範本層，在該層上可以磊晶生長半導體層。
磊晶層(即犧牲層以及半導體層)可以通過一減少壓力的分子束磊晶(MBE)或一化學氣相沉積(CVD)步驟而形成，例如，在450-700℃的一基板溫度，以及0.1-700Torr的一生長壓力(即腔壓)。一矽源可以包括矽烷氣體(SiH4)，用於SiGex磊晶的一鍺源可以包括鍺氣體(GeH4)。氫可以用作一載氣。
根據不同的實施例，一第一矽鍺(SiGex)層201在一半導體基板100上磊晶生長。在一示例性步驟期間，一矽前體(如矽烷)與一載氣(例如H2和/或N2)以及一鍺源(如GeH4或GeCl4)一起流入一處理腔內。通過示例的方式，矽源的流量可在5sccm至500sccm的範圍內，鍺源的流量可在0.1sccm至10sccm的範圍內，以及載氣的流量可在1,000sccm至60,000sccm的範圍內，也可以使用更小或更大的流量。
應當理解的是，用於矽的其他合適的矽源包括四氯化矽(SiCl4)、二氯矽烷(SiH2Cl2)、三氯矽烷 (SiHCl3)以及其他氫還原氯矽烷(SiHxCl4-x)。鍺的代替，可以使用其他鍺源或前體以形成磊晶矽鍺層。較高的鍺包括具有化學式GexH(2x+2)的化合物，例如，乙鍺烷(Ge2H6)、三鍺烷(Ge3H8)和四鍺烷(Ge4H10)，以及其他。有機鍺化合物包括具有化學式RyGexH(2x+2-y)的化合物，其中，R=甲基、乙基、丙基或丁基，例如，甲基鍺((CH3)GeH3)、二甲基鍺((CH3)2GeH2)、乙基鍺((CH3CH2)GeH3)、甲基二氫鍺((CH3)Ge2H5)、二甲基二氫鍺((CH3)2Ge2H4)以及六甲基二氫鍺烷((CH3)6Ge2)。
處理腔可以保持在0.1Torr至700Torr的壓力，而基板100的溫度保持在450℃至700℃的範圍內。根據某些實施例所實施的步驟形成具有5至30奈米的一厚度範圍的一初始SiGe層201。各矽鍺層200的形成期間，矽源以及鍺源的流量和/或佈局壓力可以變化以形成具有如上所述的一雙向鍺梯度的SiGe層。
在沉積第一矽鍺層201之後，一第一磊晶矽層301直接形成在第一矽鍺層201的上方。根據一示例方法，在第一矽層301的沉積期間，一矽前體(例如，矽烷)與一載氣(如H2和/或N2)一起流入處理腔內。矽烷的流量可在5sccm至500sccm的範圍內，載氣的流量可在1,000sccm至60,000sccm的範圍內，也可使用更小或更大的流量。
用於沉積矽層301的處理腔可保持在0.1Torr至700Torr的壓力，而基板100則維持在450℃至700 ℃的溫度範圍。根據某些實施例所實施的步驟形成具有5至30奈米的一厚度範圍的一第一矽層301。
在沉積第一磊晶矽層301之後，根據示例性實施例，使用交替的矽鍺以及矽步驟條件以直接在第一磊晶矽層301的上方連續沉積一第二磊晶矽鍺層202，一第二磊晶矽層302直接位於第二磊晶矽鍺層202的上方，一第三磊晶矽鍺層203直接位於第二磊晶矽層302的上方，一第三磊晶矽層303直接位於第三磊晶矽鍺層203的上方，以及一第四磊晶矽鍺層204直接位於第三磊晶矽層303的上方。
用於形成第二、第三以及第四矽鍺層202、203、204的步驟材料及條件可與用於形成第一矽鍺層201步驟材料和條件相同。用於形成第二以及第三矽層302、303的步驟材料和條件可與用於形成第一矽層301步驟材料和條件相同。在一些實施例中，矽鍺層201、202、203、204中的一層或多層具有一漸變的鍺含量。例如，各矽鍺層可以具有一漸變的鍺含量。
在各種方法中，通過在各SiGe步驟期間，維持矽前體的一恆定分壓(例如流量)，同時減小或增加鍺前體的分壓(例如流量)，來實現具有一層間成分梯度的SiGe磊晶層的形成。在替代方法中，可通過在各SiGe步驟期間，維持鍺前體的一恆定分壓(例如流量)，同時減小或增加矽前體的分壓(例如流量)，來實現SiGe磊晶層的形成。
因此，在各種實施例中，半導體層301、302、303等的組成在堆疊的上方可以是恆定的，而犧牲層201、202、203、204等的組成可以變化，使得各SiGe層的上部區域和下部區域內的鍺含量大於位於上部區域與下部區域之間的一中間區域內的鍺含量。
在各種實施例中，各犧牲SiGe層200中以及各半導體層300中對應的厚度可以是恆定的，而犧牲SiGe層200要薄於半導體層。在另一實施例中，各犧牲SiGe層200中以及半導體層300中對應的厚度可以是恆定的，而犧牲SiGe層200要薄於半導體層300。
參考第9圖，一犧牲閘極結構400包括使用本領域所熟知的圖案化和蝕刻步驟形成於基板100上方的一犧牲閘極層420以及一犧牲閘極帽440，即，直接位於磊晶層的堆疊上方。例如，犧牲閘極層420可包括一二氧化矽層以及一非晶矽(a-Si)的上覆層，以及犧牲閘極帽440可包括氮化矽。非晶矽元素可以用化學氣相沉積予以沉積，例如，位於溫度範圍從450℃至700℃的低壓化學氣相沉積(LPCVD)。矽烷(SiH4)可以作為CVD矽沉積的前體。
犧牲閘極結構400可通過例如光刻的一圖案化步驟而被定義，其包括在圖案化的一層或多層的頂部形成一光阻材料(未示出)層。該光阻材料可包括一正性光阻組合物、一負性光阻組合物或一混合型光阻組合物。一光阻材料層可通過一沉積步驟(如旋塗塗層)而形成。
然後，沉積的光阻受到一發光圖案，且利用一傳統抗蝕顯影劑顯影暴露的光阻材料。由圖案化光阻材料所提供圖案隨後利用至少一圖案轉移蝕刻步驟而被轉移到犧牲閘極帽層440以及犧牲閘極層420中。
圖案轉移蝕刻步驟通常是一各向異性蝕刻。在某些實施例中，可以使用一乾蝕刻步驟，例如，反應離子蝕刻(RIE)。在其他實施例中，可以使用一濕化學蝕刻劑。在又一實施例中，可以使用乾蝕刻和濕蝕刻的組合。
犧牲閘極層420可被圖案化成15到25奈米的一寬度(w)，並具有50至200奈米的一高度，例如50、75、100、125、150、175或200奈米，包括上述任何值之間的範圍，也可使用更小或更大的寬度和厚度。本領域技術人員應當理解，一淺溝槽隔離層(未示出)可以提供相鄰鰭片結構之間的電性隔離。
參考第10圖，側壁間隔件460可形成在犧牲閘極結構400的側壁(垂直表面)的上方。側壁間隔件460可通過覆蓋(共形)沉積一間隔材料而形成(例如，使用一原子層沉積步驟)，隨後是一定向蝕刻，例如反應離子蝕刻(RIE)，以從水平表面移除該間隔材料。在某些實施例中，側壁間隔件的厚度為5至20奈米，例如，5、10、15或20奈米，包括上述任何值之間的範圍。
合適的側壁間隔材料包括氧化物、氮化物和氮氧化物，例如二氧化矽、氮化矽、氮氧化矽，以及低介電常數(低k)材料，例如非晶碳、SiOC、SiOCN和SiBCN， 以及一低k介電材料。如本文所用，一低k材料具有小於二氧化矽的一介電常數。
示例性低k材料包括但不限於非晶碳、氟摻雜氧化物或碳摻雜氧化物。商用低k介電質產品和材料包括Dow Corning's SiLKTM以及porous SiLKTM、Applied Materials' Black DiamondTM、Texas Instrument's CoralTM和TSMC's Black DiamondTM以及CoralTM。
在各種實施例中，側壁間隔件460和犧牲閘極420可由選擇性地彼此蝕刻的材料而形成。在特定實施例中，犧牲閘極420包括非晶矽(a-Si)，以及側壁間隔件460包括氮化矽或SiOCN。
參考第11圖，使用犧牲閘極400和側壁間隔件460作為一蝕刻遮罩，蝕刻磊晶層的暴露部分以生成橫向鄰近於犧牲閘極400的源/汲凹陷620並定義複合鰭片結構390。蝕刻可以例如包括一矽RIE步驟。如本文以下所詳述的，由奈米矽層301、302、303定義的剩餘堆疊的部分，一旦從犧牲SiGe層201、202、203、204被釋放，將形成一奈米片或奈米線FET的溝道。
鰭片結構390可具有6至100奈米的一寬度，例如，6、10、20、50、75或100奈米(正交於閘極寬度(w)所測量)，以及25至65奈米的一寬度(W2)，例如25、30、35、40、45、50、55、60或65奈米，包括上述任何對應值之間的範圍(平行於閘極寬度(w)所測量)。
具有小於30奈米的一寬度(正交於閘極寬 度(w)所測量)的一鰭片結構可用於形成一奈米線裝置，而具有30奈米或更大的一寬度(正交於閘極寬度(w)所測量)的一鰭片結構可用於形成一奈米片裝置。在此裝置中，電流將通過平行於閘極寬度(w)方向的一溝道區域從一源極區域流至一汲極區域。
在各種實施例中，如下文所詳述的，所產生的鰭片結構390的側壁可由於一錐形角度(α)(其中0
Figure 107114683-A0202-12-0018-20
α
Figure 107114683-A0202-12-0018-21
15°)所導致的垂直缺陷而偏移(即，從與基板的一主表面正交的方向偏離)。
然後，參考第12圖，使用一選擇性各向同性蝕刻在側壁間隔件460下方橫向凹陷犧牲層201、202、203、204，例如，一氯化氫(HCl)基的濕蝕刻，或包括乙酸(CH3COOH)、過氧化氫(H2O2)和氫氟酸(HF)的一濕混合物，以形成相應的凹陷區域221、222、223、224。例如，選擇性蝕刻移除SiGe，而不蝕刻矽。如圖所示，該凹陷蝕刻可導致犧牲層201、202、203、204的剩餘部分具有一基本恆定的寬度，其可等於犧牲閘極層420的寬度(w)。在另一實施例中，犧牲閘極層201、202、203、204的剩餘部分的一寬度可小於或大於犧牲閘極層420的寬度(w)。應當瞭解的是，犧牲層201、202、203、204的各自的起始寬度可為不相等，這是由於第11圖所描述的鰭片結構的蝕刻所導致的錐度造成的。鰭片結構390以及上覆犧牲閘極結構400的縱橫比以及相鄰側壁間隔件460之間的一相對較窄的間距可造成SiGe層的錐形輪廓。
然而，如本文所揭示的，犧牲層201、202、203、204中各自的組成變化可用於抵消幾何效應或遮蔽效應，以在凹陷蝕刻之後生成具有一基本恆定寬度的犧牲層201、202、203、204。本文所使用的“基本相同”或“基本恆定”的尺寸變化小於5%，例如0、1、2、3、4或5%，包括上述任何值之間的範圍。在不同實施例中，犧牲層201、202、203、204的凹陷蝕刻期間的相對蝕刻率(R)可表現為R(200A)>R(200B)和R(200C)>R(200B)。
參考第13圖，半導體磊晶層301、302、303在其溝道區域325的外側被摻雜，以形成延伸區域331、332、333。也就是說，半導體磊晶層301、302、303在與犧牲閘極層420和底層側壁間隔件460橫向間隔的區域中被摻雜。在某些實施例中，延伸區域被均勻地摻雜。
摻雜區域可通過向一本征半導體添加摻雜原子而形成。此改變了本征半導體在熱平衡中的電子和空穴載流子濃度。一摻雜區域可為p型或n型。如本文所使用的，“p型”是指向本征半導體添加雜質，從而產生價電子的不足。對於矽，示例性的p型摻雜，即雜質，包括但不限於硼、鋁、鎵和銦。如本文所使用的，“n型”是指將自由電子添加到一本征半導體中的雜質。對於矽，示例性的n型摻雜劑，即雜質，包括但不限於銻、砷、磷。摻雜劑可採用離子注入或等離子摻雜而被引入。犧牲閘極層420下的半導體磊晶層301、302、303的部分，即溝道區域325內，可保持未摻雜。延伸區域331、332、333提供 溝道與後續形成的源/汲結之間的一導電路徑。
轉到第14圖，在形成延伸區域331、332、333之後，形成內間隔件500以重新填充由犧牲層201、202、203、204的凹陷蝕刻所生成的凹陷區域221、222、223、224。可使用一共形ALD或CVD沉積步驟以及隨後的一各向同性回蝕刻而形成內間隔件500。在各種實施例中，內間隔件500包括選擇性蝕刻矽鍺的一材料，例如，氮化矽，內間隔件500也可以包括其他蝕刻選擇性介電材料。由於內間隔件500的形成，延伸區域331、332、333的側壁表面保持暴露，但犧牲層201、202、203、204由內間隔件材料所覆蓋。
而後，參考第15圖，通過從半導體磊晶層331、332、333的暴露部分磊晶生長而在源/汲凹陷620內形成摻雜的磊晶源/汲結600。磊晶源/汲結600通過延伸區域331、332、333電性連接該結構的溝道區域內的半導體磊晶層301、302、303，但通過內間隔件500與犧牲層201、202、203、204隔離。
參考第16圖，一層間介電質700形成在源/汲結600的上方以及側壁間隔件460的暴露側壁之間。ILD層700可通過使用一CVD步驟而形成，並可包括一低介電常數材料。例如，ILD層700可以包括一氧化物例如SiO2、硼磷矽酸鹽玻璃(BPSG)、TEOS、未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、高密度等離子體(HDP)氧化物或等離子體增強TEOS(PETEOS)。
可以使用一CMP步驟來移除過溢的ILD，並平坦化該結構的一頂面。“平坦化”指的是採用至少機械力(如摩擦的介質)的一材料移除步驟，以產生一大致二維的表面。一平坦化步驟可以包括化學機械拋光(CMP)或研磨(grinding)。化學機械拋光(CMP)是利用化學反應和機械力兩者的一材料移除步驟以移除材料並平坦化一表面。從第16圖的說明性實施例中可以看出，犧牲閘極層420可以作為一CMP蝕刻停止層，以使CMP步驟移除犧牲閘極帽440。
之後，參考第17圖，使用一選擇性蝕刻步驟以移除犧牲閘極層420。在犧牲閘極層420包括非晶矽的實施例中，可使用包括例如熱氨或TMAH的一濕蝕刻化學劑，以相對於二氧化矽和氮化矽而選擇性地蝕刻並移除犧牲閘極層420。
參考第18圖，在移除犧牲閘極層420之後，犧牲SiGe層201、202、203、204的剩餘部分相對於半導體層301、302、303被選擇性的移除。在移除SiGe層期間，內間隔件500與ILD層700協作以保護可包含SiGe的源/汲結600。
參考第19圖，在暴露奈米尺寸的半導體層301,302,303(各層可以包括一基本恆定的寬度)之後，一功能閘極結構800具有閘極介電質以及閘極導體層(未單獨列示)沉積在先前由犧牲SiGe材料所佔據的空隙中，以接觸各奈米結構的多個表面。奈米尺寸的半導體層301,302 和303可形成為具有一基本恆定的寬度，即在溝道區域325內，通過提供一連續層，從底部至頂部，具有逐層減少的一整體鍺含量，除了一雙向的層間鍺梯度之外，如上所述。
本文所揭示的一半導體結構可以包括一個或多個電晶體，其中，各裝置具有一源極、汲極、溝道以及閘極。此外，應理解的是，儘管本文所揭示的各種方法涉及到示例性環閘FET結構，但這種方法並不限於一特定裝置架構，並可以與已知的或將來開發的任何其他類型的裝置或結構結合使用。
本文所描述的方法可用於，例如積體電路(IC)晶片的製造。由此產生的積體電路晶片可以由製造商設計為原始晶片形式，即，作為具有多個未封裝晶片的一單晶片，作為一裸片，或封裝形式。在後者的情況下，晶片可以安裝在一單晶片封裝件中，例如一塑膠載體，具有附接至一主機板或其他更高級別載體的引腳，或安裝在一多晶片封裝件中，例如具有表面互連或埋入互連中的一者或兩者的一陶瓷載體。在任何情況下，該晶片而後可以與其他晶片、分離電路元件和/或其他信號處理裝置集成為一中間產品的一部分(例如一主機板)或一最終產品。該最終產品可以使包括積體電路晶片的任何產品，從玩具到具有一中央處理器、一顯示器，以及一鍵盤或其他輸入裝置的先進電腦產品。
在本文所使用的單數形式的“一”，“一個”以及“該”包括複數指稱，除非上下文另有清楚的規定。因 此，例如，一“矽奈米片”的引用包括具有兩個或多個這樣的“奈米片”的示例，除非上下文另有清楚指示。
除非另有明確說明，否則並不意圖將本文所述的任何方法解釋為要求以特定循序執行其步驟。因此，在方法請求項沒有具體陳述其步驟所伴隨的順序，或沒有在申請專利範圍或說明書中特定陳述該步驟將限於特定順序的情況下，在任何方面都不打算推斷該特定順序。在任一請求項中的任何引用的單個或多個特徵或方面可以結合或置換任何其他請求項中的任何其他引用的特徵或方面。
應當瞭解，當一元件，如一層、區域或基板被稱為形成、沉積、或設置在另一元件”上”或“上方”時，其可以直接形成在另一元件上，或可能存在中間元件。相反的，當一元件被稱為“直接“”形成在另一元件“上”或“上方”時，沒有中間元件的存在。
雖然可以使用連接詞“包含”來揭示特定實施例的各種特徵、元件或步驟，當應當理解，替代實施例，包括那些可以使用“包括”或“組成”的連接詞來描述的隱含替代實施例。因此，例如，包括矽的一奈米片的隱含替代實施例，包括主要有矽組成的一奈米片的實施例，以及由矽組成的一奈米片的實施例。
對於本領域的技術人員而言，可在不偏離本發明的精神和範圍的前提下，對本發明進行各種修改和變化。由於本領域技術人員可以想到對結合了本發明的精神和實質的公開實施例的修改、組合、子組合和變化，因 此，本發明應被解釋為包括所述申請專利範圍及其均等物的範圍內的所有內容。
100‧‧‧基板
201‧‧‧犧牲層、犧牲磊晶層、矽鍺層、第一矽鍺層、犧牲閘極層、犧牲SiGe層
202‧‧‧犧牲層、犧牲磊晶層、第二磊晶矽鍺層、第二矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
203‧‧‧犧牲層、犧牲磊晶層、第三磊晶矽鍺層、第三矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
204‧‧‧犧牲層、犧牲磊晶層、第四磊晶矽鍺層、第四矽鍺層、矽鍺層、犧牲閘極層、犧牲SiGe層
301‧‧‧半導體層、半導體磊晶層、第一磊晶矽層、第一矽層、奈米矽層
302‧‧‧半導體層、半導體磊晶層、第二磊晶矽層、第二矽層、奈米矽層
303‧‧‧半導體層、半導體磊晶層、第三磊晶矽層、第三矽層、奈米矽層
390‧‧‧鰭片結構
400‧‧‧犧牲閘極結構、犧牲閘極
420‧‧‧犧牲閘極層、犧牲閘極
440‧‧‧犧牲閘極帽、犧牲閘極帽層
460‧‧‧側壁間隔件
620‧‧‧源汲凹陷
w‧‧‧寬度、閘極寬度
W2‧‧‧寬度
α‧‧‧錐形角度

Claims (18)

  1. 一種製造一半導體裝置的方法，該方法包括：形成交替的磊晶矽鍺層以及磊晶矽層的一堆疊於一半導體基板的上方，其中，各該磊晶矽鍺層的下部區域和上部區域內的一鍺含量大於該下部區域與該上部區域之間的一中間區域內的一鍺含量；形成一犧牲閘極結構於該堆疊的上方，其中，該犧牲閘極結構具有一長度以及小於該長度的一寬度；形成側壁間隔件於該犧牲閘極結構的側壁上方；以及使用該犧牲閘極結構與該側壁間隔件作為一蝕刻遮罩以蝕刻該堆疊的暴露部分，以形成一鰭片結構；其中，蝕刻該暴露部分後的該堆疊的側壁相對於垂直於該基板的一主表面的一方向傾斜一角度(α)。
  2. 如申請專利範圍第1項所述的方法，進一步包括從該側壁間隔件的下方移除該磊晶矽鍺層以形成凹陷區域。
  3. 如申請專利範圍第2項所述的方法，進一步包括形成介質內間隔件於該凹陷區域內。
  4. 如申請專利範圍第1項所述的方法，進一步包括從該側壁間隔件的下方移除該磊晶矽鍺層的部分，其中，各該矽鍺層內的該鍺含量的一分佈導致該矽鍺層的剩餘部分具有一基本恆定的寬度。
  5. 如申請專利範圍第1項所述的方法，其中，0
    Figure 107114683-A0305-02-0029-1
    α
    Figure 107114683-A0305-02-0029-2
    15°。
  6. 如申請專利範圍第1項所述的方法，其中，該磊晶矽鍺 層的一第一層直接形成於該基板上方。
  7. 如申請專利範圍第1項所述的方法，其中，交替的層的該堆疊中的一最頂層包括磊晶矽鍺。
  8. 如申請專利範圍第1項所述的方法，其中，大於該中間區域的該鍺含量的各該磊晶矽鍺層的該下部區域以及該上部區域內的該鍺含量為5至25個原子百分比。
  9. 如申請專利範圍第1項所述的方法，其中，該鍺含量在各該磊晶矽鍺層內不連續地變化。
  10. 如申請專利範圍第1項所述的方法，其中，該鍺含量在各該磊晶矽鍺層內連續地變化。
  11. 如申請專利範圍第1項所述的方法，其中，該鰭片結構具有正交於該犧牲閘極結構的該寬度所量測的6至100奈米的一第一寬度，以及平行於該犧牲閘極結構的該寬度所量測的25至65奈米的一第二寬度。
  12. 如申請專利範圍第1項所述的方法，進一步包括形成橫向鄰接該鰭片結構的磊晶源/汲區域。
  13. 如申請專利範圍第1項所述的方法，進一步包括從該鰭片結構的上方移除該犧牲閘極結構以形成一開口，並相對於該磊晶矽層移除該開口下方的該磊晶矽鍺層，其中，該磊晶矽層的暴露部分定義該裝置的溝道區域。
  14. 如申請專利範圍第13項所述的方法，其中，該溝道區域各具有一基本恆定的寬度。
  15. 一種製造一半導體裝置的方法，該方法包括：形成交替的磊晶矽鍺層以及磊晶矽層的一堆疊於 一半導體基板的上方，其中，形成各矽鍺層包括形成具有一第一鍺含量的一第一子層，形成具有小於該第一鍺含量的一第二鍺含量的一第二子層於該第一子層的上方，以及形成具有大於該第二鍺含量的一第三鍺含量的一第三子層於該第二子層的上方；形成一犧牲閘極結構於交替的層的該堆疊的上方；形成側壁間隔件於該犧牲閘極結構的側壁上方；使用該犧牲閘極結構以及該側壁作為一蝕刻遮罩以蝕刻交替的層的該堆疊，以形成一鰭片結構；以及從該側壁間隔件的下方移除該矽鍺層以形成凹陷區域，其中，該矽鍺層的剩餘部分各具有跨越該層的一基本恆定的寬度。
  16. 如申請專利範圍第15項所述的方法，其中，各磊晶矽層形成在磊晶矽鍺的一底層以及磊晶矽鍺的一上層之間。
  17. 如申請專利範圍第15項所述的方法，其中，該第一鍺含量等於該第三鍺含量。
  18. 如申請專利範圍第15項所述的方法，其中，該第一子層的一厚度等於該第三子層的一厚度。
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