TWI679646B - 記憶體裝置及其操作方法 - Google Patents

Abstract

一種具有多個記憶體塊的記憶體裝置，可以包括：多個記憶體單元，組成記憶體塊；以及兩個或更多個選擇電晶體，耦接至組成記憶體塊的多個記憶體單元，以及被配置成選擇記憶體塊，兩個或更多個選擇電晶體具有彼此不同的門檻電壓。

Description

記憶體裝置及其操作方法

本公開的各種實施例總體而言涉及一種記憶體裝置以及操作所述記憶體裝置的方法，並且更具體地，涉及一種包括選擇電晶體的記憶體裝置以及操作所述記憶體裝置的方法。

相關申請的交叉引用

本申請要求2015年9月25日向韓國智慧財產權局提交的申請號為10-2015-0136172的韓國專利申請的優先權，其全部內容通過引用合併于本文。

記憶體裝置包括：記憶體單元陣列，其儲存資料；週邊電路，其對記憶體單元陣列執行程式化操作、讀取操作以及抹除操作；以及控制電路，其控制週邊電路的操作。

記憶體單元陣列可以包括垂直記憶體單元串。記憶體單元陣列可以被再劃分為多個記憶體塊。垂直記憶體單元串可以連接在共同源極線與位元線之間。每個記憶體單元串可以包括串聯連接在共同源極線與位元線之間的源極選擇電晶體、記憶體單元以及汲極選擇電晶體。

包括在不同的記憶體單元串中的源極選擇電晶體的閘極、記憶體單元的閘極以及汲極選擇電晶體的閘極分別連接至源極選擇線、字 線以及汲極選擇線。

結果，記憶體單元陣列中具有垂直記憶體單元串的記憶體塊可以被佈置在與襯底的垂直方向上。記憶體塊可以彼此共用位元線、源極選擇線、字線以及汲極選擇線。

在實施例中，具有多個記憶體塊的記憶體裝置可以包括：多個記憶體單元，其組成記憶體塊；以及兩個或更多個選擇電晶體，其耦接至組成記憶體塊的多個記憶體單元，並且被配置成選擇記憶體塊，兩個或更多個選擇電晶體具有彼此不同的門檻電壓。

在實施例中，記憶體裝置可以包括第一記憶體塊，第一記憶體塊包括串聯耦接在第一共同源極線與位元線之間的第一源極選擇電晶體、第二源極選擇電晶體、第一記憶體單元、第一汲極選擇電晶體以及第二汲極選擇電晶體。記憶體裝置可以包括第二記憶體塊，其設置在第一記憶體塊之上，並且包括串聯耦接在第二共同源極線與位元線之間的第三源極選擇電晶體、第四源極選擇電晶體、第二記憶體單元、第三汲極選擇電晶體以及第四汲極選擇電晶體。記憶體裝置可以包括週邊電路，週邊電路配置成對第一源極選擇電晶體至第四源極選擇電晶體程式化。記憶體裝置可以包括控制電路，控制電路被配置成對第一源極選擇電晶體至第四源極選擇電晶體執行程式化操作，使得第一源極選擇電晶體至第四源極選擇電晶體具有彼此不同的門檻電壓，並且控制電路配置成控制週邊電路，使得當執行程式化操作、讀取操作或者抹除操作時，通過施加相應的電壓組合至第一源極選擇線和第二源極選擇線而使第一記憶體塊或者第二記憶體塊 電連接至第一共同源極線，其中，第一源極選擇線與第一源極選擇電晶體和第三源極選擇電晶體共同耦接，第二源極選擇線與第二源極選擇電晶體和第四源極選擇電晶體共同耦接。

在實施例中，可以提供一種操作記憶體裝置的方法。該方法可以包括對記憶體塊中的選擇電晶體程式化，其包括：施加不同的電壓至分別耦接至記憶體塊的共同源極線；以及同時對選擇電晶體之中的源極選擇電晶體程式化，其中，源極選擇電晶體包括在層疊的記憶體塊中，耦接在記憶體單元與共同源極線之間，以及耦接至相同的源極選擇線。

100‧‧‧記憶體單元陣列

200‧‧‧週邊電路

210‧‧‧電壓產生電路

220‧‧‧行解碼器

230‧‧‧列解碼器

240‧‧‧輸入/輸出(I/O)電路

1000‧‧‧記憶體系統

1100‧‧‧記憶體裝置

1200‧‧‧控制器

1210‧‧‧緩衝記憶體

1220‧‧‧中央處理單元(CPU)

1230‧‧‧靜態隨機存取記憶體(SRAM)

1240‧‧‧主機介面

1250‧‧‧錯誤校正碼(ECC)單元

1260‧‧‧記憶體介面

3000‧‧‧記憶體系統

4000‧‧‧記憶體系統

4100‧‧‧微處理器

4200‧‧‧使用者介面

4300‧‧‧電池

4400‧‧‧數據機

圖1為說明根據本公開的實施例的記憶體系統的示例的示圖。

圖2為具體說明圖1中的記憶體裝置的示例的示圖。

圖3為具體說明圖2中的記憶體單元陣列的示例的示圖。

圖4為具體說明根據本公開的實施例的記憶體塊的示例的示圖。

圖5為說明根據本公開的實施例的編碼的選擇電晶體的門檻電壓的示例的示圖。

圖6為說明根據本公開的實施例的編碼方法的示例的示圖。

圖7為說明根據本公開的實施例的編碼方法的示例的示圖。

圖8為具體說明根據本公開的實施例的記憶體塊的示例的示圖。

圖9為說明根據本公開的實施例的編碼方法的示例的示圖。

圖10為說明根據本公開的實施例的記憶體系統的示例的示圖。

圖11為說明根據本公開的實施例的包括記憶體系統的計算系統的示例的示圖。

在下文中將參照附圖更全面地描述示例實施例；然而，示例實施例可以以不同的形式來表現，並且不應當被解釋為限制于本文中所陳列的實施例。更確切地，提供這些實施例使得本公開將充分和完整，這些實施例將把示例實施例的範圍充分地傳達給本領域的技術人員。

在附圖中，為了清楚的說明，可以誇大尺寸。將理解的是，當元件被稱為“在”兩個元件“之間”時，其可以是兩個元件之間唯一元件，或者也可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。

在下文中，將參照附圖來具體地描述本公開的優選實施例。然而，本公開不限制於以下將描述的實施例，並且可以採用不同的方式來實施。本公開的實施例旨在向本發明所屬技術領域的技術人員全面地描述本發明。更確切地，這些實施例被提供為使得本公開將充分和完整，並且將把示例實施例的範圍充分地傳達給本領域的技術人員。

圖1為說明根據本公開的實施例的記憶體系統的示例的示圖。

參見圖1，記憶體系統1000包括：用於儲存資料的記憶體裝置1100和用於控制記憶體裝置1100的控制器1200。

記憶體裝置1100回應於命令CMD和位址ADD而執行諸如程式化操作、讀取操作和抹除操作的操作。記憶體裝置1100可以包括：雙數據速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙數據速率4(LPDDR4)SDRAM、圖形雙數據速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus動態隨機存取記憶體(RDRAM)或者快閃記憶體。在以下實施例中，將通過示例來描述包括與非(NAND)快閃記憶體的記憶體裝置1100。

控制器1200控制記憶體裝置1100的整體操作。控制器1200控制記憶體裝置1100的整體操作，可以回應於從記憶體系統的外部設備(例如，主機)接收的命令而傳送命令CMD、位址ADD和資料DATA以控制記憶體裝置1100以及接收來自記憶體裝置1100的資料DATA。

圖2為具體說明圖1中的記憶體裝置的示例的示圖。

參見圖2，記憶體裝置1100可以包括：記憶體單元陣列100，其儲存資料；週邊電路200，其執行諸如程式化操作、讀取操作和抹除操作的操作；以及控制電路300，其控制外部電路200的操作。

記憶體單元陣列100可以包括記憶體塊，每個記憶體塊包括儲存資料的多個記憶體單元。

週邊電路200可以包括：電壓產生電路210、列解碼器220、行解碼器230以及輸入/輸出(I/O)電路240。

電壓產生電路210可以響應於操作信號OP而產生具有各種電平的電壓。例如，電壓產生電路210可以產生：程式化電壓Vpgm、第一通過電壓Vpass1、第二通過電壓Vpass2、第三通過電壓Vpass3、導通電壓 Von、關斷電壓Voff、程式化禁止電壓Vinh等。另外，電壓產生電路210可以產生程式化操作、讀取操作和抹除操作所需的具有各種電平的電壓。

列解碼器220響應於列位址RADD，將通過電壓產生電路210產生的電壓Vpgm、Vpass1、Vpass2、Vpass3、Von、Voff和Vinh傳輸至耦接至記憶體單元陣列100中的選中記憶體塊的局部線CSL、SSL、DSL、WL或者DSSL。局部線CSL、SSL、DSL、WL和DSSL可以包括共同源極線CSL、源極選擇線SSL、汲極選擇線DSL、字線WL以及虛設源極選擇線DSSL。

行解碼器230通過位元線BL1至BLi(其中，i為自然數)耦接至記憶體單元陣列100。行解碼器230可以回應於行位址CADD而通過位元線BL1至BLi交換資料。

I/O電路240可以將從控制器(例如，圖1的控制器1200)接收的命令CMD和位址ADD傳送至控制電路300，或者與行解碼器230交換資料DATA。

控制電路300可以回應於命令CMD和位址ADD而輸出控制週邊電路200所需的操作信號OP、列位址RADD以及行位址CADD。控制電路300可以控制週邊電路200，使得包括在記憶體單元陣列中的源極選擇電晶體或者汲極選擇電晶體可以具有各種門檻電壓。例如，每個記憶體塊可以與源極選擇電晶體或者汲極選擇電晶體的門檻電壓的某種組合相對應，控制電路300可以控制週邊電路200，使得回應於某種電壓，不同編碼的選擇電晶體中的某些導通，而其餘的不同編碼的選擇電晶體截止。例如，可以回應於施加至源極電晶體的電壓的特定組合(其具有門檻電壓的特定 組合)而選擇特定記憶體塊。

圖3為具體說明圖2中的記憶體單元陣列的示例的示圖。

參見圖3，記憶體單元陣列100可以包括多個記憶體塊MB1至MBk(其中，k為自然數)。記憶體塊MB1至MBk可以被佈置在與襯底的垂直方向上(例如，z方向)。例如，第二記憶體塊MB2可以被佈置在第一記憶體塊MB1之上，第三記憶體塊MB3可以被佈置在第二記憶體塊MB2之上，以及第k記憶體塊MBk可以被佈置在第k-1記憶體塊MBk-1之上。

第一記憶體塊MB1至第k記憶體塊MBk可以彼此共用沿著第一方向(例如，x方向)延伸的多個位元線BL1至BLi，以及共用沿著第二方向(例如，y方向)延伸的第一源極選擇線SSL1、第二源極選擇線SSL2、第一字線WL1至第n字線WLn、第一汲極選擇線DSL1以及第二汲極選擇線DSL2，但是它們不彼此共用第一共同源極線CSL1至第k共同源極線CSLk。例如，第一共同源極線CSL1可以耦接至第一記憶體塊MB1，第k共同源極線CSLk可以耦接至第k記憶體塊MBk。

圖4為具體說明根據本公開的實施例的記憶體塊的示例的示圖。

參見圖4，描述包括在圖3的記憶體單元陣列100中的第一記憶體塊MB1至第四記憶體塊MB4的示例。

由於第一記憶體塊MB1至第四記憶體塊MB4可以具有類似的結構，所以以下將詳細描述第一記憶體塊MB1至第四記憶體塊MB4中的第一記憶體塊MB1。

第一記憶體塊MB1可以包括連接在位元線BL1、BL2、 BL3、…與第一共同源極線CSL1之間的多個記憶體單元串。例如，耦接在第一位元線BL1與第一共同源極線CSL1之間的記憶體單元串可以包括：第十一源極選擇電晶體SST11、第十二源極選擇電晶體SST12、第一記憶體單元F1至第n記憶體單元Fn、第十一汲極選擇電晶體DST11以及第十二汲極選擇電晶體DST12。沿著第一方向(例如，x方向)佈置的多個記憶體單元串可以包括在第一記憶體塊MB1中。第二記憶體塊MB2可以採用與第一記憶體塊MB1相同的方式來配置，以及可以在垂直方向(例如，z方向)上佈置在第一記憶體塊MB1之上。以這種方式，第一記憶體塊MB1至第四記憶體塊MB4可以佈置在襯底的垂直方向(例如，z方向)上。

第二記憶體塊MB2的第二十一源極選擇電晶體SST21可以被設置在第一記憶體塊MB1的第十一源極選擇電晶體SST11之上，第三記憶體塊MB3的第三十一源極選擇電晶體SST31可以被設置在第二十一源極選擇電晶體SST21之上，以及第四記憶體塊MB4的第四十一源極選擇電晶體SST41可以被設置在第三十一源極選擇電晶體SST31之上。分別包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31以及第四十一源極選擇電晶體SST41的閘極可以共同地耦接至第一源極選擇線SSL1。為了便於描述，與第一源極選擇線SSL1共同耦接的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31以及第四十一源極選擇電晶體SST41可以被定義為第一組GR1。

第二記憶體塊MB2的第二十二源極選擇電晶體SST22可以 被設置在第一記憶體塊MB1的第十二源極選擇電晶體SST12之上，第三記憶體塊MB3的第三十二源極選擇電晶體SST32可以被設置在第二十二源極選擇電晶體SST22之上，以及第四記憶體塊MB4的第四十二源極選擇電晶體SST42可以被設置在第三十二源極選擇電晶體SST32之上。分別包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32以及第四十二源極選擇電晶體SST42的閘極可以共同地耦接至第二源極選擇線SSL2。為了便於描述，與第二源極選擇線SSL2共同耦接的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32以及第四十二源極選擇電晶體SST42可以被定義為第二組GR2。

第二記憶體塊MB2的第二十一汲極選擇電晶體DST21可以被設置在第一記憶體塊MB1的第十一汲極選擇電晶體DST11之上，第三記憶體塊MB3的第三十一汲極選擇電晶體DST31可以被設置在第二十一汲極選擇電晶體DST21之上，以及第四記憶體塊MB4的第四十一汲極選擇電晶體DST41可以被設置在第三十一汲極選擇電晶體DST31之上。分別包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十一汲極選擇電晶體DST11、第二十一汲極選擇電晶體DST21、第三十一汲極選擇電晶體DST31以及第四十一汲極選擇電晶體DST41的閘極可以共同地耦接至第一汲極選擇線DSL1。

第二記憶體塊MB2的第二十二汲極選擇電晶體DST22可以被設置在第一記憶體塊MB1的第十二汲極選擇電晶體DST12之上，第三記 憶體塊MB3的第三十二汲極選擇電晶體DST32可以被設置在第二十二汲極選擇電晶體DST22之上，以及第四記憶體塊MB4的第四十二汲極選擇電晶體DST42可以被設置在第三十二汲極選擇電晶體DST32之上。分別包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十二汲極選擇電晶體DST12、第二十二汲極選擇電晶體DST22、第三十二汲極選擇電晶體DST32以及第四十二汲極選擇電晶體DST42的閘極可以共同地耦接至第二汲極選擇線DSL2。

為了將在層疊的第一記憶體塊MB1至第四記憶體塊MB4之間選中的記憶體塊與其餘未選中的記憶體塊區分開，第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41以及第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42被編碼成具有不同的門檻電壓。例如，包括在第一組GR1中的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41可以被不同地編碼，以及包括在第二組GR2中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42也可以被不同地編碼。例如，包括在第一組GR1中的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41中的每個可以具有彼此不同的門檻電壓，以及包括在第二組GR2中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體 SST32和第四十二源極選擇電晶體SST42可以具有彼此不同的門檻電壓。

如果包括在第一組GR1和第二組GR2中的源極選擇電晶體SST11、SST21、SST31、SST41、SST12、SST22、SST32和SST42被編碼成具有不同的門檻電壓，則包括在第一組GR1中的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41是否可以回應於施加至與第一組GR1耦接的第一源極選擇線SSL1的特定電壓而導通，可以基於每個源極選擇電晶體的門檻電壓來確定。另外，即使任意電壓被施加至與第二組GR2連接的第二源極選擇線SSL，包括在第二組GR2中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42中的一些也可以導通或截止。

類似地，第十一汲極選擇電晶體DST11、第二十一汲極選擇電晶體DST21、第三十一汲極選擇電晶體DST31和第四十一汲極選擇電晶體DST41以及第十二汲極選擇電晶體DST12、第二十二汲極選擇電晶體DST22、第三十二汲極選擇電晶體DST32和第四十二汲極選擇電晶體DST42也可以被不同地編碼。

以下將描述被編碼成具有不同的門檻電壓的源極選擇電晶體SST11、SST21、SST31、SST41、SST12、SST22、SST32和SST42。

圖5為說明根據本公開的實施例的編碼的選擇電晶體的門檻電壓的示例的示圖。

儘管圖5說明了被不同編碼的源極選擇電晶體SST11、SST21、SST31、SST41、SST12、SST22、SST32和SST42具有特定的門檻電 壓電平，但是那些門檻電壓電平不限制於此，因而源極選擇電晶體可以根據例如記憶體裝置的類型而具有不同的門檻電壓組合。

例如，如果第十一源極選擇電晶體SST11被編碼成具有-2V的門檻電壓，則第二十一源極選擇電晶體SST21可以被編碼成具有0V的門檻電壓，第三十一源極選擇電晶體SST31可以被編碼成具有2V的門檻電壓，以及第四十一源極選擇電晶體SST41可以被編碼成具有4V的門檻電壓。

分別包括在與第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41相同的記憶體塊中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42被編碼成具有與第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41不同的門檻電壓。

例如，第十二源極選擇電晶體SST12可以被編碼成具有4V的門檻電壓，第二十二源極選擇電晶體SST22可以被編碼成具有2V的門檻電壓，第三十二源極選擇電晶體SST32可以被編碼成具有0V的門檻電壓，以及第四十二源極選擇電晶體SST42可以被編碼成具有-2V的門檻電壓。

如上所述，如果源極選擇電晶體SST11、SST21、SST31、SST41、SST12、SST22、SST32和SST42被不同地編碼，則通過施加相應的電壓組合至第一源極選擇線SSL1(圖4)和第二源極選擇線SSL2，共同源極線可以變得僅電連接至選中的記憶體塊。即，包括在選中的記憶體塊中的全部的源極選擇電晶體導通，而包括在未選中的記憶體塊中的源極選擇 電晶體中的至少一個截止，因而選中的記憶體塊和未選中的記憶體塊可以彼此區分開。

參見表1，為了通過選擇第一記憶體塊MB1而將第一記憶體塊MB1電連接至第一共同源極線CLS1，比第十一源極選擇電晶體SST11的門檻電壓高的電壓(例如，-1V)被施加至第一源極選擇線SSL1，並且比第十二源極選擇電晶體SST12的門檻電壓高的電壓(例如，5V)被施加至第二源極選擇線SSL2。結果，包括在第一記憶體塊MB1中的第十一源極選擇電晶體ST11和第十二源極選擇電晶體ST12可以導通，因而第一記憶體塊MB1的通道可以電連接至第一共同源極線CSL1。

由於施加至第二源極選擇線SSL2的電壓(例如，5V)比包括在未選中的第二記憶體塊MB2中的第二十二源極選擇電晶體SST22的門檻電壓高，所以第二十二源極選擇電晶體SST22可以導通。然而，由於施加至第一源極選擇線SSL1的電壓(例如，-1V)比包括在未選中的第二記憶體塊MB2中的第二十一源極選擇電晶體SST21的門檻電壓低，所以第二 十一源極選擇電晶體SST21可以變得截止。因此，第二記憶體塊MB2的通道不連接至第二共同源極線CSL2。因此，第二記憶體塊MB2可以是未選中的記憶體塊。

如上所述，通過改變施加至第一源極選擇線SSL1和第二源極選擇線SSL2的電壓組合，以及通過使得包括在選中的記憶體塊中的全部的源極選擇電晶體導通並使得包括在未選中的記憶體塊中的源極選擇電晶體中的至少一個截止，可以選擇期望的記憶體塊，以及可以將選中的記憶體塊與未選中的記憶體塊區分開。

圖6為說明根據本公開的實施例的編碼方法的示例的示圖。

參見圖6，控制電路(例如，圖2中的控制電路300)可以控制週邊電路(例如，圖2中的週邊電路200)的操作，使得包括在第一組GR1和第二組GR2中的源極選擇電晶體被程式化如下。

通過將施加至第一共同源極線CSL1至第四共同源極線CSL4的電壓調節成不同的電壓，包括在第二組(圖4中的GR2)中的源極選擇電晶體SST12、SST22、SST32和SST42可以被同時程式化，然後包括在第一組(圖4中的GR1)中的源極選擇電晶體SST11、SST21、SST31和SST41可以被同時程式化。

更具體地，為了同時程式化包括在第二組(圖4中的GR2)中的源極選擇電晶體SST12、SST22、SST32和SST42，可以將不同的電壓施加至與第一記憶體塊MB1至第四記憶體塊MB4耦接的第一共同源極線CSL1至第四共同源極線CSL4。例如，當程式化電壓Vpgm被施加至與第二組GR2耦接的第二源極選擇線SSL2時，可以將第二通過電壓Vpass2施加 至與第一組GR1耦接的第一源極選擇線SSL2，可以將0V的電壓施加至第一共同源極線CSL2，可以將2V的電壓施加至第二共同源極線CSL2，可以將4V的電壓施加至第三共同源極線CSL3，以及可以將6V的電壓施加至第四共同源極線CSL4。即，如圖5中所示，最低的電壓被施加至第一共同源極線CSL1，最高的電壓被施加至第四共同源極線CSL4，以及共同源極線設置得越靠近第四共同源極線CSL4，共同源極線被施加的電壓越高，使得隨著源極選擇電晶體設置得越靠近第四十二源極選擇電晶體SST42以及越遠離第十二源極選擇電晶體SST12，門檻電壓可以降低。因此，由於相應的通道之間的電壓差，包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42可以被程式化為具有不同的門檻電壓。

為了同時地程式化包括在第一組(圖4中的GR1)中的源極選擇電晶體SST11、SST21、SST31和SST41，例如，將不同的電壓施加至與第一記憶體塊MB1至第四記憶體塊MB4耦接的第一共同源極線CSL1至第四共同源極線CSL4。然而，編碼以這樣的方式來執行，即，將與第二組GR2的程式化操作中的電壓相反的電壓施加至第一共同源極線CSL1至第四共同源極線CSL4。例如，當程式化電壓Vpgm被施加至與第一組GR1耦接的第一源極選擇線SSL1時，將第一通過電壓Vpass1施加至與第二組GR2連接的第二源極選擇線SSL2，將6V的電壓施加至第一共同源極線CSL1，將4V的電壓施加至第二共同源極線CSL2，將2V的電壓施加至第三共同源極線CSL3，以及將0V的電壓施加至第四共同源極線CSL4。即，如圖5中 所示，最高的電壓被施加至第一共同源極線CSL1，最低的電壓被施加至第四共同源極線CSL4，以及共同源極線設置得越靠近第四共同源極線CSL4，施加到共同源極線的電壓越低，使得隨著源極選擇電晶體設置得更靠近第四十一源極選擇電晶體SST41以及更遠離第十一源極選擇電晶體SST11，門檻電壓可以增加。當執行第一組GR1中的程式化操作時，因為第二組GR2的程式化操作已經完成，所以可以將被施加至第二源極選擇線SSL2的第一通過電壓Vpass1設定成比第二通過電壓Vpass2低的電壓。因此，由於相應的通道之間的電壓差，包括在第一記憶體塊MB1至第四記憶體塊MB4中的第十一源極選擇電晶體SST11、第二十一源極選擇電晶體SST21、第三十一源極選擇電晶體SST31和第四十一源極選擇電晶體SST41可以被程式化為具有不同的門檻電壓。

圖7為說明根據本公開的實施例的編碼方法的示例的示圖。

參見圖7，控制電路300(圖2)可以控制週邊電路200，使得在通過調節驗證電壓而分別程式化包括在第二組GR2中的源極選擇電晶體之後，分別程式化包括在第一組GR1中的源極選擇電晶體。例如，可以將程式化允許電壓(例如，0V)施加至與選中的記憶體塊耦接的選中的共同源極線Sel.CSL，以及可以將程式化禁止電壓Vinh施加至與未選中的記憶體塊耦接的未選中的共同源極線Unsel.CSL。

更具體地，當包括在第二組GR2中的第十二源極選擇電晶體(圖4的SST12)被選中時，將0V的電壓施加至第一共同源極線CSL1，以及將程式化禁止電壓Vinh施加至其餘的第二共同源極線CSL2至第四共同源極線CSL4，以降低包括第十二源極選擇電晶體SST12的第一記憶體塊 (圖4中的MB1)的通道電壓。如上所述，當電壓被施加至第一共同源極線CSL1至第四共同源極線CSL4時，通過施加程式化電壓Vpgm至第二源極選擇線SSL2以及施加第二通過電壓Vpass2至第一源極選擇線SSL，可以同時程式化包括在選中的第一記憶體塊MB1中的第十二源極選擇電晶體SST12。通過利用上述方法，可以同時編碼包括在第二記憶體塊(圖4中的MB2)中的第二十二源極選擇電晶體SST22，可以同時編碼包括在第三記憶體塊(圖4中的MB3)中的第三十二源極選擇電晶體SST32，以及可以同時編碼包括在第四記憶體塊(圖4中的MB4)中的第四十二源極選擇電晶體SST42。為了採用與圖5中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42相同的方式來執行編碼，隨著源極選擇電晶體設置得更遠離第一記憶體塊MB1以及更靠近第四記憶體塊MB4，程式化驗證電壓可以降低。在第二組GR2中的程式化操作的順序可以改變。例如，可以採用從第一記憶體塊MB1至第四記憶體塊MB4的遞增次序來執行程式化操作，或者採用從第四記憶體塊MB4至第一記憶體塊MB1的遞減次序來執行程式化操作，或者該順序可以是隨機順序。

當第二組GR2的編碼已完成時，對包括在第一組GR1中的第十一源極選擇電晶體、第二十一源極選擇電晶體、第三十一源極選擇電晶體和第四十一源極選擇電晶體(圖4中的SST11、SST21、SST31和SST41)編碼。例如，當第十一源極選擇電晶體SST11被選中時，將0V施加至第一共同源極線CSL1，以及將程式化禁止電壓Vinh施加至其餘的第二共同源極線CSL2至第四共同源極線CSL4，以降低包括第十二源極選擇電晶體SST12 的第一記憶體塊(圖4中的MB1)的通道電壓。如上所述，當電壓被施加至第一共同源極線CSL1至第四共同源極線CSL4時，通過施加程式化電壓Vpgm至第一源極選擇線SSL1以及施加第一通過電壓Vpass1至第二源極選擇線SSL2，可以同時程式化包括在選中的第一記憶體塊MB1中的第十一源極選擇電晶體SST11。當執行第一組GR1的程式化操作時，因為第二組GR2的程式化操作已經完成，所以可以將被施加至第二源極選擇線SSL2的第一通過電壓Vpass1設定成比第二通過電壓Vpass2低的電壓。通過利用上述方法，可以同時編碼包括在第二記憶體塊MB2中的第二十一源極選擇電晶體SST21，可以同時編碼包括在第三記憶體塊MB3中的第三十一源極選擇電晶體SST31，以及可以同時編碼包括在第四記憶體塊MB4中的第四十一源極選擇電晶體SST41。為了採用與圖5中的第十二源極選擇電晶體SST12、第二十二源極選擇電晶體SST22、第三十二源極選擇電晶體SST32和第四十二源極選擇電晶體SST42相同的方式來執行編碼，隨著源極選擇電晶體設置得更遠離第一記憶體塊MB1以及更靠近第四記憶體塊MB4，程式化驗證電壓可以增加。在第一組GR1中的程式化操作的順序可以改變。例如，可以採用從第一記憶體塊MB1至第四記憶體塊MB4的遞增次序來執行程式化操作，或者採用從第四記憶體塊MB4至第一記憶體塊MB1的遞減次序來執行程式化操作，或者該順序可以是隨機順序。

圖8為具體說明根據本公開的實施例的記憶體塊的示例的示圖。

參見圖8，第一記憶體塊MB1至第四記憶體塊MB4中的每個還可以包括虛設源極選擇電晶體DSST。由於第一記憶體塊MB1至第四 記憶體塊MB4的配置與上面在圖4中描述的第一記憶體塊MB1至第四記憶體塊MB4的配置類似，所以將省略其具體描述。

第一虛設源極選擇電晶體DSST1連接在第一記憶體塊MB1的第十一源極選擇電晶體SST11與第一共同源極線CSL1之間，第一虛設源極選擇電晶體DSST1的閘極連接至第一虛設源極選擇線DSSL1。第二虛設源極選擇電晶體DSST2連接在第二記憶體塊MB2的第二十一源極選擇電晶體SST21與第二共同源極線CSL2之間，第二虛設源極選擇電晶體DSST2的閘極連接至第二虛設源極選擇線DSSL2。第三虛設源極選擇電晶體DSST3連接在第三記憶體塊MB3的第三十一源極選擇電晶體SST31與第三共同源極線CSL3之間，第三虛設源極選擇電晶體DSST3的閘極連接至第三虛設源極選擇線DSSL3。第四虛設源極選擇電晶體DSST4連接在第四記憶體塊MB4的第四十一源極選擇電晶體SST41與第四共同源極線CSL4之間，第四虛設源極選擇電晶體DSST4的閘極連接至第四虛設源極選擇線DSSL4。

當執行對第十一源極選擇電晶體SST11至第四十一源極選擇電晶體SST41和第十二源極選擇電晶體SST12至第四十二源極選擇電晶體SST42進行編碼的操作時，第一虛設源極選擇電晶體DSST1至第四虛設源極選擇電晶體DSST4可以用於通道升壓，增加未選中的記憶體塊的通道電壓需要通道升壓。以下將描述其具體的操作方法。

圖9為說明根據本公開的實施例的編碼方法的示例的示圖。

參見圖9，第十一汲極選擇電晶體DST11至第四十一汲極選擇電晶體DST41被編碼，以及第十二汲極選擇電晶體DST12至第四十二汲極選擇電晶體DST42被編碼。利用以上參照圖6或圖7描述的方法，可以 執行對第十一汲極選擇電晶體DST11至第四十一汲極選擇電晶體DST41以及第十二汲極選擇電晶體DST12至第四十二汲極選擇電晶體DST42編碼的方法。然後，對分別包括在第一組GR1和第二組GR2中的源極選擇電晶體編碼。在圖9中，圖示了在包括在選中的記憶體塊Sel.MB的源極選擇電晶體被編碼時施加至相應線的電壓。

更具體地，當將對選中的記憶體塊Sel.MB的第一組GR1編碼的操作作為示例給出時，可以將供應電壓VDD施加至與選中的記憶體塊Sel.MB和未選中的記憶體塊Unsel.MB耦接的共同源極線CSL，以及可以將截止電壓Voff施加至虛設源極選擇線DSSL。因此，第一虛設源極選擇電晶體DSST1至第四虛設源極選擇電晶體DSST4可以截止，然後選中的記憶體塊Sel.MB的通道和未選中的記憶體塊Unsel.MB的通道可以與共同源極線CSL隔離。

為了降低選中的記憶體塊(Sel.MB)的通道電壓，可以將程式化允許電壓(例如，0V)施加至位元線BL，以及可以將第三通過電壓Vpass3施加至字線WL。可以將第三通過電壓Vpass3設定成正電壓。

此後，可以調節施加至汲極選擇線的電壓Von和Voff，使得包括在未選中的記憶體塊Unsel.MB中的汲極選擇電晶體可以截止，以及包括在選中的記憶體塊Sel.MB中的汲極選擇電晶體導通。實際上，由於汲極選擇線DSL共同地連接至選中的記憶體塊Sel.MB和未選中的記憶體塊Unsel.MB，所以相同的汲極選擇線電壓可以被施加至記憶體塊。然而，即使相同的電壓被施加至編碼的汲極選擇電晶體，編碼的汲極選擇電晶體也可以因不同的門檻電壓而導通或截止。

由於位元線BL被放電至0V，所以包括在選中的記憶體塊Sel.MB中的汲極選擇電晶體導通，以及選中的記憶體塊Sel.MB的通道的電壓電平被降低至0V。然後，通過施加程式化電壓至第一源極選擇線SSL1，以及施加第一通過電壓Vpass1至第二源極選擇線SSL2，可以程式化包括在第一組GR1中的源極選擇電晶體。當第一組GR1的編碼完成時，執行對第二組GR2編碼的操作。可以利用以上參照圖6或圖7描述的方法來執行對第一組GR1和第二組GR2編碼的操作。

當對包括在選中的記憶體塊Sel.MB的第一組GR1和第二組GR2編碼的操作完成時，在隨後將執行的對記憶體單元程式化的操作中，通過施加供應電壓VDD至位元線BL，可以在未選中的記憶體塊Unsel.MB中引起通道升壓。

圖10為說明根據本公開的實施例的記憶體系統的示例的示圖。

參見圖10，記憶體系統3000可以包括用於儲存資料的記憶體裝置1100和用於控制記憶體裝置1100的控制器1200。另外，控制器1200可以控制主機2000與記憶體裝置1100之間的通信。控制器1200可以包括：緩衝記憶體1210、中央處理單元(CPU)1220、靜態隨機存取記憶體(SRAM)1230、主機介面1240、錯誤校正碼(ECC)單元1250以及記憶體介面1260。

當控制器1200控制記憶體裝置1100時，緩衝記憶體1210暫時地儲存資料。CPU 1220可以執行用於控制器1200中的資料交換的控制操作。SRAM 1230可以用作CPU 1220的工作記憶體。主機介面1240可以具有用於連接至記憶體系統3000的主機2000的資料交換協定。ECC單元 1250為錯誤校正單元，其可以檢測並校正包含在從記憶體裝置1100讀取的資料中的錯誤。記憶體介面1260可以與記憶體裝置1100介面。儘管在圖10中未示出，但是記憶體系統3000還可以包括用於儲存用於與主機2000介面的編碼資料的唯讀記憶體(ROM)。

可以利用根據本發明的實施例的記憶體系統3000的主機2000可以包括：電腦、超級移動PC(UMPC)、工作站、小筆電、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位照相機、數位錄音機、數位音訊播放機、數位畫面記錄器、數位畫面播放機、無線地傳輸和接收資訊的裝置、以及組成家用網路的各種設備。

圖11為說明根據本公開的實施例的包括記憶體系統的計算系統的示例的示圖。

參見圖11，根據本公開的實施例的記憶體系統4000可以包括電連接至匯流排的記憶體裝置1110、控制器1200、微處理器4100、使用者介面4200以及數據機4400。另外，當根據本公開的實施例的記憶體系統4000為移動設備時，還可以包括用於供應記憶體系統4000的操作電壓的電池4300。儘管在附圖中未示出，但是根據本公開的記憶體系統4000還可以包括：應用晶片組、相機影像處理器(CIS)、移動DRAM等等。控制器1200和記憶體裝置1110可以組成固態驅動器/盤(SSD)。

根據本公開的實施例的記憶體系統4000可以利用各種類型的封裝來製作。例如，根據本公開的實施例的記憶體系統4000可以利用如下的封裝來製作，諸如層疊封裝(PoP)、球格陣列(BGA)、晶片級封裝 (CSP)、塑料引線晶片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫組件式晶粒(die in waffle pack)、晶圓形式晶粒(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)以及晶圓級處理層疊封裝(WSP)。

本公開的各種實施例可以提高記憶體裝置的讀取操作的可靠性，也可以提高包括記憶體裝置的記憶體系統的可靠性。

本文公開了示例實施例，儘管使用了特定的用語，但是這些用語被使用並將僅以一般性和描述性的意義來解釋，並非用於進行限制。在某些情況下，所屬技術領域中具有通常知識者將清楚的是，自本申請提交之日起，除非特別指出，否則結合特定實施例描述的特徵、特性和/或元素可以單獨使用或者與結合其他實施例描述的特徵、特性和/或元素組合使用。因此，所屬技術領域中具有通常知識者將理解的是，在不脫離所附申請專利範圍闡述的本發明的精神和範疇的情況下，可以在形式和細節上進行各種改變。

Claims (20)

1. 一種具有多個記憶體塊的記憶體裝置，包括：多個記憶體塊，每個記憶體塊包含多個記憶體單元和選擇電晶體，其中所述多個記憶體塊從基板在垂直方向上堆疊，其中被包含在不同的記憶體塊中的所述選擇電晶體具有彼此不同的門檻電壓。
2. 根據申請專利範圍第1項所述的記憶體裝置，其中，每個記憶體塊中的所述選擇電晶體被程式化以具有不同的門檻電壓。
3. 根據申請專利範圍第2項所述的記憶體裝置，其中，每個記憶體塊被選擇以回應於被施加至所述選擇電晶體的預定的電壓組合。
4. 根據申請專利範圍第3項所述的記憶體裝置，其中，當所述選擇電晶體被導通以回應於所述不同的門檻電壓。
5. 根據申請專利範圍第4項所述的記憶體裝置，其中，所述選擇電晶體包含源極選擇電晶體，所述源極選擇電晶體被耦接在所述多個記憶體單元和共同源極線之間。
6. 一種記憶體裝置，包括：第一記憶體塊，包含串聯耦接在第一共同源極線與位元線之間的第一源極選擇電晶體、第二源極選擇電晶體、第一記憶體單元、第一汲極選擇電晶體以及第二汲極選擇電晶體；第二記憶體塊，設置在第一記憶體塊之上，並且包含串聯耦接在第二共同源極線與位元線之間的第三源極選擇電晶體、第四源極選擇電晶體、第二記憶體單元、第三汲極選擇電晶體以及第四汲極選擇電晶體；週邊電路，被配置成以程式化第一源極選擇電晶體至第四源極選擇電晶體；以及控制電路，被配置成：在第一源極選擇電晶體至第四源極選擇電晶體上執行程式化操作，使得第一源極選擇電晶體至第四源極選擇電晶體具有彼此不同的門檻電壓；以及控制週邊電路使得當程式化操作、讀取操作或抹除操作被執行時，通過施加相應的電壓組合至第一源極選擇線和第二源極選擇線而使第一記憶體塊或第二記憶體塊電連接至第一共同源極線，其中，第一源極選擇線與第一源極選擇電晶體和第三源極選擇電晶體共同耦接，第二源極選擇線與第二源極選擇電晶體和第四源極選擇電晶體共同耦接。
7. 根據申請專利範圍第6項所述的記憶體裝置，其中，控制電路控制週邊電路，使得第二源極選擇電晶體和第四源極選擇電晶體被同時程式化，以及第一源極選擇電晶體和第三源極選擇電晶體被同時程式化。
8. 根據申請專利範圍第7項所述的記憶體裝置，其中，控制電路控制週邊電路，使得：不同的電壓被施加至第一共同源極線和第二共同源極線；以及程式化電壓被施加至從第一源極選擇線和第二源極選擇線中選擇的源極選擇線，以及通過電壓被施加至未選中的源極選擇線。
9. 根據申請專利範圍第6項所述的記憶體裝置，其中，控制電路控制週邊電路，使得第一源極選擇電晶體至第四源極選擇電晶體被分別程式化。
10. 根據申請專利範圍第9項所述的記憶體裝置，其中，控制電路控制週邊電路，使得：程式化允許電壓被施加至從第一共同源極線和第二共同源極線中選擇的共同源極線，以及程式化禁止電壓被施加至未選中的共同源極線；以及程式化電壓被施加至從第一源極選擇線和第二源極選擇線中選擇的源極選擇線，以及通過電壓被施加至未選中的源極選擇線。
11. 根據申請專利範圍第6項所述的記憶體裝置，還包括：第一虛設源極選擇電晶體，耦接在第一共同源極線與第一源極選擇電晶體之間；以及第二虛設源極選擇電晶體，耦接在第二共同源極線與第三源極選擇電晶體之間。
12. 根據申請專利範圍第11項所述的記憶體裝置，其中，第一虛設源極選擇電晶體和第二虛設源極選擇電晶體具有共同耦接至虛設源極選擇線的閘極。
13. 根據申請專利範圍第12項所述的記憶體裝置，其中，控制電路控制週邊電路，使得：第一汲極選擇電晶體至第四汲極選擇電晶體被程式化，並且具有不同的門檻電壓；從第一記憶體塊和第二記憶體塊中選擇的記憶體塊的通道電壓降低；以及在第一源極選擇電晶體至第四源極選擇電晶體之間選擇的源極選擇電晶體被程式化。
14. 根據申請專利範圍第13項所述的記憶體裝置，其中，當從第一記憶體塊和第二記憶體塊中選擇的記憶體塊的通道電壓降低時，控制電路控制週邊電路，使得：位元線被放電；要施加至第一汲極選擇線和第二汲極選擇線的電壓被調節，使得被放電的位元線電連接至選中的記憶體塊的通道，其中，第一汲極選擇線與第一汲極選擇電晶體和第三汲極選擇電晶體共同耦接，第二汲極選擇線與第二汲極選擇電晶體和第四汲極選擇電晶體共同耦接；截止電壓被施加至虛設源極選擇線；以及未選中的記憶體塊與位元線隔離。
15. 根據申請專利範圍第14項所述的記憶體裝置，其中，當在第一源極選擇電晶體至第四源極選擇電晶體之間選擇的源極選擇電晶體被程式化時，控制電路控制週邊電路，使得程式化電壓被施加至從第一源極選擇線和第二源極選擇線中選擇的源極選擇線，以及通過電壓被施加至未選中的源極選擇線。
16. 一種操作記憶體裝置的方法，所述方法對記憶體塊的選擇電晶體程式化，包括：施加不同的電壓至與記憶體塊分別耦接的共同源極線；以及對選擇電晶體之中的源極選擇電晶體同時程式化，其中，源極選擇電晶體包含在層疊的記憶體塊中、耦接在記憶體單元與共同源極線之間、以及耦接至相同的源極選擇線。
17. 根據申請專利範圍第16項所述的方法，其中，施加至共同源極線的不同電壓被設定為使得：第一電壓被施加至共同源極線之中的耦接至包含要被程式化為具有第一門檻電壓的源極選擇電晶體的記憶體塊的共同源極線；以及第二電壓被施加至共同源極線之中的耦接至包含要被程式化為具有第二門檻電壓的源極選擇電晶體的記憶體塊的共同源極線，其中，第二電壓比第一電壓高，第二門檻電壓比第一門檻電壓低。
18. 根據申請專利範圍第16項所述的方法，還包括：在對源極選擇電晶體程式化之前，對耦接在記憶體單元與位元線之間的汲極選擇電晶體程式化。
19. 根據申請專利範圍第18項所述的方法，還包括：在對源極選擇電晶體程式化之前以及在對汲極選擇電晶體程式化之後，降低從記憶體塊中選擇的記憶體塊的通道電壓。
20. 根據申請專利範圍第19項所述的方法，其中，通過以下步驟來執行降低選中的記憶體塊的通道電壓：對位元線放電；將選中的記憶體塊與耦接至選中的記憶體塊的共同源極線隔離；以及將包含在選中的記憶體塊中的汲極選擇電晶體導通。