TWI675450B - 半導體元件與其製作方法 - Google Patents

半導體元件與其製作方法 Download PDF

Info

Publication number
TWI675450B
TWI675450B TW107117794A TW107117794A TWI675450B TW I675450 B TWI675450 B TW I675450B TW 107117794 A TW107117794 A TW 107117794A TW 107117794 A TW107117794 A TW 107117794A TW I675450 B TWI675450 B TW I675450B
Authority
TW
Taiwan
Prior art keywords
dielectric
metal gate
gate stack
transistor
constant metal
Prior art date
Application number
TW107117794A
Other languages
English (en)
Other versions
TW201937695A (zh
Inventor
溫明璋
張長昀
林獻欽
吳伯峰
林亞秀
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201937695A publication Critical patent/TW201937695A/zh
Application granted granted Critical
Publication of TWI675450B publication Critical patent/TWI675450B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導體元件包括第一電晶體及第二電晶體，每個電晶體都具有設置在電晶體之相應通道區域上方的高介電常數金屬閘極。半導體元件還包括與相應高介電常數金屬閘極之一端實體接觸的第一介電特徵及第二介電特徵。第一電晶體及第二電晶體具有相同的導電類型。此兩個高介電常數金屬閘極具有相同數量的材料層。第一電晶體之閾電壓不同於第二電晶體之閾電壓，並且以下項之至少一者為正確的：此兩個高介電常數金屬閘極具有不同寬度，此第一介電特徵及第二介電特徵距此兩個電晶體之相應通道區域的距離不同，第一介電特徵與第二介電特徵具有不同尺寸。

Description

半導體元件與其製作方法
本揭露是關於一種半導體元件與其製作方法。
半導體積體電路(integrated circuit；IC)行業已經經歷了指數增長。IC材料及設計之技術進步已經生產了數代IC，其中每一代都具有比上一代更小及更複雜的電路。在IC進化的過程中，幾何尺寸(亦即，使用製造製程可製造之最小部件(或線路))縮小的同時，功能密度(亦即，單位晶片面積之互連元件的數目)一般已經增加。此種按比例縮小製程大體藉由提高生產效率及降低關聯成本而提供益處。此種按比例縮小亦已經增加了處理及製造IC之複雜性。
例如，為了減少閘極漏電流、多晶矽閘極耗盡以及與連續按比例縮小關聯之其他問題，已經實施了高介電常數金屬閘極。電晶體閾電壓(threshold voltage，Vt)調諧通常依賴於在高介電常數金屬閘極中堆疊各種金屬層以及隨後圖案化此些金屬層以實現不同閾電壓。在此種方法之情況下，可用閾電壓之數目受可以可靠地沉積及圖案化之金屬層數目的限制。隨著此種按比例縮小持續進行，此種閾電壓調諧方法已經 變得更難以實施，並且典型CMOS(complementary metal-oxide semiconductor；互補金屬氧化物半導體)製程可僅為電路設計師提供四至六個不同閾電壓。如何在現在愈來愈小之元件中提供更可調諧的閾電壓仍然是個挑戰。
本揭露關於一種半導體元件。半導體元件包括第一電晶體，此第一電晶體包括設置在第一通道區域上方之第一高介電常數金屬閘極，此第一高介電常數金屬閘極具有第一寬度，第一電晶體具有第一閾電壓。半導體元件亦包括與第一高介電常數金屬閘極實體接觸之第一介電特徵，從而界定沿第一高介電常數金屬閘極之縱向方向自第一通道區域至第一介電特徵的第一距離，此第一介電特徵具有沿第一高介電常數金屬閘極之縱向方向的第一尺寸。半導體元件亦包括第二電晶體，此第二電晶體包括設置在第二通道區域上方之第二高介電常數金屬閘極，此第二高介電常數金屬閘極具有第二寬度，第二電晶體具有第二閾電壓。半導體元件亦包括與第二高介電常數金屬閘極實體接觸之第二介電特徵，從而界定沿第二高介電常數金屬閘極之縱向方向自第二通道區域至第二介電特徵的第二距離，此第二介電特徵具有沿第二高介電常數金屬閘極之縱向方向的第二尺寸。第一電晶體及第二電晶體具有相同的導電類型。第一高介電常數金屬閘極及第二高介電常數金屬閘極具有相同數量的材料層。第一閾電壓不同於第二閾電壓，並且以 下項之至少一者為正確的：第一寬度不同於第二寬度，第一距離不同於第二距離，並且第一尺寸不同於第二尺寸。
本揭露係關於一種方法。此方法包括提供工件，此工件包括：基板、在基板上方之半導體鰭狀物、接合半導體鰭狀物以分別界定第一電晶體及第二電晶體之第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，並且第一介電層分隔半導體鰭狀物及分隔第一高介電常數金屬閘極堆疊與第二高介電常數金屬閘極堆疊，其中第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊具有相同數量的材料層。此方法亦包括蝕刻第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，在工件中產生第一溝槽及第二溝槽，其中第一溝槽具有沿第一高介電常數金屬閘極堆疊之縱向方向的第一尺寸，並且與第一電晶體之通道相距第一距離，其中第二溝槽具有沿第二高介電常數金屬閘極堆疊之縱向方向的第二尺寸，並且與第二電晶體之通道相距第二距離。此方法亦包括使用一或多種介電材料填充第一溝槽及第二溝槽，其中第一尺寸經配置以不同於第二尺寸或者第一距離經配置以不同於第二距離，使得第一電晶體及第二電晶體具備不同之閾電壓。
本揭露關於一種方法。此方法包括提供工件，此工件包括：基板、在基板上方之半導體鰭狀物、接合半導體鰭狀物並且沿第一方向縱向取向之第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，其中第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊具有相同數量的材 料層並且具有大體上相同的寬度。此方法亦包括在工件上方形成經圖案化的硬遮罩，此經圖案化的硬遮罩提供分別在第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊正上方之第一開口及第二開口，其中第一開口具有沿第一方向之第一尺寸並且沿第一方向與半導體鰭狀物相距第一距離，其中第二開口具有沿第一方向之第二尺寸並且沿第一方向與半導體鰭狀物相距第二距離，並且其中第一尺寸與第二尺寸不同或者第一距離與第二距離不同。此方法亦包括使用包含氧、氯或氟元素之蝕刻劑穿過經圖案化的硬遮罩蝕刻第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，在工件中產生溝槽；以及使用一種或多種介電材料填充溝槽。
100‧‧‧半導體元件
102‧‧‧基板
104‧‧‧鰭狀物
104C‧‧‧通道區域
106‧‧‧隔離結構
108‧‧‧高介電常數介電層
110‧‧‧閘電極層
110d‧‧‧閘電極
112‧‧‧閘極堆疊
112a‧‧‧閘極堆疊
112b‧‧‧閘極堆疊
112c‧‧‧閘極堆疊
112d‧‧‧閘極堆疊
112e‧‧‧閘極堆疊
112f‧‧‧閘極堆疊
113‧‧‧開口/溝槽
114‧‧‧介電層
114a‧‧‧介電特徵
114b‧‧‧介電特徵
114c‧‧‧介電特徵
116‧‧‧介電層
160‧‧‧閘極間隔物
162‧‧‧源極/汲極特徵
164‧‧‧接觸蝕刻停止層
166‧‧‧層間絕緣層
168‧‧‧保護介電層
170‧‧‧硬遮罩層
200‧‧‧方法
202‧‧‧操作
204‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
220‧‧‧操作
222‧‧‧操作
300‧‧‧方法
302‧‧‧操作
304‧‧‧操作
306‧‧‧操作
308‧‧‧操作
Tr1‧‧‧FinFET電晶體
Tr2‧‧‧FinFET電晶體
Tr3‧‧‧FinFET電晶體
Tr4‧‧‧FinFET電晶體
Tr5‧‧‧FinFET電晶體
Tr6‧‧‧FinFET電晶體
W1、W2‧‧‧寬度
D1、D2、D3‧‧‧尺寸
P1、P2、P3‧‧‧距離
X、Y‧‧‧方向
B-B、C-C‧‧‧線
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭露。應強調，根據工業標準事務，各種特徵未按比例繪製並且僅用作說明目的。事實上，各特徵之尺寸可為論述清楚而任意地增加或縮小。
第1A圖繪示根據本揭露之態樣之使用切割金屬閘極製程的半導體元件的俯視圖。
第1B圖繪示根據一實施例之第1A圖中的半導體元件的橫截面視圖。
第2A圖繪示根據本揭露之態樣之用於形成在第1A圖至第1B圖中繪示的半導體元件的方法的流程圖。
第2B圖繪示根據本揭露之態樣之第2A圖中的方法之一些操作的流程圖。
第3圖、第4圖、第5圖、第6圖及第7圖繪示根據一實施例之在根據第2A圖之方法的製造製程期間的半導體元件的橫截面視圖。
第8圖繪示根據本揭露之態樣之用於使用切割金屬閘極製程提供具有多個閾電壓之電晶體的方法的流程圖。
以下揭示內容提供許多不同實施例或範例，以便實施所提供標的不同特徵。下文描述部件及佈置之特定範例以簡化本揭露。當然，此等範例僅為範例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸之實施例。另外，本揭露在各範例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施例及/或配置之間之關係。
另外，空間相對術語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所繪示一個元件或特徵與另一(些)元件或(多個)特徵之關係。除圖形中描繪之取向外，空間相對術語意欲涵蓋元件在使用或操作中之不同的取向。裝置可以其他方式取 向(旋轉90度或在其他的取向)並且在此使用之空間相對描述詞可因此相應地解釋。此外，當用「約」、「近似」等描述數字或數字範圍時，術語意欲包含在包括所描述數字的合理範圍內的數字，諸如在所述數字及本領域技藝人士所理解的其他值之+/-10%內。例如，術語「約5nm」涵在自4.5nm至5.5nm之範圍內的尺寸。
本揭露大體係關於半導體元件及製造方法，並且更特定言之係關於使用切割金屬閘極製程製造FinFET元件。切割金屬閘極製程指一種製造製程，在此製造製程中在金屬閘極(例如，高介電常數金屬閘極或HK MG(high-k metal gates；高介電常數金屬閘極))替代虛設閘極堆疊(例如，多晶矽閘極)之後，金屬閘極藉由一或多個蝕刻製程切割以將它們之每個分割成多個部分。每個部分充當個別FinFET電晶體的金屬閘極。本揭露之發明人已經發現藉由正確地設計切割金屬閘極製程，可以調諧所得電晶體之閾電壓，此外，亦可使用不同金屬層調諧閾電壓。此有利地增加了電路設計師的閾電壓選擇之數目，從而使得能夠實施更多種電路。舉例而言，根據本揭露之切割金屬閘極製程可產生具有不同閾電壓之相鄰電晶體，考慮到現有方法之電晶體間距以及對不同金屬圖案化的需要，此可能難以使用現有方法實施。
第1A圖繪示半導體元件100之俯視圖。第1B圖繪示半導體元件100沿第1A圖之B-B線截取的橫截面視圖。一起參看第1A圖及第1B圖，半導體元件100包括基板102、自基板102中突出之複數個鰭狀物104(繪示一個)、在基板102上方 且在鰭狀物104之間的隔離結構106、及設置在鰭狀物104及隔離結構106上方之複數個閘極堆疊(或閘極結構)112(包括112a、112b、112c、112d、112e及112f)。每個閘極堆疊112包括高介電常數介電層108及閘電極層110。高介電常數介電層108設置在鰭狀物104之通道區域104C的側壁上方，並且閘電極層110設置在此高介電常數介電層108上方。閘電極層110包括一或多個金屬材料層。因此，每個閘極堆疊112亦被稱為高介電常數金屬閘極(HK MG)112。閘極堆疊112可另外包括在高介電常數介電層108下方的介面層(未繪示)。此介面層可以包括諸如二氧化矽(SiO2)或氮氧化矽(SiON)之介電材料，並且可藉由化學氧化、加熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他適宜方法形成。閘電極層110可以包括覆蓋層、阻障層、功函數金屬層、金屬填充層及/或其他適宜層。半導體元件100另外包括介電層114，此介電層包括介電特徵114a、介電特徵114b及介電特徵114c。元件100另外包括設置在閘極堆疊112及介電層114上方之一或多個介電層116。元件100另外包括設置在鰭狀物104上方之源極/汲極特徵(在第1A圖中未繪示，但稍後在第3圖中描述)。
從俯視圖(第1A圖)看出，鰭狀物104沿X方向縱向佈置，並且閘極堆疊112沿大體垂直於X方向之Y方向縱向佈置。閘極堆疊112大體彼此平行。閘極堆疊112可沿X方向具有相同寬度或不同寬度。在第1A圖中繪示之範例中，閘極堆疊112a之寬度W1大於閘極堆疊112b之寬度W2，而閘極堆疊 112b至112f具有相同寬度W2。介電特徵114a至114c沿X方向縱向佈置並且將每片閘極堆疊112分割成多個部分。閘極堆疊112之每個部分接合鰭狀物104之相應通道區域(第1B圖中之通道區域104C)以形成個別FinFET電晶體。在第1A圖中繪示之範例中，在閘極堆疊112與鰭狀物104之交叉處具有六個個別FinFET電晶體，亦即FinFET電晶體Tr1、FinFET電晶體Tr2、FinFET電晶體Tr3、FinFET電晶體Tr4、FinFET電晶體Tr5及FinFET電晶體Tr6。
在本實施例中，介電特徵114a至114c與鰭狀物104之間的距離(或間距)為沿閘極堆疊112之縱向方向(本實施例中之Y方向)自鰭狀物104之一個邊緣至介電特徵114a至114c之最近邊緣截取。或者，此距離亦可沿各別閘極堆疊112之縱向方向自鰭狀物104之中心線至介電特徵114a至114c之中心線截取。在第1A圖中繪示之實施例中，介電特徵114a設置在距鰭狀物104距離P1處，介電特徵114b設置在距鰭狀物104距離P2處，並且介電特徵114c設置在距離鰭狀物104距離P3處。距離P1、距離P2及距離P3在各種實施例中可以相同或不同。在第1A圖中繪示之範例中，P3等於P1且小於P2。另外，沿Y方向，介電特徵114a具有尺寸D1，介電特徵114b具有尺寸D2，以及介電特徵114a具有尺寸D3。尺寸D1、尺寸D2及尺寸D3在各種實施例中可以相同或不同。在第1A圖中繪示之範例中，D1等於D2且小於D3。
在本發明的實施例中，可例如藉由在距離鰭狀物104不同距離處置放介電特徵114a至114c，及/或藉由將介電 特徵114a至114c形成為沿Y方向具有不同尺寸，而將六個電晶體Tr1至Tr6調諧成具有不同閾電壓。此態樣將在下文進一步描述。
應注意，第1A圖中繪示之半導體元件100僅為範例。在各種範例中，半導體元件100可包括任意數目之鰭狀物104、任意數目之閘極堆疊112及任意數目之介電特徵114。另外，介電特徵114與鰭狀物104之間的距離、介電特徵114之尺寸、閘極堆疊112之寬度、及閘電極110之組成物可經設計及調節以實現不同電路效能，諸如為相應電晶體提供適宜的閾電壓。此外，即使使用FinFET作為範例進行描述，但本揭露之發明構思可同樣應用於平面電晶體以及其他多閘極電晶體。
半導體元件100之部件在下文進一步描述。在本實施例中基板102為矽基板(例如，矽晶圓)。或者，基板102可包含另一元素半導體，諸如鍺；包括碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻化銦之化合物半導體；包括矽鍺、磷砷化鎵、磷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及鎵銦砷磷；或上述各者之組合。在實施例中，基板102可包括銦錫氧化物(indium tin oxide；ITO)玻璃，包括絕緣體上矽(silicon on insulator；SOI)基板，經應變及/或壓迫以增強效能，包括磊晶區、摻雜區，及/或包括其他適宜特徵及層。
鰭狀物104可包括一或多個半導體材料(諸如矽或矽鍺)層。在一個實施例中，鰭狀物104包括彼此交替堆疊之多個半導體材料層，例如，具有交替堆疊之多個矽層及多個矽鍺層。鰭狀物104可藉由任何適宜方法圖案化。例如，鰭狀 物104可以使用包括雙重圖案化或多重圖案化製程之一或多個光微影製程來圖案化。通常，雙重圖案化或多重圖案化製程結合光微影及自對準製程，從而允許圖案被產生為具有例如小於以其他方式使用單個、直接的光微影製程獲得的間距。例如，在一個實施例中，犧牲層形成於基板上方並且使用光微影製程圖案化。間隔物使用自對準製程沿圖案化之犧牲層形成。隨後移除犧牲層，並且剩餘間隔物或心軸隨後可用作圖案化鰭狀物104之掩蔽元件。例如，掩蔽元件可用於在基板102上方或基板102中之半導體層中蝕刻凹槽，從而在基板102上留下鰭狀物104。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching； RIE)及/或其他適宜製程。例如，乾蝕刻製程可使用含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體，其他適宜氣體及/或電漿，及/或上述各者之組合。例如，濕蝕刻製程可包括在稀釋之氫氟酸(diluted hydrofluoric acid；DHF)中；氫氧化鉀(KOH)溶液；氨水；包含氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)之溶液中；或其他適宜濕蝕刻劑中蝕刻。用於形成鰭狀物104之方法的眾多其他實施例可為適合的。
隔離結構106可包括氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數介電材料及/或其他適宜絕緣材料。在一個實施例中，隔離結構106藉由 在基板102中或基板102上方蝕刻溝槽(例如，作為形成鰭狀物104之製程的部分)、使用絕緣材料裝填溝槽以及對絕緣材料執行化學機械平坦化(chemical mechanical planarization；CMP)製程及/或回蝕製程，從而留下剩餘絕緣材料作為隔離結構106而形成。其他種類之隔離結構亦可為適宜的，諸如場氧化物及矽之局部氧化(LOCal Oxidation of Silicon；LOCOS)。隔離結構106可以包括多層結構，例如具有在基板102及鰭狀物104之表面上的一或多個襯墊層及在此一或多個襯墊層上方之主隔離層。
高介電常數介電層108可以包括一或多種高介電常數介電材料(或一或多個高介電常數介電材料層)，諸如氧化矽鉿(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)或上述各者之組合。高介電常數介電層108可使用CVD、物理氣相沉積(physical vapor deposition；PVD)、ALD及/或其他適宜方法沉積。
閘電極層110包括一或多個金屬層，諸如功函數金屬層、導電阻障層及金屬填充層。根據元件之類型(PFET或NFET)，功函數金屬層可為p型或n型功函數層。p型功函數層包含但不限於從由以下項組成之群組中選出的金屬：氮化鋁鈦(TiAlN)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或上述各者之組合。n型功函數層包含但不限於從由以下各者組成之群組中選出的金屬：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、氮化鋁鈦 (TiAlN)、氮化矽鈦(TiSiN)或上述各者之組合。金屬填充層可以包含鋁(Al)、鎢(W)、鈷(Co)及/或其他適宜材料。閘電極層110可使用諸如CVD、PVD、鍍敷及/或其他適宜製程之方法沉積。閘極堆疊112可藉由包括先閘極製程及后閘極製程之任何適宜製程而形成。在先閘極製程中，各材料層經沉積及圖案化以在形成電晶體源極/汲極特徵之前變成閘極堆疊112。在后閘極製程(亦稱為閘極置換製程)中，首先形成臨時的閘極堆疊。隨後，在形成電晶體源極/汲極特徵之後，移除臨時閘極堆疊並用成閘極堆疊112替代。
在本發明的實施例中，在沉積閘極堆疊112之後，它們藉由一或多個蝕刻製程蝕刻以在半導體元件100中形成溝槽(例如，將稍後描述的第2A圖之操作206)。隨後使用介電層114填充溝槽(例如，將稍後描述的第2A圖之操作208)。在另一實施例中，一種或多種蝕刻製程使用包含氧、氯或氟元素之蝕刻劑。例如，蝕刻劑可具有Cl2、O2、含碳及氟氣體、含溴及氟氣體、及含碳、氫及氟氣體之氣體混合物。在一個特別範例中，蝕刻劑包括Cl2、O2、CF4、BCl3及CHF3之氣體混合物。此種蝕刻劑不僅移除閘極堆疊112之靶部分，而且亦改變閘極堆疊112之剩餘部分中的閘電極層110之組成物。例如，當閘電極層110包括鋁時，此種蝕刻劑具有減少閘電極層110中之鋁量的效應。
本揭露之發明人已發現此種蝕刻劑對閘電極層110之效應(例如，在閘電極層110中之鋁量減少)受多個因素影響，包括蝕刻與鰭狀物104之間距(例如，距離P1、距離 P2及距離P3)、受影響閘極堆疊112之寬度(例如，寬度W1及寬度W2)、及蝕刻溝槽之大小(例如，尺寸D1、尺寸D2及尺寸D3)。
例如，在其他所有條件相同之情況下，當蝕刻與鰭狀物104之間距較小時，蝕刻劑對閘電極層110施加較強之影響。例如，此導致閘電極層110中之較大量鋁減少。此為閘極堆疊112b及閘極堆疊112c之情況，其在蝕刻之前在它們相應的閘電極層110中具有相同寬度及相同組成物(層數、每層之材料及層配置)。此外所蝕刻溝槽具有相同的大小(D1=D2)。但，因為P1小於P2，所以蝕刻對閘極堆疊112b之影響比對閘極堆疊112c之影響更強。在本發明的實施例中，蝕刻導致在閘極堆疊112b中減少之鋁量多於閘極堆疊112c中。不同量之鋁減少導致兩個電晶體Tr2及電晶體Tr3中之閘電極層110的功函數不同，此後續導致電晶體Tr2之閾電壓不同於電晶體Tr3之閾電壓。例如，當電晶體Tr2及電晶體Tr3兩者為n型FET時，閘極堆疊112b中減少之鋁量大於閘極堆疊112c中減少之鋁量導致電晶體Tr2之閾電壓大於電晶體Tr3之閾電壓。對於另一範例，當電晶體Tr2及電晶體Tr3兩者為p型FET時，閘極堆疊112b中減少之鋁量大於閘極堆疊112c中減少之鋁量導致Tr3之閾電壓大於Tr2之閾電壓。在本揭露中，電晶體Tr2及電晶體Tr3彼此鄰接並且閘極堆疊112b及閘極堆疊112c接合相同的鰭狀物104。在現有方法之情況下，一般很難使電晶體Tr2及電晶體Tr3之閾電壓顯著不同。例如，由於愈來愈小之元件尺寸及現有光微影製程之有限解析度，一般很 難在閘極堆疊112b及112c中圖案化閘電極層110以具有不同金屬層。然而，藉由蝕刻與鰭狀物104具有不同間距之閘極堆疊112b及閘極堆疊112c，可更容易地調諧它們的閾電壓。
對於另一範例，在其他所有條件相同之情況下，當蝕刻溝槽之尺寸較大時，蝕刻劑對閘電極層110施加較強的影響。此為閘極堆疊112b及閘極堆疊112e之情況，其在蝕刻之前在它們的各別閘電極層110中具有相同的寬度及相同的組成物。此外，蝕刻之間距相同(P1=P3)。但，因為D3大於D1，所以蝕刻對閘極堆疊112e之影響比對閘極堆疊112b之影響更強。例如，此導致在閘極堆疊112e中減少之鋁量多於閘極堆疊112b中減少之鋁量。因此，當電晶體Tr2及電晶體Tr5兩者為n型FET時，不同蝕刻效果導致Tr5之閾電壓大於Tr2之閾電壓。對於另一範例，當電晶體Tr2及電晶體Tr5兩者為p型FET時，不同蝕刻效果導致Tr2之閾電壓大於Tr5之閾電壓。儘管在本發明實施例中電晶體Tr2及電晶體Tr5由電晶體Tr3及電晶體Tr4插入，但它們在其他實施例中可以相鄰。因此，蝕刻中之不同尺寸為相鄰電晶體或在小的近鄰內之電晶體提供調諧電晶體閾電壓之另一方式。
對於又一範例，在其他所有條件相同之情況下，當蝕刻閘極堆疊112之寬度較大時，蝕刻劑對各別閘電極層110施加較強的影響。此為閘極堆疊112a及閘極堆疊112b之情況，其在蝕刻之前在它們的相應閘電極層110中具有相同的組成物。此外，蝕刻間距相同(兩者為P1)，並且所蝕刻溝槽之大小相同(兩者皆為D1)。但，因為閘極堆疊112a比閘極堆 疊112b更寬(W1>W2)，所以蝕刻對閘極堆疊112a施加之影響比對閘極堆疊112b更強。例如，此導致在閘極堆疊112a中減少的鋁量多於閘極堆疊112b中減少的鋁量。因此，當電晶體Tr1及電晶體Tr2兩者為n型FET時，不同蝕刻影響導致Tr1之閾電壓大於Tr2之閾電壓。對於另一範例，當電晶體Tr1及電晶體Tr2兩者為p型FET時，不同蝕刻影響導致Tr2之閾電壓大於Tr1之閾電壓。
在實施例中，藉由策略地選擇所蝕刻溝槽之位置及大小(因此，介電特徵114a至114c之位置及大小)來調諧電晶體Tr1至Tr6之閾電壓可與相應閘電極層110中之不同功函數金屬層結合以提供甚至更多不同之閾電壓，此藉由單獨圖案化功函數金屬層可能很難(弱可能)實現。
介電層114可包括諸如氮化矽、氧化矽、氮氧化矽、氟化物摻雜矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他適宜絕緣材料之一或多種介電材料。特別地，介電層114的與閘極堆疊112實體接觸之部分包括不與閘極堆疊112之金屬材料反應的介電材料。例如，在一個實施例中介電層114之此部分包括氮化矽。介電層114可使用CVD、PVD、ALD或其他適宜方法沉積。
介電層116可包括諸如氮化矽、氧化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(FSG)、低介電常數介電材料及/或其他適宜絕緣材料中之一或多種介電材料。介電層116可使用CVD、PVD或其他適宜方法沉積。
第2A圖繪示根據一實施例之用於形成半導體元件100的方法200的流程圖。方法200僅為範例，並且不意欲將本揭露限制在申請專利範圍中明確敘述之範疇以外。可以在方法200之前、期間及之後提供額外的操作，並且可以替代、消除或移動所描述之一些操作以用於此方法的額外實施例。下文結合第3圖至第7圖描述方法200，第3圖至第7圖繪示在根據方法200之製造步驟期間半導體元件100的各橫截面視圖。
在操作202處，方法200(第2A圖)提供(或具備)半導體元件(工件)100，諸如在第3圖及第4圖中繪示。第3圖繪示沿第1A圖之C-C線截取之半導體元件100的橫截面視圖，並且第4圖繪示沿第1A圖之B-B線截取之半導體元件100的橫截面視圖。在此製造階段，介電層114尚未形成，而上文關於第1A圖及第1B圖論述之全部其他特徵已經形成。半導體元件100包括基板102、鰭狀物104、隔離結構106及閘極堆疊112。每個閘極堆疊112包括高介電常數介電層108及閘電極層110。此些特徵之材料及形成已經在上文論述。參看第3圖，半導體元件100另外包括在閘極堆疊112之側壁上的閘極間隔物160、在鰭狀物104上方之源極/汲極(source/drain；S/D)特徵162、在源極/汲極特徵162上方之接觸蝕刻停止層(contact etch stop layer；CESL)164、在接觸蝕刻停止層164上方之層間絕緣(interlayer dielectric；ILD)層166、及在層間絕緣層166上方之保護介電層168。源極/汲極特徵162夾入通道區域104C中。
閘極間隔物160可以包括介電材料，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或上述各者之組合，並且可包括一個或多個材料層。閘極間隔物160可藉由沉積(例如，CVD或PVD)及蝕刻製程形成。
源極/汲極特徵162可以包括用於NFET元件之n型摻雜矽或用於PFET元件之p型摻雜矽鍺。源極/汲極特徵162可藉由在鄰近於閘極間隔物160之鰭狀物104中蝕刻凹槽，以及在此凹槽中磊晶生長半導體材料來形成。磊晶生長之半導體材料可原位或異位摻雜適宜摻雜劑。源極/汲極特徵162可部分嵌入在鰭狀物104中，諸如第3圖中繪示。
接觸蝕刻停止層164可以包含氮化矽、氮氧化矽、具有氧(O)或碳(C)元素之氮化矽、及/或其他材料；並且可藉由CVD、PVD、ALD或其他適宜方法形成。層間絕緣層166可以包含正矽酸乙酯(TEOS)氧化物、無摻雜矽酸鹽玻璃、或摻雜氧化矽，諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BSG)，及/或其他適宜的介電材料。ILD層166可藉由PECVD、可流動CVD(FCVD)或其他適宜方法形成。保護介電層168可以包含諸如氮化矽之氮化物以在後續蝕刻製程期間保護層間絕緣層166。
在操作204處，方法200(第2A圖)在半導體元件100上方形成硬遮罩層170及經圖案化的硬遮罩層170以提供開口113，諸如第5圖中繪示，第5圖為在此製造階段沿第1A圖之B-B線截取的半導體元件100的橫截面視圖。硬遮罩層170 包括氮化鈦、氮化矽、非晶矽、上述各者組合或其他適宜材料；並且可使用CVD、PVD、ALD或其他適宜方法沉積。開口113在閘極堆疊112之多個部分正上方並且對應於第1A圖中之介電特徵114(例如，114a至114c)的形狀及大小。操作204可以使用光微影及蝕刻製程以經圖案化的硬遮罩層170。例如，操作204可藉由光阻劑塗敷、曝光、曝光後烘烤及顯影而在硬遮罩層170上方形成圖案化之光阻劑。隨後，操作204使用圖案化之光阻劑作為蝕刻遮罩來蝕刻硬遮罩層170以形成開口113。蝕刻製程可包括濕蝕刻、乾蝕刻、反應離子蝕刻或其他適宜蝕刻方法。此後例如藉由抗蝕劑剝除來移除圖案化之光阻劑。
在一個實施例中，操作204包括諸如雙重圖案化製程之多重圖案化製程以形成開口113。例如，操作204可藉由第一光微影製程(第2B圖之操作220)形成開口113之子集，並且藉由第二光微影製程(第2B圖之操作222)形成開口113之另一子集。當開口113之圖案由於光微影成像效應不適配入一個光罩時，此為有益的。例如，操作204可將具有相同寬度之開口113分組進一個光微影製程中。取第1A圖中之元件100作為範例，操作204可以在相同光微影製程中形成對應於介電特徵140a及114b之開口113，因為它們具有相同寬度(D1=D2)，並且在另一光微影製程中形成對應於介電特徵140c之開口113。對於另一範例，操作204可將與相應鰭狀物104具有相同間距之開口113分組進一個光微影製程中。取第1A圖中之元件100作為範例，操作204可以在相同光微影製程 中形成對應於介電特徵140a及114c之開口113，因為它們具有與鰭狀物104相同之間距(P1=P3)，並且在另一光微影製程中形成對應於介電特徵140b之開口113。
在操作206處，方法200(第2A圖)穿過開口113蝕刻高介電常數金屬閘極堆疊112。為確保完全蝕透高介電常數金屬閘極堆疊112，操作206執行過度蝕刻，從而將開口113延伸進隔離結構106中，諸如第6圖中繪示。因為開口113為藉由切割高介電常數金屬閘極堆疊形成之溝槽，所以它們亦稱為切割金屬閘極(cut-metal-gate；CMG)溝槽。經圖案化的硬遮罩層170保護高介電常數金屬閘極堆疊112之剩餘部分免於蝕刻製程。
操作206可使用一或多種蝕刻劑或在高介電常數金屬閘極堆疊112中蝕刻各層之蝕刻劑的混合物。在示例性實施例中，閘電極層110包括氮化鋁鈦(TiAlN)、氮化矽鈦(TiSiN)、氮化鉭(TaN)、氮化鈦(TiN)、鋁(Al)、鎢(W)或上述各者之組合。為蝕刻此種閘電極層110及高介電常數介電層108，操作206可以應用使用蝕刻劑之乾蝕刻製程，此蝕刻劑具有氯、氟、溴、氧、氫、碳或上述各者組合之原子。例如，蝕刻劑可具有Cl2、O2、含碳及氟的氣體、含溴及氟的氣體、及含碳、氫及氟的氣體之氣體混合物。在一個範例中，蝕刻劑包括Cl2、O2、CF4、BCl3及CHF3之氣體混合物。
在本實施例中，閘電極層110包括鋁(例如，以包含Al之化合物或合金之形式)，操作206使用包含氧、氯、或氟元素之蝕刻劑。蝕刻劑不僅蝕刻閘電極層110之暴露部 分，而且減少其剩餘部分(諸如第6圖中之閘電極110d，為第1A圖中之閘極堆疊112d的部分)中之鋁量。鋁含量之減少導致閘電極110d之功函數改變，其後續導致Tr4之閾電壓改變。例如，當電晶體Tr4為n型FET時，鋁減少可導致閘電極110d之功函數增加及Tr4之閾電壓增大。對於另一範例，當電晶體Tr4為p型FET時，鋁減少可導致閘電極110d之功函數增大及Tr4之閾電壓減小。另外，由操作206導致之鋁減少的量受蝕刻與鰭狀物104之間距(例如，距離P1、距離P2及距離P3)、受影響之閘極堆疊112之寬度(例如，寬度W1及寬度W2)、及蝕刻溝槽113之大小(例如，尺寸D1、尺寸D2及尺寸D3)影響，如上文論述。
在本實施例中，方法200藉由選擇用於閘電極層110之適宜材料、用於操作206之適宜蝕刻劑、開口113之大小及位置、及閘極堆疊112之寬度來調諧電晶體(例如，電晶體Tr1至Tr6)之閾電壓。
在操作208處，方法200(第2A圖)使用一或多種介電材料填充CMG溝槽113以形成介電層114，諸如第7圖中繪示。因為CMG溝槽113之側壁包含金屬化材料，所以與高介電常數金屬閘極堆疊112直接接觸之介電層114的至少外部部分不含有諸如氧之反應性化學成分。例如，介電層114之外部部分可包括氮化矽並且不含有氧或氧化物。在一些實施例中介電層114可以包括在其內部部分中之一些氧化物。另外地，介電層114可以包括一個均勻之氮化矽層並且不含有氧化物。介電層114可使用CVD、PVD、ALD或其他適宜方法沉積。後 續，操作208執行一或多個CMP製程以移除硬遮罩層170及在CMG溝槽113外部之任意多餘的介電層114。另外，操作208可以將閘電極層110(以及介電層114)凹陷至所需HK MG高度。產生之結構在第7圖中繪示。
在方法200之一個實施例中，其中操作204包括多個圖案化製程，操作206可包括多個蝕刻製程。例如，操作204可以在硬遮罩層170中形成開口113之第一子集，隨後操作206穿過開口113之第一子集蝕刻閘極堆疊112之第一子集以形成第一子集CMG溝槽。在操作208使用介電層114填充CMG溝槽之第一子集之後，操作204可以在硬遮罩層170(或另一硬遮罩層)中形成開口113之第二子集，並且上述操作206及208重複。設想操作204、操作206及操作208之各其他實施方式在本揭露之範疇內。
在操作210處，方法200(第2A圖)執行另外步驟以完成半導體元件100之製造。例如，方法200可形成電連接源極/汲極特徵162(第3圖)及閘極堆疊112之觸點及通孔以及形成金屬互連，此金屬互連連接各電晶體以形成完全IC。
第8圖繪示根據本揭露之用於使用切割金屬閘極製程表徵(characterizing)具有各閾電壓之電晶體的方法300的流程圖。方法300僅為範例，並且不意欲將本揭露限制在申請專利範圍中明確敘述之範疇以外。可以在方法300之前、期間及之後提供額外的操作，並且可以替代、消除或移動所描述之一些操作以用於此方法的額外實施例。方法300之實施例可 由半導體製造商實施，以表徵切割金屬閘極製程及為電路設計師或設計公司提供不同電晶體閾電壓。
在操作302處，方法300(第8圖)使用切割金屬閘極製程(例如，使用方法200之一些實施例)製造電晶體陣列。此電晶體陣列可在測試晶圓上或在生產晶圓上之測試線(測試鍵)中形成。此電晶體陣列形成為具有不同切割金屬閘極特徵。例如，此電晶體陣列可包括參數之以下組合的全部或子集：n型及p型電晶體兩者、電晶體之不同閘電極配置(包括功函數金屬層中之不同材料及閘電極之不同寬度)、及CMG溝槽之不同大小及位置。
在操作304處，方法300(第8圖)量測陣列中每個電晶體之閾電壓。操作304亦可在量測之閾電壓與上述參數之間建立關聯。
在操作306處，方法300(第8圖)為電路設計師或設計公司選擇量測之閾電壓的子集。例如，選定閾電壓之子集可提供顯著之步長(step size)，並且對應CMG參數可能相當容易整合進現有製造製程中。
在操作308處，方法300(第8圖)使用切割金屬閘極製程製造具有選定閾電壓之電晶體，此切割金屬閘極製程之參數已經根據操作306預先確定。
儘管未意欲限制，但本揭露之一或多個實施例提供對半導體元件及其形成的許多益處。例如，本揭露之實施例提供用於使用切割金屬閘極製程調諧電晶體閾電壓(閾電壓)的方式。此有利地增加了電路設計師之閾電壓選擇之數目，從 而使得能夠實施更多種電路。舉例而言，本揭露之實施例可產生具有不同閾電壓之相鄰電晶體，此可能難以使用現有方法實施。
在一個示例性態樣中，本揭露關於一種半導體元件。半導體元件包括第一電晶體，此第一電晶體包括設置在第一通道區域上方之第一高介電常數金屬閘極，此第一高介電常數金屬閘極具有第一寬度，第一電晶體具有第一閾電壓。半導體元件亦包括與第一高介電常數金屬閘極實體接觸之第一介電特徵，從而界定沿第一高介電常數金屬閘極之縱向方向自第一通道區域至第一介電特徵的第一距離，此第一介電特徵具有沿第一高介電常數金屬閘極之縱向方向的第一尺寸。半導體元件亦包括第二電晶體，此第二電晶體包括設置在第二通道區域上方之第二高介電常數金屬閘極，此第二高介電常數金屬閘極具有第二寬度，第二電晶體具有第二閾電壓。半導體元件亦包括與第二高介電常數金屬閘極實體接觸之第二介電特徵，從而界定沿第二高介電常數金屬閘極之縱向方向自第二通道區域至第二介電特徵的第二距離，此第二介電特徵具有沿第二高介電常數金屬閘極之縱向方向的第二尺寸。第一電晶體及第二電晶體具有相同的導電類型。第一高介電常數金屬閘極及第二高介電常數金屬閘極具有相同數量的材料層。第一閾電壓不同於第二閾電壓，並且以下項之至少一者為正確的：第一寬度不同於第二寬度，第一距離不同於第二距離，並且第一尺寸不同於第二尺寸。
在半導體元件之一實施例中，第一電晶體及第二電晶體兩者皆為n型電晶體，第一距離小於第二距離，並且第一閾電壓高於第二閾電壓。在半導體元件之另一實施例中，第一電晶體及第二電晶體兩者皆為n型電晶體，第一尺寸大於第二尺寸，並且第一閾電壓高於第二閾電壓。在半導體元件之又一實施例中，第一電晶體及第二電晶體兩者皆為n型電晶體，第一寬度大於第二寬度，並且第一閾電壓高於第二閾電壓。
在半導體元件之一實施例中，第一電晶體及第二電晶體兩者皆為p型電晶體，第一距離小於第二距離，並且第一閾電壓低於第二閾電壓。在半導體元件之另一個實施例中，第一電晶體及第二電晶體兩者皆為p型電晶體，第一尺寸小於第二尺寸，並且第一閾電壓低於第二閾電壓。在半導體元件之又一實施例中，第一電晶體及第二電晶體兩者皆為p型電晶體，第一寬度小於第二寬度，並且第一閾電壓低於第二閾電壓。
在半導體元件之一實施例中，第一通道區域及第二通道區域設置在相同的半導體鰭狀物中。在另一實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊兩者包含鋁。
在另一示例性態樣中，本揭露係關於一種方法。此方法包括提供工件，此工件包括：基板、在基板上方之半導體鰭狀物、接合半導體鰭狀物以分別界定第一電晶體及第二電晶體之第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，並且第一介電層分隔半導體鰭狀物及分隔第一高介電常數金屬閘極堆疊與第二高介電常數金屬閘極堆疊，其中第 一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊具有相同數量的材料層。此方法亦包括蝕刻第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，在工件中產生第一溝槽及第二溝槽，其中第一溝槽具有沿第一高介電常數金屬閘極堆疊之縱向方向的第一尺寸，並且與第一電晶體之通道相距第一距離，其中第二溝槽具有沿第二高介電常數金屬閘極堆疊之縱向方向的第二尺寸，並且與第二電晶體之通道相距第二距離。此方法亦包括使用一或多種介電材料填充第一溝槽及第二溝槽，其中第一尺寸經配置以不同於第二尺寸或者第一距離經配置以不同於第二距離，使得第一電晶體及第二電晶體具備不同之閾電壓。
在一個實施例中，在蝕刻之前，此方法亦包括在工件上方形成經圖案化的硬遮罩，此經圖案化的硬遮罩提供對應於第一溝槽之第一開口及對應於第二溝槽之第二開口。在此方法之一實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊以單獨蝕刻製程蝕刻。在方法之另一實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊接合相同的半導體鰭狀物。
在方法之一實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊具有大體上相同的寬度。在另一實施例中，蝕刻使用包含氧、氯或氟元素之蝕刻劑。在另一實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊之每一者包含鋁。
在又一示例性態樣中，本揭露關於一種方法。此方法包括提供工件，此工件包括：基板、在基板上方之半導體鰭狀物、接合半導體鰭狀物並且沿第一方向縱向取向之第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，其中第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊具有相同數量的材料層並且具有大體上相同的寬度。此方法亦包括在工件上方形成經圖案化的硬遮罩，此經圖案化的硬遮罩提供分別在第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊正上方之第一開口及第二開口，其中第一開口具有沿第一方向之第一尺寸並且沿第一方向與半導體鰭狀物相距第一距離，其中第二開口具有沿第一方向之第二尺寸並且沿第一方向與半導體鰭狀物相距第二距離，並且其中第一尺寸與第二尺寸不同或者第一距離與第二距離不同。此方法亦包括使用包含氧、氯或氟元素之蝕刻劑穿過經圖案化的硬遮罩蝕刻第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊，在工件中產生溝槽；以及使用一種或多種介電材料填充溝槽。
在此方法之一個實施例中，第一高介電常數金屬閘極堆疊及第二高介電常數金屬閘極堆疊之每一者包含鋁。在另一實施例中，第一開口及第二開口以單獨光微影製程形成。在又一實施例中，第一尺寸大於第二尺寸，或第一距離小於第二距離。
上文概述若干實施例之特徵，使得一般技藝人士可更好地理解本揭露之態樣。一般技藝人士應瞭解，他們可輕 易使用本揭露作為設計或修改其他製程及結構的基礎，以便進行本文所介紹之實施例的相同目的及/或實現相同優勢。一般技藝人士亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (10)

  1. 一種半導體元件，包括：一第一電晶體，包括設置在一第一通道區域上方之一第一高介電常數金屬閘極，該第一高介電常數金屬閘極具有一第一寬度，該第一電晶體具有一第一閾電壓；一第一介電特徵，與該第一高介電常數金屬閘極實體接觸，界定沿該第一高介電常數金屬閘極之一縱向方向自該第一通道區域至該第一介電特徵的一第一距離，該第一介電特徵具有沿該第一高介電常數金屬閘極之該縱向方向的一第一尺寸；一第二電晶體，包括設置在一第二通道區域上方之一第二高介電常數金屬閘極，該第二高介電常數金屬閘極具有一第二寬度，該第二電晶體具有一第二閾電壓；以及一第二介電特徵，與該第二高介電常數金屬閘極之一端實體接觸，界定沿該第二高介電常數金屬閘極之一縱向方向自該第二通道區域至該第二介電特徵的一第二距離，該第二介電特徵具有沿該第二高介電常數金屬閘極之該縱向方向的一第二尺寸，其中該第一電晶體及該第二電晶體具有一相同導電類型，該第一高介電常數金屬閘極及該第二高介電常數金屬閘極具有一相同數量之材料層，該第一閾電壓不同於該第二閾電壓，並且以下項之至少一者為正確的：該第一寬度不同於該第二寬度，該第一距離不同於該第二距離，該第一尺寸不同於該第二尺寸。
  2. 如請求項1所述之半導體元件，其中該第一通道區域及該第二通道區域設置在一相同半導體鰭狀物中。
  3. 如請求項1所述之半導體元件，其中該第一高介電常數金屬閘極及該第二高介電常數金屬閘極兩者包含鋁。
  4. 一種半導體元件的製作方法，包括以下步驟：提供一工件，該工件包括：一基板、在該基板上方之複數個半導體鰭狀物、接合該些半導體鰭狀物以分別界定一第一電晶體及一第二電晶體之一第一高介電常數金屬閘極堆疊及一第二高介電常數金屬閘極堆疊、及分隔該些半導體鰭狀物及分隔該第一高介電常數金屬閘極堆疊與該第二高介電常數金屬閘極堆疊之一第一介電層，其中該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊具有一相同數量的材料層；蝕刻該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊，在該工件中產生一第一溝槽及一第二溝槽，其中該第一溝槽具有沿該第一高介電常數金屬閘極堆疊之一縱向方向的一第一尺寸，並且與該第一電晶體之一通道相距一第一距離，其中該第二溝槽具有沿該第二高介電常數金屬閘極堆疊之一縱向方向的一第二尺寸，並且與該第二電晶體之一通道相距一第二距離；以及使用一或多種介電材料裝填該第一溝槽及該第二溝槽，其中該第一尺寸經配置以不同於該第二尺寸或者該第一距離 經配置以不同於該第二距離，使得該第一電晶體及該第二電晶體具備不同之閾電壓。
  5. 如請求項4所述之方法，其中該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊接合一相同半導體鰭狀物。
  6. 如請求項4所述之方法，其中該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊具有一大體上相同的寬度。
  7. 如請求項4所述之方法，其中該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊之每一者包含鋁。
  8. 一種半導體元件的製作方法，包括以下步驟：提供一工件，該工件包括：一基板、在該基板上方之複數個半導體鰭狀物、接合該些半導體鰭狀物並且沿一第一方向縱向取向之一第一高介電常數金屬閘極堆疊及一第二高介電常數金屬閘極堆疊，其中該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊具有一相同數量的材料層並且具有一大體上相同的寬度；在該工件上方形成一經圖案化的硬遮罩，該經圖案化的硬遮罩提供分別在該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊正上方之一第一開口及一第二開口， 其中該第一開口具有沿該第一方向之一第一尺寸並且沿該第一方向與該些半導體鰭狀物相距一第一距離，其中該第二開口具有沿該第一方向之一第二尺寸並且沿該第一方向與該些半導體鰭狀物相距一第二距離，並且其中該第一尺寸與該第二尺寸不同或者該第一距離與該第二距離不同；使用包含氧、氯或氟元素之一蝕刻劑穿過該經圖案化的硬遮罩蝕刻該第一高介電常數金屬閘極堆疊及該第二高介電常數金屬閘極堆疊，在該工件中產生複數個溝槽；以及使用一或多種介電材料填充該些溝槽。
  9. 如請求項8所述之方法，其中該第一開口及該第二開口分別以單獨光微影製程形成。
  10. 如請求項8所述之方法，其中該第一尺寸大於該第二尺寸，或該第一距離小於該第二距離。
TW107117794A 2018-02-26 2018-05-24 半導體元件與其製作方法 TWI675450B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/904,585 US10461078B2 (en) 2018-02-26 2018-02-26 Creating devices with multiple threshold voltage by cut-metal-gate process
US15/904,585 2018-02-26

Publications (2)

Publication Number Publication Date
TW201937695A TW201937695A (zh) 2019-09-16
TWI675450B true TWI675450B (zh) 2019-10-21

Family

ID=67683973

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107117794A TWI675450B (zh) 2018-02-26 2018-05-24 半導體元件與其製作方法

Country Status (3)

Country Link
US (2) US10461078B2 (zh)
CN (1) CN110197828B (zh)
TW (1) TWI675450B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10461078B2 (en) 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US11004738B2 (en) * 2018-09-21 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitance reduction by metal cut design
CN109378271B (zh) * 2018-10-22 2021-01-26 京东方科技集团股份有限公司 图案化的金属膜层、薄膜晶体管、显示基板的制备方法
US11264268B2 (en) 2018-11-29 2022-03-01 Taiwan Semiconductor Mtaiwananufacturing Co., Ltd. FinFET circuit devices with well isolation
US11450570B2 (en) * 2019-03-28 2022-09-20 Globalfoundries U.S. Inc. Single diffusion cut for gate structures
US11295989B2 (en) * 2020-05-26 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11984478B2 (en) 2020-08-14 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Forming source and drain features in semiconductor devices
US20230260993A1 (en) * 2022-02-15 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177950A (zh) * 2011-12-22 2013-06-26 台湾积体电路制造股份有限公司 制造鳍器件的结构和方法
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US9590089B2 (en) * 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US9728462B2 (en) * 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
TW201735133A (zh) * 2015-12-31 2017-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0023429B1 (en) 1979-07-31 1985-12-18 Fujitsu Limited Dry etching of metal film
JPH0622218B2 (ja) 1988-08-06 1994-03-23 富士通株式会社 エッチング方法
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
JP3713020B2 (ja) * 2003-02-17 2005-11-02 松下電器産業株式会社 半導体装置及びその製造方法
JP2008103492A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置およびその製造方法
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
CN101916720B (zh) * 2010-07-23 2013-05-29 上海宏力半导体制造有限公司 改善60纳米以下高压器件阈值电压变化曲线的方法
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8703595B2 (en) * 2011-11-17 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. N/P boundary effect reduction for metal gate transistors
CN107742640A (zh) * 2011-12-22 2018-02-27 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8643074B2 (en) * 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9209178B2 (en) * 2013-11-25 2015-12-08 International Business Machines Corporation finFET isolation by selective cyclic etch
US9397177B2 (en) * 2013-11-25 2016-07-19 Globalfoundries Inc. Variable length multi-channel replacement metal gate including silicon hard mask
CN104716171B (zh) * 2013-12-11 2018-07-06 中国科学院微电子研究所 半导体设置及其制造方法
US9136106B2 (en) * 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN105280486B (zh) * 2014-07-23 2020-09-22 联华电子股份有限公司 金属栅极结构的制作方法
US9543381B2 (en) * 2014-09-11 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US10134861B2 (en) * 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9425391B1 (en) * 2015-03-04 2016-08-23 Macronix International Co., Ltd. Damascene process of RRAM top electrodes
KR102306674B1 (ko) * 2015-03-17 2021-09-29 삼성전자주식회사 반도체 소자 및 그 제조방법
US9515179B2 (en) * 2015-04-20 2016-12-06 Semiconductor Components Industries, Llc Electronic devices including a III-V transistor having a homostructure and a process of forming the same
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US10211208B2 (en) * 2015-06-26 2019-02-19 Intel Corporation High-mobility semiconductor source/drain spacer
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US9627379B1 (en) * 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9837406B1 (en) * 2016-09-02 2017-12-05 International Business Machines Corporation III-V FINFET devices having multiple threshold voltages
US10453935B2 (en) * 2017-04-20 2019-10-22 International Business Machines Corporation Thermally stable salicide formation for salicide first contacts
US10050045B1 (en) 2017-06-16 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with balanced write port
US10804367B2 (en) 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
KR102392058B1 (ko) * 2017-11-06 2022-04-28 삼성전자주식회사 집적회로 소자의 제조 방법
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US10319581B1 (en) * 2017-11-30 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate process for reducing transistor spacing
US10461078B2 (en) 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177950A (zh) * 2011-12-22 2013-06-26 台湾积体电路制造股份有限公司 制造鳍器件的结构和方法
US9590089B2 (en) * 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US9728462B2 (en) * 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
TW201735133A (zh) * 2015-12-31 2017-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN110197828B (zh) 2021-08-24
CN110197828A (zh) 2019-09-03
US10868003B2 (en) 2020-12-15
TW201937695A (zh) 2019-09-16
US20190267372A1 (en) 2019-08-29
US10461078B2 (en) 2019-10-29
US20200058650A1 (en) 2020-02-20

Similar Documents

Publication Publication Date Title
TWI675450B (zh) 半導體元件與其製作方法
US11721544B2 (en) Cut metal gate process for reducing transistor spacing
US10930564B2 (en) Metal gate structure cutting process
CN110648919B (zh) 带有凹口的栅极结构制造
KR101860189B1 (ko) 반도체 meol 프로세스를 위한 방법 및 구조물
KR20190024564A (ko) 유전체 핀과 스페이서에 의해 제한되는 에피택셜 피처
TW201914025A (zh) 半導體裝置與其製作方法
TW201946274A (zh) 半導體裝置的製造方法
US11145554B2 (en) Method for source/drain contact formation in semiconductor devices
TW202209575A (zh) 半導體裝置及其形成方法
US11908748B2 (en) Semiconductor devices and methods of forming the same
US11152475B2 (en) Method for forming source/drain contacts utilizing an inhibitor
CN113451307A (zh) 半导体器件及其形成方法
TW202205393A (zh) 半導體裝置的製造方法
US20230326983A1 (en) Method for forming source/drain contacts utilizing an inhibitor
US20230402521A1 (en) Semiconductor device structure and methods of forming the same
CN113764415A (zh) 半导体结构