TWI664707B - 可摺疊基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 186
- 230000008878 coupling Effects 0.000 claims abstract description 41
- 238000010168 coupling process Methods 0.000 claims abstract description 41
- 238000005859 coupling reaction Methods 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims description 107
- 239000000463 material Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 238000002161 passivation Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 45
- 239000010408 film Substances 0.000 description 22
- 125000006850 spacer group Chemical group 0.000 description 17
- 239000004020 conductor Substances 0.000 description 13
- 239000004593 Epoxy Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000956 alloy Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005381 magnetic domain Effects 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B23P17/00—Metal-working operations, not covered by a single other subclass or another group in this subclass
- B23P17/04—Metal-working operations, not covered by a single other subclass or another group in this subclass characterised by the nature of the material involved or the kind of product independently of its shape
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/0005—Geometrical arrangement of magnetic sensor elements; Apparatus combining different magnetic sensor types
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B3/00—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form
- B32B3/10—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a discontinuous layer, i.e. formed of separate pieces of material
- B32B3/14—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a discontinuous layer, i.e. formed of separate pieces of material characterised by a face layer formed of separate pieces of material which are juxtaposed side-by-side
- B32B3/16—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a discontinuous layer, i.e. formed of separate pieces of material characterised by a face layer formed of separate pieces of material which are juxtaposed side-by-side secured to a flexible backing
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- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
- B32B7/04—Interconnection of layers
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/0052—Manufacturing aspects; Manufacturing of single devices, i.e. of semiconductor magnetic sensor chips
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5221—Crossover interconnections
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H—ELECTRICITY
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10151—Sensor
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
-
- H—ELECTRICITY
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10537—Attached components
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
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- Manufacturing & Machinery (AREA)
- Mechanical Engineering (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
本發明提供一種可摺疊基板，該可摺疊基板包含具有一第一上部表面之一第一基板部分及具有一第二上部表面之一第二基板部分。一可摺疊橋接部分將該第一基板部分耦合至該第二基板部分。該可摺疊橋接部分包含：一耦合條帶，其自該第一基板部分延伸至該第二基板部分；以及一間隙，其對應於該耦合條帶之一部分，其中藉由移除一開始晶圓基板之若干部分而在該第一基板部分與該第二基板部分之間界定該間隙。在一項實施例中，該第一部分及該第二部分包含若干磁場感測器且該可摺疊橋接部分可經彎曲以將該兩個部分配置為彼此成一預定角度。一旦彎曲，即可將感測器封裝併入至一磁場感測器總成中以與其他控制電路整合在一起。
Description
關於由聯邦政府發起之研究或開發之聲明
不適用
在諸多裝置(舉例而言，蜂巢式電話、個人導航裝置等)中，需要在一整合式封裝中沿著一平面外函數軸進行感測。然而，使用半導體程序製作此等裝置，但由於半導體程序之二維性質，因此產生一平面外結構係極困難的。因此，在諸多情形中，採用MEMS或其他非傳統製作程序。然而，此類方法之使用使得裝置更昂貴且需要較長開發週期。
因此，需要包含平面外功能性之一準確場感測器(例如，一磁場感測器)，該準確場感測器在大小上較小、成本低且容易併入至一裝置中。
本發明之一實施例係針對一種可摺疊基板，該可摺疊基板包括具有一第一上部表面之一第一基板部分及具有一第二上部表面之一第二基板部分。一可摺疊橋接部分將該第一基板部分耦合至該第二基板部分且該可摺疊橋接部分包含：一耦合條帶，其自該第一基板部分延伸至該第二基板部分；及一間隙，其對應於該耦合條帶之一部分且界定於該第一基板部分與該第二基板部分之間。
一種製造一可摺疊基板之方法包含：提供具有一晶圓主體部
分、一上部表面及一下部表面之一晶圓基板；及界定該晶圓基板之一第一基板部分及一第二基板部分。一可摺疊橋接部分經提供以自該第一基板部分延伸至該第二基板部分；及移除該晶圓主體部分之若干部分以形成對應於該可摺疊橋接部分之至少一部分之一間隙。
此外，一可摺疊基板包括：一第一基板部分，其具有一第一上部表面及一第一下部表面；及一第二基板部分，其具有一第二上部表面及一第二下部表面。一可摺疊部分將該第一基板部分耦合至該第二基板部分且包括附著至該第一下部表面及該第二下部表面之一可撓性材料。
一種製造一可摺疊基板之方法包含：提供具有一主體部分、一上部表面及一下部表面之一晶圓；及在該晶圓之該上部表面上提供一或多個裝置。每一裝置包括沿自該上部表面向下穿過該主體部分之一方向延伸的至少一個不含電路區。將一可撓性材料至少在每一裝置下面附著至該晶圓之該下部表面且自該晶圓之該頂部表面穿過該晶圓主體部分且向下至該可撓性材料移除每一不含電路區，但不移除該可撓性材料。
102‧‧‧晶圓/晶圓主體/基板/基板材料
104‧‧‧磁場感測器/裝置/磁場感測器裝置
104-1‧‧‧磁場感測器/磁力計/裝置/磁場感測器裝置
104-2‧‧‧磁場感測器/磁力計/裝置/磁場感測器裝置
104-n‧‧‧磁場感測器/磁力計/裝置/磁場感測器裝置
106‧‧‧第一部分
108‧‧‧第二部分
110‧‧‧X軸磁力計
112‧‧‧Y軸磁力計
114‧‧‧Z軸磁力計
116‧‧‧虛擬鉸鏈
300‧‧‧裝置
302‧‧‧下部表面/背部表面
304‧‧‧上部表面
305‧‧‧第一連接墊/連接墊
305-n‧‧‧連接墊
306‧‧‧第二連接墊/連接墊
306-n‧‧‧連接墊
307‧‧‧第三連接墊/連接墊
307-n‧‧‧連接墊
308‧‧‧鈍化層
310‧‧‧下部絕緣層
312‧‧‧耦合條帶
312-n‧‧‧耦合條帶
314‧‧‧上部絕緣層
320‧‧‧間隙
324‧‧‧可摺疊橋接部分
504‧‧‧印刷電路板
508‧‧‧間隔件
512‧‧‧晶粒附著處理
516‧‧‧基底裝置
518-n‧‧‧裝置觸點/裝置接觸墊
519-n‧‧‧接觸墊
524‧‧‧印刷電路板觸點
526‧‧‧環氧樹脂/底填充
528-1‧‧‧接合導線
528-n‧‧‧接合導線
530-1‧‧‧接合導線
530-n‧‧‧接合導線
700‧‧‧裝置
705‧‧‧第一連接墊/連接墊
706‧‧‧第二連接墊/連接墊
707‧‧‧第三連接墊/連接墊
707-n‧‧‧第三連接墊
708‧‧‧鈍化層
710‧‧‧下部絕緣層/絕緣層
712‧‧‧耦合條帶
712-n‧‧‧耦合條帶
714‧‧‧上部絕緣層
716‧‧‧第一導電凸塊
717‧‧‧第二導電凸塊
718‧‧‧第一可焊接部分/可焊接部分
718-n‧‧‧第一可焊接部分
719‧‧‧第二可焊接部分/可焊接部分
719-n‧‧‧第二可焊接部分
720‧‧‧間隙
800‧‧‧磁場感測器/感測器
801‧‧‧可摺疊橋接部分
802‧‧‧第一部分
803‧‧‧第二部分
904‧‧‧印刷電路板
906‧‧‧印刷電路板接觸墊
906-n‧‧‧印刷電路板接觸墊
908‧‧‧基底裝置
912‧‧‧附著
916‧‧‧第一基底裝置接觸墊/基底裝置接觸墊
917‧‧‧環氧樹脂
918‧‧‧第二基底裝置接觸墊
920‧‧‧第三基底裝置接觸墊
920-n‧‧‧接合導線
922‧‧‧接合導線
930‧‧‧第一凸塊
934‧‧‧第二凸塊
938‧‧‧各向異性導電膜/各向異性導電膏
1100‧‧‧裝置
1104-1‧‧‧金屬條帶
1104-2‧‧‧金屬條帶
1104-3‧‧‧金屬條帶
1104-4‧‧‧金屬條帶
1202‧‧‧導引間隔件
1300‧‧‧裝置
1304‧‧‧第一部分/第一區段/部分
1308‧‧‧第二部分/部分
1312‧‧‧第三部分/部分
1316‧‧‧第一間隙
1320‧‧‧第二間隙
1324‧‧‧第一可摺疊橋接部分
1328‧‧‧第二可摺疊橋接部分
1404‧‧‧基板/印刷電路板
1408‧‧‧第一間隔件/間隔件
1412‧‧‧第二間隔件/間隔件
1416‧‧‧環氧樹脂
1420‧‧‧凸塊
1500‧‧‧裝置
1505‧‧‧第一導通體
1506‧‧‧第二導通體
1507‧‧‧第三導通體
1515‧‧‧第一導通體墊
1516‧‧‧第二導通體墊
1517‧‧‧第三導通體墊
1552‧‧‧基板
1554‧‧‧導引件
1558‧‧‧導引墊
1562‧‧‧第一導引墊/第一基板接觸墊
1566‧‧‧第二導引墊/第二基板接觸墊
1600‧‧‧裝置
1605‧‧‧第一導通體
1606‧‧‧第二導通體
1607‧‧‧第三導通體
1615‧‧‧第一導通體接觸墊/第一接觸墊
1615-n‧‧‧第一導通體
1616‧‧‧第二導通體接觸墊/第二接觸墊
1616-n‧‧‧第二導通體
1617‧‧‧第三導通體接觸墊/第三接觸墊
1617-n‧‧‧第三導通體
1900‧‧‧裝置/實例性裝置
1900-1‧‧‧裝置
1900-n‧‧‧裝置
1904‧‧‧第一部分
1908‧‧‧第二部分
1912‧‧‧第三部分
1916‧‧‧第一清除區/清除區/自由區
1920‧‧‧第二清除區/清除區/自由區
2102‧‧‧膜/可撓性膜部分/膜部分/可撓性部分
2104‧‧‧連接墊
2108‧‧‧連接墊
2112‧‧‧連接墊
2116‧‧‧連接墊
2202‧‧‧基板
2204‧‧‧導引件/支撐件
2208‧‧‧凸塊
2212‧‧‧基板接觸墊
2216‧‧‧接合導線
2400‧‧‧裝置
2404‧‧‧第一楔間隙
2406‧‧‧膨脹楔間隙/楔間隙
2406-1‧‧‧膨脹楔間隙
2406-2‧‧‧膨脹楔間隙
2408‧‧‧晶粒附著膜/膜
2412‧‧‧第一部分
2416‧‧‧第二部分
2600‧‧‧裝置
D‧‧‧感測器結構/感測器/箭頭
P‧‧‧感測器結構/感測器/箭頭
S‧‧‧感測器結構/感測器/箭頭
T‧‧‧寬度
V‧‧‧初始角度
W‧‧‧距離
x‧‧‧角度/傾斜角度/經界定角度
X‧‧‧軸
Y‧‧‧軸
Z‧‧‧軸
可藉由結合附圖參考以下說明較佳地理解本發明之實施例，其中：圖1A及圖1B分別係一晶圓上之裝置及該等裝置中之一者之一特寫之示意性表示；圖2係根據本發明之一實施例之一方法；圖3A至圖3E係製造根據本發明之一實施例之一裝置之階段之示意性表示；圖4係圖3A至圖3B之裝置之一示意性俯視圖；圖5A至圖5C係製造併入有圖3A至圖3E之磁場感測器之一磁場感
測器總成之階段之示意性表示；圖6係圖3A至圖3E之一經組裝磁場感測器總成之一透視圖；圖7A至圖7E係製造根據本發明之一實施例之一裝置之階段之示意性表示；圖8係圖7A至圖7E之裝置之一示意性俯視圖；圖9A至圖9D係製造併入有圖7A至圖7C之磁場感測器之一磁場感測器總成之示意性表示；圖10係圖7A至圖7E之一經組裝磁場感測器總成之一透視圖；圖11A及圖11B分別係圖3A至圖3E及圖7A至圖7E中所展示之實施例之示意性俯視圖；圖12A及圖12B係圖5A至圖5C中所展示的本發明之實施例之一變化形式之示意性表示；圖13係提供感測器平面外定向的本發明之另一實施例之一示意性表示；圖14A及圖14B係附著至一基板的圖13中所展示之本發明之實施例之示意性表示；圖15A及圖15B係包含矽間導通體的圖3D及圖3E中所展示之本發明之實施例之一變化形式之示意性表示；圖16係裝配於一總成中之圖15B之裝置之一示意性表示；圖17A及圖17B係包含矽間導通體的圖7D及圖7E中所展示之本發明之實施例之一變化形式之示意性表示；圖18係裝配於一總成中之圖17B之裝置之一示意性表示；圖19係圖18之總成之一透視圖；圖20A及圖20B分別係一晶圓上之根據本發明之另一實施例之裝置及該等裝置中之一者之一特寫之示意性表示；圖21係根據本發明之另一實施例之一方法；
圖22A至圖22C係根據本發明之一實施例之一裝置之示意性側視圖；圖23係裝配於一總成中之圖22A至圖22C之裝置之一示意性表示。
圖24A至圖24C係根據本發明之一實施例之一裝置之示意性側視圖；圖25係呈一直角組態之圖24A至圖24C之裝置之一示意性表示；圖26係本發明之一實施例之一示意性表示；及圖27係呈一直角組態之圖26之裝置之一示意性表示。
將瞭解，為簡單及清晰圖解說明起見，圖式中所展示之元件未必已準確地或按比例繪製。舉例而言，為清晰起見元件中之某些元件之尺寸可相對於其他元件經放大或數個實體組件可包含於一個功能區塊或元件中。此外，在認為適當之處，可在該等圖式當中重複元件符號來指示對應或相似元件。此外，圖式中所繪示之區塊中之某些區塊可組合成一單個功能。
在以下詳細說明中陳述眾多具體細節以便提供對本發明之實施例之一徹底理解。熟習此項技術者將理解，可在沒有此等具體細節中之某些細節之情況下實踐本發明之此等實施例。在其他例項中，可能尚未詳細闡述眾所周知之方法、程序、組件及結構以便不模糊本發明之實施例。
本發明之實施例包含基於各向異性磁阻(AMR)技術之一磁場感測器。如習知，在一AMR裝置中，在一矽晶圓上沈積薄膜高導磁合金材料同時施加一強磁場以形成高導磁合金電阻器。此等高導磁合金電阻器之磁疇沿與所施加場相同之方向對準，藉此建立一磁化向量。隨後微影及蝕刻步驟界定AMR電阻器之幾何形狀。
在詳細闡釋本發明之至少一項實施例之前，應理解，本發明在其應用上不限於以下說明中所陳述或圖式中所圖解說明之構造細節及組件配置。本發明能夠具有其他實施例或以各種方式來實踐或實施。同樣，應理解，本文中所採用之詞組及術語係出於說明目的且不應視為限制性。此外，本發明不限於磁性感測器或任何其他特定類型之裝置。
應瞭解，為清晰起見而在單獨實施例之上下文中所闡述之本發明之特定特徵亦可在一單個實施例中組合提供。相反，為簡潔起見而在一單個實施例之上下文中所闡述之本發明之各種特徵亦可單獨提供或以任何合適子組合提供。
一般而言，如熟習此項技術者習知，使用如圖1A中所展示之一晶圓102作為將複數個裝置(例如，磁場感測器104-n)提供於其上之基礎。通常，晶圓102由一半導體材料(例如，矽)製成，但本發明之實施例不限於此且可使用其他基底材料，如熟習此項技術者眾所周知。如下文將更詳細地論述，在本發明之一項實施例中，每一磁場感測器104包含一第一部分106及一第二部分108。
現在參考圖1B，第一部分106可含有相對於彼此定向之一X軸磁力計110及一Y軸磁力計112以便沿著一各別X、Y軸偵測一磁場。第二部分108包含一Z軸磁力計114。在第二部分108上定向Z軸磁力計114以使得當第二部分108沿著一虛擬鉸鏈116垂直於第一部分106定向時磁力計104-n則能夠沿全部三個軸X、Y、Z偵測一磁場。
作為一概述，如圖2中所展示之一方法200在步驟204處開始，其中在晶圓102上增堆支援(舉例而言)基於AMR技術之一磁力計或磁場感測器必需之電路組件。如熟習此項技術者習知，可取決於晶圓102之大小提供複數個此類裝置104。可使用眾所周知之程序(諸如微影及薄膜高導磁合金材料沈積)來製造此等裝置。隨後，步驟208，藉由可
藉由使用晶圓再分佈層(RDL)技術形成之一鉸接區域或區段(下文將對其進行更詳細地闡述)將自第一部分106至第二部分108之信號路徑耦合在一起。
熟習此項技術者將理解，通常在涉及移動一導線接合墊時使用RDL技術。然而在本發明中，雖然未必移動接合墊，但可利用同一RDL技術以耦合第一部分與第二部分。
如下文將更詳細地闡述，在一磁場感測器之一項實施例中，每一裝置104-n藉由將晶圓102之一部分及其他材料自下面移除而具備一鉸接區域，步驟212。作為一最後程序之部分，安裝裝置104-n以使得第一部分106與第二部分108彼此正交(亦即，垂直)以便建立磁性X軸、Y軸、Z軸定向，步驟216。當然，應注意，第一部分與第二部分未必需要彼此正交且可提供任何角度。
因此，一基板由一單個平面材料製造且具備橋接或鉸接區域以便允許兩個部分隨後經配置而相對於彼此成一期望角度。因此，所製造裝置係可彎曲的。
根據習知晶圓處理技術處理如圖3A中所展示之具有一下部表面302及一上部表面304之一晶圓102以形成用於形成包含分別放置於上部表面302上之第一連接墊305、第二連接墊306及第三連接墊307之一磁場感測器必需之電路。此等連接墊305、306及307可由若干導電金屬(舉例而言，銅、金、銀等)中之任一者製成。隨後，在上部表面304上沈積一鈍化層308，如圖3B中所展示。然而，鈍化層308經組態以使得連接墊305、306及307之一實質部分保持曝露。接下來，將一下部絕緣層310沈積於鈍化層308上方，但類似於鈍化層308之沈積，連接墊305、306及307保持曝露。應注意，存在保證任何所沈積層並不覆蓋任何特定區域之若干習知技術。舉例而言，此等程序包含光遮蔽或蝕刻。
然後提供將連接墊305及連接墊306連接至彼此之一耦合條帶312。因此，此等兩個連接墊305、306藉由耦合條帶312電耦合至彼此，如圖3C中所展示。
然後將一上部絕緣層314沈積於下部絕緣層310之經曝露部分及耦合條帶312上方，如圖3D中所展示。然而，上部絕緣層314經組態以使得其並不覆蓋第三連接墊307，反而，第三連接墊307實際上保持曝露。
一旦完成晶圓處理，亦即，已沈積全部層或條帶以完成裝置之製造，且晶圓102已經過任何其他程序步驟，即必須將裝置104-n自晶圓102自身切除。然而，根據本發明之一項實施例，在自晶圓102切割個別裝置104-n之前，切除每一裝置104-n之一部分以形成一間隙320，如圖3E中所展示。
間隙320位於在第一連接墊305與第二連接墊306之間的耦合條帶312下方或對應於耦合條帶312的晶圓102之彼部分中。可藉由刀片鋸割、雷射鋸割或藉由具有適當遮蔽之一蝕刻操作針對每一裝置104-n在晶圓102中形成間隙320。在任何情況下，自背部表面302穿過晶圓102且穿過鈍化層308切割晶圓102，使下部絕緣層310、耦合條帶312及上部絕緣層314未經觸動。另外，甚至可移除下部絕緣層310或其一部分以形成間隙320。因此，如上文所闡述之每一裝置104-n藉由下部絕緣層310之一剩餘部分、耦合條帶312及上部絕緣層314將第一部分106耦合至第二部分108以界定一可摺疊橋接部分324。在此情形中，耦合條帶312將第一連接墊305電耦合至第二連接墊306。因此，耦合至此等各別連接墊之任何電路皆透過此耦合條帶312耦合。
應注意，圖3A至圖3E表示裝置之一側視圖且可存在亦自第一部分106耦合至第二部分108之眾多其他連接墊305-n及306-n。因此，參考圖4，一裝置之一俯視圖展示透過上部絕緣層314曝露之類似於第三
連接墊307之若干連接墊307-n及在上部絕緣層下方跨越間隙320將第一部分106上之連接墊305-n耦合至第二部分108上之其他連接墊306-n之若干耦合條帶312-n。因此，熟習此項技術者將理解，複數個耦合條帶312-n在電路層之增堆中彼此處於同一層級。
由於裝置300藉由可摺疊橋接部分324之操作而係可彎曲的，因此可摺疊橋接部分324中之彼等層或條帶係為促進可在不折斷之情況下彎曲之一厚度及/或材料。此類材料包含但不限於金屬、半導體、絕緣體等。熟習此項技術者將理解，可在可摺疊橋接部分324中使用各種材料(導電及非導電)以提供本文中所闡述之功能性。
一旦一裝置104-n與晶圓分離，其則連接至將處理磁場感測器輸出以形成一磁場感測器總成之額外電路(舉例而言，一ASIC裝置)。現在參考圖5A，提供一印刷電路板(PCB)504且使用晶粒附著處理512將一間隔件508視情況附著至PCB 504之一上部表面。藉由相同晶粒附著處理512將一基底裝置516附著至間隔件508。基底裝置516具有在其上部表面上之複數個裝置觸點518-n。
毗鄰間隔件508及基底裝置516定位一磁場感測器裝置104-n以使得裝置104之第二部分108垂直於第一部分106。參考圖5B，磁場感測器裝置104可藉由(舉例而言)由一「取放」裝置拾取來定位或由一晶粒接合器直接放置至PCB 504上以使得第二部分108在接觸基底裝置516時位移，如所展示。可摺疊橋接部分324之可撓性允許第二部分108相對於第一部分106彎曲。
隨後，藉由使用環氧樹脂或底填充526將第一部分106及第二部分108附著至PCB 504及/或基底裝置516(如圖5C中所展示)以維持第一部分106與第二部分108之間的正交性。
使用接合導線528-n來將連接墊306-n附接至基底裝置接觸墊518-n。使用另一組接合導線530-n來將基底裝置516之接觸墊519-n耦合至
PCB 504之PCB觸點524。然後囊封及/或模製包括PCB 504、基底裝置516及磁場感測器104之整個裝置(如圖6中所展示)以提供用於隨後整合至(舉例而言)一行動電話中之一單個裝置。
另一選擇係，可在不使用一ASIC裝置之情形下建立第一部分106與第二部分108之正交性，如圖12A及圖12B中所展示，舉例而言。此處，PCB 504具有(舉例而言)藉由晶粒附著處理512附著至PCB512之一上部表面之一導引間隔件1202。然後拾取裝置104且將其放置至PCB 504上以使得當裝置104被帶到PCB 504時第二部分108與導引間隔件1202接觸。與導引間隔件1202之此接觸由於導引間隔件1202之高度及其相對於.第一部分106之位置而使第二部分108偏轉以與第一部分106成一直角。藉助晶粒附著處理512(舉例而言，環氧樹脂)維持第一部分106與第二部分108之間的關係，且亦可包含在形成所有連接且完成測試之後灌封材料。此外，類似於上文所闡述之實施例，可在必要時附接接合導線(未展示)。
熟習此項技術者將理解，導引間隔件1202可經組態以建立第一部分與第二部分之間的任何期望角度且不僅係90°。
現在將相對於圖15A、圖15B及圖16闡述圖3D及圖3E中所展示之實施例之一修改。具體而言，一裝置1500大體上類似於裝置300，惟第一連接墊、第二連接墊及第三連接墊305至307中之每一者分別耦合至第一導通體、第二導通體及第三導通體1505至1507除外。第一導通體、第二導通體及第三導通體1505至1507中之每一者分別與一第一、第二及第三導通體墊1515至1517端接。第一導通體、第二導通體及第三導通體1505至1507可稱為「穿矽導通體」。如圖15B中所展示，形成間隙320且導通體在可係必要時允許對第一部分及第二部分上之電路之接達。熟習此項技術者將理解，並非全部連接墊可具有一對應導通體，且因此將未必接達全部連接墊。
參考圖16，可在其中一導引件1554定位於其上之一基板1552(舉例而言，一PCB)上定向裝置1500。導引件1554可具有定位於其上之一導引墊1558。基板1552之一上部表面可具有提供於其上之第一導引墊1562及第二導引墊1566。裝置1500在朝向基板1552向下且接近於導引件1554放置時將允許第一部分與第二部分經定向而相對於彼此成期望角度。第一導通體墊、第二導通體墊及第三導通體墊1515至1517經組態以對置導引墊1558及第一基板接觸墊1562以及第二基板接觸墊1566且可藉由如習知之若干種方法(包含但不限於波銲法、球柵陣列等)中之任一者連接。因此，可使自裝置上之電路至基板1552或導引件1554之一電接觸成為可能。
另外，熟習此項技術者將理解，可將一各向異性導電膜(ACF)或一各向異性導電膏(ACP)放置於導引件1554與裝置1500之間連同在必要之情況下進行凸塊處理以便在其間形成一電連接。
類似於上文所闡述之第一實施例的本發明之一第二實施例亦始於具有一上部表面304及一背部表面302之一晶圓102，如圖7A中所展示。藉由若干習知技術中之任一者將第一連接墊705、第二連接墊706及第三連接墊707安置於上部表面304上。隨後，將一鈍化層708安置於上部表面304上，然而，使連接墊705、706及707曝露。類似地，將一下部絕緣層710安置於鈍化層708上方但亦使連接墊705、706及707曝露。
將一耦合條帶712安置於下部絕緣層710之一部分上方以便將第二連接墊706電耦合至第三連接墊707，如圖7B中所展示。
將一上部絕緣層714提供於下部絕緣層710及耦合條帶712上方。然而，遮蔽上部絕緣層714以便使第一連接墊705以及耦合至第二連接墊706的耦合條帶712之部分曝露，如圖7C中所展示。
將一第一導電凸塊716安置於對應於第一連接墊705的上部絕緣
層714中之開口中，如圖7D中所展示。將一第二導電凸塊717提供於上部絕緣層714中以與對應於第二連接墊706的耦合條帶712之經曝露部分耦合。
將一第一可焊接部分718耦合至第一導電凸塊716且將一第二可焊接部分719耦合至第二導電凸塊717，如圖7E中所展示。類似於上文關於自晶圓102移除一裝置之說明，穿過晶圓102切割一間隙720，在一項實例中穿過背部表面302、穿過晶圓主體102及鈍化層708接達間隙720，如圖7E中所展示。因此，絕緣層710、耦合條帶712及上部絕緣層714在一第一部分801與一第二部分803之間形成一可摺疊橋接部分801。
由於裝置700藉由可摺疊橋接部分801之操作係可彎曲的，因此可摺疊橋接部分801中之彼等層或條帶係為促進可在不折斷之情況下彎曲之一厚度及/或材料。此類材料包含但不限於金屬、半導體、絕緣體等。熟習此項技術者將理解，可在可摺疊橋接部分801中使用各種材料(導電及非導電)以提供本文中所闡述之功能性。如圖8中所展示，裝置之一俯視圖，可看到第一可焊接部分718-n及第二可焊接部分719-n可自上部絕緣層714接達(亦即，延伸)。第二可焊接部分719-n電耦合至對應第三連接墊707-n。因此，熟習此項技術者將理解，複數個耦合條帶712-n彼此處於同一層級。
現在磁場感測器800必須與一基底裝置整合在一起，類似於上文所闡述之第一實施例。因此，參考圖9A，一PCB 904具備附著912至PCB 904之一頂部表面之一基底裝置908。如上文，可藉由若干習知附著技術中之任一者實現基底裝置908至PCB 904之附著912。基底裝置908之一頂部表面分別包含第一基底裝置接觸墊916、第二基底裝置接觸墊918及第三基底裝置接觸墊920。PCB 904亦包含至少一個PCB接觸墊906。
在附著程序中，反轉且定向磁場感測器800以使得可焊接部分719與基底裝置接觸墊916對準且可焊接部分718與第二基底裝置接觸墊918對準，如圖9B中所展示。一旦如此對準感測器800，第二部分803則繞可摺疊橋接部分801彎曲以便相對於第一部分802正交定向。然後藉由(舉例而言)環氧樹脂917之施加將裝置800維持於彼定向中。然後提供一接合導線922以將第三基底裝置接觸墊920附接至PCB接觸墊906，如圖9C中所展示。
另一選擇係，如圖9D中所展示，藉由習知凸塊處理技術中之任一者可將一第一凸塊930放置於第一基底裝置接觸墊916上且可將一第二凸塊934放置於第二基底裝置接觸墊918上。可將一各向異性導電膜(ACF)或一各向異性導電膏(ACP)938放置於基底裝置908與感測器800之間。熟習此項技術者將理解如何提供且放置ACF或ACP以便實現感測器800與基底裝置908之間的連接。
如圖10中之裝置之透視圖中所展示，提供複數個接合導線920-n以將複數個信號自基底裝置908耦合至PCB 904。類似於第一實施例，然後藉助環氧樹脂或其他封裝技術覆蓋PCB 904、基底裝置908及所附著感測器800之總成以便提供用於隨後插入至一裝置(舉例而言，具有GPS能力之一電話)中之一單個整體裝置。
在本發明之另一實施例中，提供一或多個金屬條帶以便加強可摺疊部分。現在參考圖11A，類似於圖4中所展示之裝置之一裝置1100包含自第一部分106延伸至第二部分108之複數個金屬條帶1104-n。在與耦合條帶312-n相同之層級處提供此等金屬條帶1104-n，但金屬條帶1104-n不將第一部分106上之一電路耦合至第二部分108上之一電路。金屬條帶1104-n提供跨越可摺疊橋接部分324之額外強度。
現在參考圖11B，類似於圖8中所展示之裝置之一裝置1110包含自第一部分106延伸至第二部分108之複數個金屬條帶1114-n。在與耦
合條帶712-n相同之層級處提供此等金屬條帶1114-n，但金屬條帶1114-n不將第一部分802上之一電路耦合至第二部分803上之一電路。金屬條帶1114-n提供跨越可摺疊橋接部分801之額外強度。
現在將相對於圖17A、圖17B及圖18闡述圖7D及圖7E中所展示之實施例之一修改。具體而言，一裝置1600大體上類似於裝置700，惟第一連接墊、第二連接墊及第三連接墊705至707中之每一者分別耦合至第一導通體、第二導通體及第三導通體1605至1607除外。第一導通體、第二導通體及第三導通體1605至1607中之每一者分別與一第一、第二及第三導通體接觸墊1615至1617端接。第一導通體、第二導通體及第三導通體1605至1607可稱為「穿矽導通體」。如圖17B中所展示，形成間隙720且該等導通體在可係必要時允許對第一部分及第二部分上之電路之接達。熟習此項技術者將理解，並非全部連接墊可具有一對應導通體，且因此將未必接達全部連接墊。
參考圖18，可在基底裝置908上定向裝置1600，類似於上文已闡述之彼情形。有利地，第一接觸墊、第二接觸墊及第三接觸墊1615至1617然後可「在外部」用於連接。如圖19中所展示，第一導通體接觸墊、第二導通體接觸墊及第三導通體接觸墊1615至1617可呈現用於藉由(舉例而言)接合導線焊接連接之多個位置。
另外，熟習此項技術者將理解，可將一各向異性導電膜(ACF)或一各向異性導電膏(ACP)放置於基底裝置908與裝置1600之間連同在必要之情況下進行凸塊處理以便在其間形成一電連接。
在本發明之另一實施例中，不是界定裝置具有一個間隙在其間之兩個部分，而是界定兩個間隙在其間之三個部分。有利地，在一個三維(3D)感測器應用之情形中，可使裝置彎曲以具有兩個成角度部分。
現在參考圖13，一裝置1300包含第一部分1304、第二部分1308
及第三部分1312，其中一第一間隙1316在第一部分1304與第二部分1308之間且一第二間隙1320在第二部分1308與第三部分1312之間。一第一可摺疊橋接部分1324跨越第一間隙1316延伸且一第二可摺疊橋接部分1328跨越第二間隙1320延伸。以與上文關於層及條帶之沈積以及基板材料之移除已闡述相同之一方式形成可摺疊橋接部分及間隙。
裝置1300可包含在其表面上製作之一感測器結構。因此，在一3D感測器應用之情形中，每一部分1304、1308及1312可具有在表面上製作之一各別感測器結構P、D、S。在一項實例中，如下文將論述，分別在第二部分1308及第三部分1312上之感測器D、S沿由箭頭D、S表示之一第一方向定向且第一區段1304上之感測器P沿由箭頭P表示之一第二方向定向。
現在參考圖14A，為自裝置1300獲得平面外感測，一基板1404(舉例而言，一印刷電路板(PCB))具備(舉例而言)藉由環氧樹脂1416或任何其他習知機構附著至基板1404之一上部表面之第一間隔件1408及第二間隔件1412。然後將裝置1300放置於基板1404上以使得第一部分1304及第三部分1312中之每一者相對於第二部分1308在平面外，成一相同角度X。
另一選擇係，參考圖14B，不是建立PCB 1404以實現平面外組態，而是可將凸塊1420、1422分別放置於第一部分1304及第三部分1312之底部上。凸塊1420、1422將經定大小以將兩個部分1304、1312維持於期望角度處。
因此，當第一部分1304及第三部分1312處於相同傾斜角度X時，各別感測器P、S將具有相同平面外感測分量。因此，若第一感測器P之一輸出係SP且第三感測器S之一輸出係SS，則和SP+SS係一平面外感測信號SOP，且差SP-SS係一平面內感測信號SIP。
第二部分1308可操作為用於接合導線之一互連及搭接空間以便
與系統中之其他裝置(諸如舉例而言，一ASIC裝置)介接。此外，第二部分1308上之感測器可係選用的但可操作為一額外平面內感測器。
可使用一取放機器來將裝置1300放置至基板1404上。當取放機器下推裝置1300時，第一部分1304及第三部分1312將因彼等間隔件1408、1412而向上偏轉以形成經界定角度X。此角度X可係0度與90度之間的任何角度。在一項實施例中，可選擇一最佳值，舉例而言，30度。
另一選擇係，可將裝置1300放置於諸如一ASIC之一裝置之頂部上且然後將ASIC附著至另一基板(舉例而言，一PCB)作為一最後封裝之部分。出於電互連或其他目的，可在必要時附接接合導線。
在裝置1300之一變化形式中，可消除第一部分1304或第三部分1312中之任一者以減小大小及成本。在此一情形中，上文所闡述之平面外感測信號SOP不再有效。可然後藉由比較平面內感測器SD與剩餘平面外感測器SP或SS之輸出判定一平面外函數。雖然SOP之一殘留誤差可在一羅盤中產生一航向誤差係可能的，但可藉由應用一適當校正演算法減小此一誤差。
在本發明之另一實施例中，藉由併入有一可撓性組件而由一單個平面基板(舉例而言，一晶圓)形成一個多平面裝置。
一般而言，如熟習此項技術者習知，使用如圖20A中所展示之一晶圓102作為將複數個裝置1900-n提供於其上之基礎。通常，晶圓102由一半導體材料(例如，矽)製成，但本發明之實施例不限於此且可使用其他基底材料，如熟習此項技術者眾所周知。如下文將更詳細地論述，在本發明之此實施例中，每一裝置1900-n包含一第一部分1904、一第二部分1908及一第三部分1912，其中一第一清除區1916在第一部分1904與第二部分1908之間且一第二清除區1920在第一部分1904與第三部分1912之間。
現在參考圖20B，第一部分1904、第二部分1908及第三部分1912可含有可期望的且藉由諸多習知方法中之任一者定位或增堆之任何類型之電路或組件。然而，有必要不在清除區1916、1920中之任一者中放置任何電路或功能裝置。
作為一製造方法之一概述，如圖21中所展示之一方法2000在步驟2004處開始，其中在晶圓102上增堆複數個裝置1900。如熟習此項技術者習知，可取決於晶圓102之大小提供複數個此類裝置1900。可使用眾所周知之程序(諸如舉例而言，微影及薄膜材料沈積)來製造此等裝置。另外，步驟2008，每一裝置經配置以具有將裝置1900之至少兩個部分彼此分離開之至少一個清除區。
接下來，步驟2012，將一可撓性膜至少在每一裝置1900下面附著至晶圓之一底部表面。另一選擇係，可使用膠帶或電鍍金屬取代可撓性膜。隨後，步驟2016，自每一裝置之一頂部表面向下至可撓性膜移除晶圓中之每一清除區。一旦自由區已經切除，即自晶圓切割每一個別裝置(步驟2020)以用於在必要時進行隨後額外處理。
現在參考圖22A，裝置1900之一剖面，基板102包含一塊可撓性材料，舉例而言，附著至一底部表面之一膜2102。僅僅出於闡釋性目的，第一部分1904經展示為具有已在一上部表面中保持曝露之兩個連接墊2108、2112。可已經以類似於上文已闡述之方式之一方式形成此等連接墊。當然，熟習此項技術者將理解，可存在未經曝露而是經覆蓋之多個連接墊及/或墊。第二部分1908包含一連接墊2104且第三部分包含一連接墊2116。第一清除區1916及第二清除區1920中之每一者不含來自毗鄰部分中之任一者之任何組件。
如上文參考方法2000中之步驟2016所闡述，移除自由區1916、1920中之每一者中之材料向下至可撓性膜部分2102。可藉由刀片鋸割、雷射鋸割、具有適當遮蔽之一蝕刻操作或藉由前述方法之任何組
合移除基板102上之任何上部經沈積層之材料。如圖22B中所展示之裝置1900係自由區1916、1920之移除之結果。應注意，不必移除全部晶圓材料，此乃因可留下不影響膜部分2102之可撓性之某些材料。
有利地，可撓性部分2102允許第一部分9104、第二部分1908及第三部分1912以一平面外方式定向，如圖22C中所展示。因此已自一平面內製造程序形成一平面外載體。
因此，使裝置1900之一平面外配置成為可能，如圖23中所展示。此處，一基板2202(舉例而言一PCB)包含安裝於其一上部表面上之一導引件或支撐件2204。然後以類似於上文所闡述之方式之一方式將裝置1900放置於支撐件2204上以使得第一部分1904與第三部分1912彼此成一預定角度。可藉由(舉例而言)環氧樹脂或任何其他習知機構附著裝置1900。應注意，在此實例性裝置1900中不存在第二部分，但可存在第二部分，然而為闡釋簡單起見而展示僅兩個部分。基板2202可包含一基板接觸墊2212以用於連接至第三部分1912之連接墊2116。視情況，基板接觸墊2116可包含藉由一凸塊程序提供之一凸塊2208以用於藉由一接合導線2216連接至基板接觸墊2212。熟習此項技術者將理解，存在用於提供此類連接之諸多習知方式。
現在參考圖24A，本發明之一實施例包含在建構上類似於圖3D中所展示之裝置300之一裝置2400，裝置2400包含間隙之一替代版本。此處，一間隙具備成角度壁而不是如前述實施例中所展示之直壁，藉此允許一個部分相對於另一部分之各種定位。為形成裝置2400，最初，藉由(舉例而言)一V形刀片切割而在基板材料102中形成一第一楔間隙2404。當然，熟習此項技術者將理解，可使用其他方法或工具來形成第一楔間隙。然而，調整該刀片切割以便不損壞在形成可摺疊部分之下部絕緣層310及耦合條帶312連同上部絕緣層314下面之鈍化層308。因此，設定該刀片以移除距鈍化層308遠於W之一距離處之材
料。第一楔間隙2404可具有可取決於材料、刀片之銳度及任何其他設計考量因素而選擇之一初始角度V。
隨後，如圖24B中所展示，修改第一楔間隙2404以形成一膨脹楔間隙2406。可藉由(舉例而言)藉由諸多習知微影程序及諸如此類中之任一者蝕刻基板材料102而形成膨脹楔間隙2406。當然，熟習此項技術者將理解，可使用其他方法或工具來形成膨脹楔間隙。因此，膨脹楔間隙2406具有帶有一寬度T之一「平坦」部分，如所展示。
跨越基板102之底部放置一層晶粒附著膜2408且因此覆蓋膨脹楔間隙2406，如圖24C中所展示。晶粒附著膜2408係可撓性的且不包含某些量之黏性且此晶粒附著膜可自(舉例而言)Hitachi Chemical公司購得。
膨脹楔間隙2406及晶粒附著膜2408之提供允許第一部分2412及第二部分2416經配置而相對於彼此成一預定角度。因此，可藉由可摺疊部分之操作(如上文所闡述)相對於第二部分1416移動第一部分2412，從而產生圖25中所展示之組態。如所展示，藉由相對於第二部分2416移動第一部分2412而減小膨脹楔間隙2406。係一可撓性膜之晶粒附著膜2408將趨向摺疊至楔間隙2406中。一般而言，寬度T係膜1408之厚度之大約兩倍。
由於晶粒附著膜2408之黏性，因此裝置2400將維持於將促進裝置2400安裝於一隨後總成中之定向中。
現在參考圖26，在本發明之另一實施例中，一裝置2600可具備多個膨脹楔間隙2406-1、2406-2作為圖13中所展示之裝置1300之一修改。晶粒附著膜2408允許裝置2600彎曲成一「U」形，如圖27中所展示。
應注意，可將本文中所闡述之封裝應用於磁性感測器，舉例而言，一電子羅盤。此外，可將該封裝應用於除適合放置於一晶圓或類
似平面基板上之任何電路以外之加速計感測器、迴轉儀感測器及電場感測器。
更進一步，一裝置可具有多個可摺疊部分(舉例而言，一個在一頂部表面上且另一個在底部表面上)以提供基板之不同組態。
在如此闡述本發明之至少一項實施例之數個特徵之後，應瞭解，熟習此項技術者將容易地想到各種更改、修改及改良。此類更改、修改及改良意欲係本發明之部分且意欲在本發明之範疇內。因此，前述說明及圖式僅係藉由實例之方式，且應依據隨附申請專利範圍及其等效物之適當建構判定本發明之範疇。
Claims (42)
- 一種可摺疊半導體晶圓基板，其包括：一第一半導體基板部分，其包括一第一上部表面；一第二半導體基板部分，其包括一第二上部表面，其中該第一半導體基板部分及該第二半導體基板部分來自同一單個半導體晶圓基板；及該半導體晶圓基板之一可摺疊橋接部分，其將該第一半導體基板部分耦合至該第二半導體基板部分，其中該可摺疊橋接部分包括：該半導體晶圓基板之一耦合條帶，其自該第一半導體基板部分延伸至該第二半導體基板部分；及自該單個半導體晶圓基板切割之一間隙，其對應於該耦合條帶之一部分且界定於該第一半導體基板部分與該第二半導體基板部分之間。
- 如請求項1之可摺疊半導體晶圓基板，進一步包含：第一電路，其安置於該第一表面上；及第二電路，其安置於該第二表面上，其中該可摺疊橋接部分進一步包含：該半導體晶圓基板之一第一絕緣層，其自該第一半導體基板部分延伸至該第二半導體基板部分；及該半導體晶圓基板之一第二絕緣層，其自該第一半導體基板部分延伸至第二半導體基板部分，其中該耦合條帶係安置於該第一絕緣層之一區段上，其中該第二絕緣層係安置於該耦合條帶之一區段上，及其中該第二電路包括可透過第二絕緣層中之一開口接達之至少一個接觸墊。
- 如請求項2之可摺疊半導體晶圓基板，其中該至少一個接觸墊經組態以接納焊料。
- 如請求項1之可摺疊半導體晶圓基板，其中該耦合條帶包括一可重複彎曲之材料。
- 如請求項1之可摺疊半導體晶圓基板，其進一步包括：第一電路，其安置於該第一表面上；及第二電路，其安置於該第二表面上。
- 如請求項5之可摺疊半導體晶圓基板，其中該第一電路及該第二電路中之至少一者包括至少一個磁場感測器。
- 如請求項5之可摺疊半導體晶圓基板，其中該可摺疊橋接部分將該第一電路電耦合至該第二電路。
- 如請求項5之可摺疊半導體晶圓基板，其中該第一電路包括：一第一磁場感測器，其用以沿著一第一方向偵測一磁場；及一第二磁場感測器，其用以沿著一第二方向偵測該磁場。
- 如請求項8之可摺疊半導體晶圓基板，其中：該第一磁場感測器與該第二磁場感測器相對於彼此定向以使得該第一方向與該第二方向彼此正交。
- 如請求項8之可摺疊半導體晶圓基板，其中該第二電路包括：一第三磁場感測器，其用以沿著一第三方向偵測該磁場。
- 如請求項1之可摺疊半導體晶圓基板，其中該可摺疊橋接部分進一步包括：一第一絕緣層，其自該第一半導體基板部分延伸至該第二半導體基板部分，其中該耦合條帶安置於該第一絕緣層之一區段上。
- 如請求項11之可摺疊半導體晶圓基板，其中該可摺疊橋接部分進一步包括：一第二絕緣層，其自該第一半導體基板部分延伸至該第二半導體基板部分，其中該第二絕緣層安置於該耦合條帶之一區段上。
- 如請求項12之可摺疊半導體晶圓基板，其中該第一絕緣層、該耦合條帶及該第二絕緣層中之每一者包括一可重複彎曲之材料。
- 如請求項11之可摺疊半導體晶圓基板，其中該可摺疊橋接部分進一步包括：至少一個可重複彎曲之金屬條帶。
- 如請求項14之可摺疊半導體晶圓基板，其中該至少一個金屬條帶安置於該第一絕緣層之一部分上。
- 如請求項1之可摺疊半導體晶圓基板，其中藉由自一開始基板在該可摺疊橋接部分下方移除材料而界定該間隙，且其中：該開始基板中之該間隙經形成而具有彼此平行之相對壁。
- 如請求項1之可摺疊半導體晶圓基板，其中藉由自一開始基板在該可摺疊橋接部分下方移除材料而界定該間隙，且其中：該開始基板中之該間隙經形成而具有彼此不平行之相對壁。
- 如請求項1之可摺疊半導體晶圓基板，其進一步包括：一可撓性材料，其附著至該第一半導體基板部分之一第一下部表面及該第二半導體基板部分之一第二下部表面，其中該可撓性材料跨越界定於該第一半導體基板部分與該第二半導體基板部分之間的該間隙。
- 如請求項1之可摺疊半導體晶圓基板，其中：該第一半導體基板部分具有安置於其上之第一磁場感測器及第二磁場感測器以分別沿著第一方向及第二方向偵測一磁場，該第一方向與該第二方向彼此正交；該第二半導體基板部分具有安置於其上之一第三磁場感測器以沿著一第三方向偵測該磁場；及該可摺疊橋接部分包括：一第一絕緣層；一耦合條帶，其自該第一半導體基板部分延伸至該第二半導體基板部分且安置於該第一絕緣層之一區段上；一第二絕緣層，其安置於該耦合條帶之一區段上；及該間隙，其界定於該第一半導體基板部分與該第二半導體基板部分之間。
- 一種製造一可摺疊半導體晶圓基板之方法，其包括：提供具有一晶圓主體部分、一上部表面及一下部表面之一半導體晶圓基板；界定該半導體晶圓基板之一第一半導體基板部分及一第二半導體基板部分；提供自該第一半導體基板部分延伸至該第二半導體基板部分之該半導體晶圓基板之一可摺疊橋接部分；及移除該晶圓主體部分之若干部分且形成對應於該可摺疊橋接部分之至少一部分之自該半導體晶圓基板切割之一間隙。
- 如請求項20之方法，其中提供該可摺疊橋接部分進一步包括：提供自該第一半導體基板部分延伸至該第二半導體基板部分之至少一個可重複彎曲之金屬條帶。
- 如請求項20之方法，其中移除該晶圓主體之若干部分包括以下各項中之至少一者：刀片鋸割；雷射鋸割；及經遮蔽蝕刻。
- 如請求項20之方法，其中提供該可摺疊橋接部分包括：提供自該第一半導體基板部分延伸至該第二半導體基板部分之一第一耦合條帶。
- 如請求項23之方法，其中提供該可摺疊橋接部分包括：在該上部表面之一部分上沈積在該第一耦合條帶下面自該第一半導體基板部分延伸至該第二半導體基板部分之一第一鈍化層。
- 如請求項23之方法，其中移除該晶圓主體之該等部分包括：在該下部表面處開始，移除材料且使該耦合條帶實質上完整無損。
- 如請求項25之方法，其中移除該晶圓主體之若干部分包括：移除晶圓主體材料以形成具有彼此平行之相對壁之一間隙。
- 如請求項25之方法，其中移除該晶圓主體之若干部分包括：移除晶圓主體材料以形成具有彼此不平行之相對壁之一間隙。
- 如請求項23之方法，其進一步包括：沈積自該第一半導體基板部分延伸至該第二半導體基板部分且與該第一耦合條帶實質上共面之至少一個金屬條帶。
- 如請求項20之方法，其進一步包括：跨越該間隙提供自該第一半導體基板部分之一第一下部表面延伸至該第二半導體基板部分之一第二下部表面之一可撓性材料。
- 一種可摺疊半導體晶圓基板，其包括：一第一半導體基板部分，其具有一第一上部表面及一第一下部表面；一第二半導體基板部分，其具有一第二上部表面及一第二下部表面，其中該第一半導體基板部分及該第二半導體基板部分來自同一單個半導體晶圓基板；及該半導體晶圓基板之一可摺疊部分，其將該第一半導體基板部分耦合至該第二半導體基板部分，其中該可摺疊部分包括附著至該第一下部表面及該第二下部表面之一可撓性材料。
- 如請求項30之可摺疊半導體晶圓基板，其中該可撓性材料係以下各項中之一者：一可撓性膜及一金屬。
- 如請求項30之可摺疊半導體晶圓基板，其進一步包括以下各項中之至少一者：第一電路，其安置於該第一上部表面上；及第二電路，其安置於該第二上部表面上。
- 如請求項30之可摺疊半導體晶圓基板，其進一步包括：一第一磁場感測器，其用以沿著一第一方向偵測一磁場，安置於該第一半導體基板部分上；及一第二磁場感測器，其用以沿著一第二方向偵測該磁場，安置於該第二半導體基板部分上。
- 如請求項33之可摺疊半導體晶圓基板，其中：該第一磁場感測器與該第二磁場感測器相對於彼此定向以使得在該第一半導體基板部分與該第二半導體基板部分經配置而彼此成一直角時該第一方向與該第二方向彼此正交。
- 如請求項30之可摺疊半導體晶圓基板，其中藉由自一開始基板移除材料以在該開始基板中形成對應於該可摺疊部分之一間隙而界定該第一半導體基板部分及該第二半導體基板部分。
- 如請求項35之可摺疊半導體晶圓基板，其中該開始基板中之該間隙經形成而具有彼此平行之相對壁。
- 如請求項35之可摺疊半導體晶圓基板，其中該開始基板中之該間隙經形成而具有彼此不平行之相對壁。
- 一種製造一可摺疊半導體晶圓基板之方法，其包括：提供具有一主體部分、一上部表面及一下部表面之一半導體晶圓基板；界定沿自該上部表面向下穿過該晶圓主體部分至該下部表面之一方向延伸之至少一個不含電路區；將一可重複彎曲之材料至少在經界定至少一個不含電路區之每一者下面附著至該半導體晶圓基板之該下部表面；及自該半導體晶圓基板之頂部表面向下至該可重複彎曲之材料移除對應於該經界定不含電路區的該晶圓主體之部分，但不移除該可重複彎曲之材料。
- 如請求項38之方法，其中移除對應於該經界定之不含電路區之該晶圓主體部分之部分包括以下各項中之至少一者：刀片鋸割；雷射鋸割；及經遮蔽蝕刻。
- 如請求項38之方法，其中該可重複彎曲之材料係以下各項中之一者：一膜及一金屬。
- 如請求項38之方法，其進一步包括：在其中未界定不含電路區之該半導體晶圓基板之該上部表面上提供一或多個裝置。
- 如請求項38之方法，其中移除對應於該經界定之不含電路區之該晶圓主體部分之部分包括：移除少於該對應晶圓主體部分之全部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/426,341 US20130249542A1 (en) | 2012-03-21 | 2012-03-21 | Foldable substrate |
| US13/426,341 | 2012-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201351596A TW201351596A (zh) | 2013-12-16 |
| TWI664707B true TWI664707B (zh) | 2019-07-01 |
Family
ID=49211188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102108906A TWI664707B (zh) | 2012-03-21 | 2013-03-13 | 可摺疊基板 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20130249542A1 (zh) |
| JP (1) | JP2015520840A (zh) |
| KR (1) | KR101681175B1 (zh) |
| CN (1) | CN104204754B (zh) |
| DE (1) | DE112013001580T5 (zh) |
| TW (1) | TWI664707B (zh) |
| WO (1) | WO2013142185A1 (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8934257B1 (en) * | 2012-05-30 | 2015-01-13 | Juniper Networks, Inc. | Apparatus and methods for coplanar printed circuit board interconnect |
| US9202789B2 (en) * | 2014-04-16 | 2015-12-01 | Qualcomm Incorporated | Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package |
| US11647678B2 (en) | 2016-08-23 | 2023-05-09 | Analog Devices International Unlimited Company | Compact integrated device packages |
| US10697800B2 (en) * | 2016-11-04 | 2020-06-30 | Analog Devices Global | Multi-dimensional measurement using magnetic sensors and related systems, methods, and integrated circuits |
| DE102017206105A1 (de) * | 2017-04-10 | 2018-10-11 | Robert Bosch Gmbh | Verfahren zum Herstellen eines elektronischen Steuermoduls |
| EP3795076B1 (en) | 2018-01-31 | 2023-07-19 | Analog Devices, Inc. | Electronic devices |
| EP4025926A4 (en) * | 2019-09-06 | 2023-11-08 | Lexmark International, Inc. | SENSOR ARRANGEMENT FOR READING A MAGNETIC PUF |
| KR102289703B1 (ko) * | 2019-12-31 | 2021-08-17 | 한국과학기술원 | 칩 스케일 원자시계 |
| US20220157680A1 (en) * | 2020-11-19 | 2022-05-19 | Apple Inc. | Flexible Package Architecture Concept in Fanout |
| CN114093770A (zh) | 2021-10-27 | 2022-02-25 | 珠海越亚半导体股份有限公司 | 埋嵌封装结构及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008496A (en) * | 1988-09-15 | 1991-04-16 | Siemens Aktiengesellschaft | Three-dimensional printed circuit board |
| US5224023A (en) * | 1992-02-10 | 1993-06-29 | Smith Gary W | Foldable electronic assembly module |
| US7655527B2 (en) * | 2006-11-07 | 2010-02-02 | Infineon Technologies Austria Ag | Semiconductor element and process of manufacturing semiconductor element |
| US20110126632A1 (en) * | 2009-11-30 | 2011-06-02 | Freescale Semiconductor, Inc. | Laterally integrated mems sensor device with multi-stimulus sensing |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3213359A (en) * | 1963-01-15 | 1965-10-19 | Gen Dynamics Corp | Non-inductive hall-cell magnetometer |
| US5754409A (en) * | 1996-11-06 | 1998-05-19 | Dynamem, Inc. | Foldable electronic assembly module |
| US6021048A (en) * | 1998-02-17 | 2000-02-01 | Smith; Gary W. | High speed memory module |
| JP4378617B2 (ja) * | 2001-07-17 | 2009-12-09 | Ｓｍｃ株式会社 | 微小電気機械センサー |
| US7378566B2 (en) * | 2002-12-13 | 2008-05-27 | Kimberly-Clark Worldwide, Inc. | Absorbent core including folded substrate |
| US7294591B2 (en) * | 2002-12-13 | 2007-11-13 | Kimberly-Clark Worldwide, Inc. | Absorbent composite including a folded substrate and an absorbent adhesive composition |
| US7153256B2 (en) * | 2003-03-07 | 2006-12-26 | Neuronetics, Inc. | Reducing discomfort caused by electrical stimulation |
| US7057116B2 (en) * | 2003-06-02 | 2006-06-06 | Intel Corporation | Selective reference plane bridge(s) on folded package |
| US6991961B2 (en) * | 2003-06-18 | 2006-01-31 | Medtronic, Inc. | Method of forming a high-voltage/high-power die package |
| US7399054B2 (en) * | 2005-10-11 | 2008-07-15 | Silverbrook Research Pty Ltd | Printhead assembly comprising wicking channel |
| JP4544231B2 (ja) * | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
| US8201325B2 (en) * | 2007-11-22 | 2012-06-19 | International Business Machines Corporation | Method for producing an integrated device |
| US8080736B2 (en) * | 2009-02-18 | 2011-12-20 | Teledyne Scientific & Imaging, Llc | Non-planar microcircuit structure and method of fabricating same |
| US8395381B2 (en) * | 2010-07-09 | 2013-03-12 | Invensense, Inc. | Micromachined magnetic field sensors |
| KR101099586B1 (ko) * | 2010-11-12 | 2011-12-28 | 앰코 테크놀로지 코리아 주식회사 | 수직 실장형 반도체 패키지 |
| US9278655B2 (en) * | 2011-08-08 | 2016-03-08 | Faurecia Interior Systems, Inc. | Foldable substrates for motor vehicles and methods for making the same |
-
2012
- 2012-03-21 US US13/426,341 patent/US20130249542A1/en not_active Abandoned
-
2013
- 2013-03-13 WO PCT/US2013/030792 patent/WO2013142185A1/en active Application Filing
- 2013-03-13 DE DE112013001580.3T patent/DE112013001580T5/de not_active Ceased
- 2013-03-13 TW TW102108906A patent/TWI664707B/zh active
- 2013-03-13 CN CN201380014771.XA patent/CN104204754B/zh active Active
- 2013-03-13 KR KR1020147029451A patent/KR101681175B1/ko active IP Right Grant
- 2013-03-13 JP JP2015501750A patent/JP2015520840A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008496A (en) * | 1988-09-15 | 1991-04-16 | Siemens Aktiengesellschaft | Three-dimensional printed circuit board |
| US5224023A (en) * | 1992-02-10 | 1993-06-29 | Smith Gary W | Foldable electronic assembly module |
| US7655527B2 (en) * | 2006-11-07 | 2010-02-02 | Infineon Technologies Austria Ag | Semiconductor element and process of manufacturing semiconductor element |
| US20110126632A1 (en) * | 2009-11-30 | 2011-06-02 | Freescale Semiconductor, Inc. | Laterally integrated mems sensor device with multi-stimulus sensing |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104204754A (zh) | 2014-12-10 |
| WO2013142185A1 (en) | 2013-09-26 |
| KR101681175B1 (ko) | 2016-12-01 |
| CN104204754B (zh) | 2017-03-01 |
| WO2013142185A8 (en) | 2013-11-28 |
| JP2015520840A (ja) | 2015-07-23 |
| US20130249542A1 (en) | 2013-09-26 |
| DE112013001580T5 (de) | 2014-11-27 |
| KR20150006835A (ko) | 2015-01-19 |
| TW201351596A (zh) | 2013-12-16 |
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