TWI662658B - 積體電路封裝基板、半導體封裝體及半導體封裝體的製造方法 - Google Patents

積體電路封裝基板、半導體封裝體及半導體封裝體的製造方法 Download PDF

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Abstract

積體電路(IC)封裝基板包括本體、至少一第一導線、至少一第二導線及至少一凸出焊墊。第一導線嵌入本體中。第二導線嵌入本體中。凸出焊墊設置在第一導線上。凸出焊墊自本體凸出，且凸出焊墊配置來與半導體晶片之焊料部電性接觸。根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定凸出焊墊與第二導線之間的第一間隔。此外，本揭露亦提供具有IC封裝基板的半導體封裝體及半導體封裝體之製造方法。

Description

積體電路封裝基板、半導體封裝體及半導 體封裝體的製造方法
本案是有關於一種積體電路封裝基板、一種半導體封裝體及一種半導體封裝體的製造方法。
隨著積體電路(integrated circuits；ICs)的進步與發展，封裝體尺寸已從雙列直插封裝體(dual in-line packages；DIPs)減小到扁平封裝體、無引腳晶片載體(leadless chip carriers；LCCs)、及晶片尺寸封裝體(chip-scale packages；CSPs)。類比與數位積體電路類型可用於DIP中。舉例來說，DIP可用於電阻器封裝、開關、發光二極體(light-emitting diode；LED)分段與柱狀圖顯示器及機電繼電器。DIP亦使用於試驗電路板(breadboard)，係用於教育、設計開發或裝置測試的暫時安裝排列。
然而，為了滿足對高效能、小尺寸及高速電子裝置的新需求，半導體封裝體已持續改良。為了在電子裝置之有限空間內封裝更多電子組件，封裝體尺寸已變得愈來愈小。電 子裝置可經由使用CSP作為電子組件來微型化，例如智慧型手機及平板電腦。CSP可分類為以下種類：引腳架構CSP(leadframe-based CSP；LFCSP)、軟性基板CSP、覆晶CSP(flip-chip CSP；FCCSP)、剛性基板CSP及晶圓級重佈線CSP(wafer-level redistribution CSP；WL-CSP)。另外，覆晶(flip chip；FC)係一種CSP類型。
本揭露之一技術態樣為一種積體電路(IC)封裝基板。
根據本揭露一實施方式，一種積體電路封裝基板包括本體、至少一第一導線、至少一第二導線及至少一凸出焊墊。第一導線嵌入本體中。第二導線嵌入本體中。凸出焊墊設置在第一導線上。凸出焊墊自本體凸出，且凸出焊墊配置來與半導體晶片之焊料部電性接觸。根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定凸出焊墊與第二導線之間的第一間隔。
本揭露之一技術態樣為一種半導體封裝體。
根據本揭露一實施方式，一種半導體封裝體包括積體電路(IC)封裝基板及半導體晶片。積體電路(IC)封裝基板包括本體、至少一第一導線、至少一第二導線及至少一凸出焊墊。第一導線嵌入本體中。第二導線嵌入本體中。凸出焊墊自本體凸出。凸出焊墊在本體上之垂直投影的至少一部分與第一導線在本體上之垂直投影重疊。半導體晶片接合至IC封裝基 板，且半導體晶片具有與凸出焊墊電性接觸的焊料部。凸出焊墊之寬度及第一導線之寬度被決定以形成凸出焊墊與第二導線之間的第一間隔。
本揭露之一技術態樣為一種半導體封裝體之製造方法。
根據本揭露一實施方式，一種半導體封裝體之製造方法包括以下步驟。根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定半導體封裝體之積體電路(IC)封裝基板之至少一第一導線上的凸出焊墊與IC封裝基板之第二導線之間的第一間隔。在IC封裝基板之本體上形成第一導線與第二導線及凸出焊墊。將半導體封裝體之半導體晶片接合至IC封裝基板，使得半導體晶片之焊料部與IC封裝基板之凸出焊墊電性接觸。
100‧‧‧積體電路封裝基板
100a‧‧‧積體電路封裝基板
100b‧‧‧積體電路封裝基板
100c‧‧‧積體電路封裝基板
110‧‧‧本體
111‧‧‧第一表面
120a‧‧‧第一導線
120b‧‧‧第一導線
121‧‧‧第二表面
122a‧‧‧側壁
122b‧‧‧側壁
130‧‧‧第二導線
140‧‧‧凸出焊墊
140a‧‧‧凸出焊墊
140b‧‧‧凸出焊墊
140c‧‧‧凸出焊墊
200‧‧‧半導體封裝體
200a‧‧‧半導體封裝體
200b‧‧‧半導體封裝體
200c‧‧‧半導體封裝體
220‧‧‧半導體晶片
222‧‧‧焊料部
224‧‧‧半導體基板
226‧‧‧導電凸塊
A‧‧‧寬度
B‧‧‧寬度
C‧‧‧寬度
d‧‧‧第一間隔
D‧‧‧第二間隔
L1‧‧‧中線
L2‧‧‧中線
L3‧‧‧中線
P‧‧‧間距
S‧‧‧偏移量
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
當結合所附圖式閱讀時，以下詳細描述將較容易理解本揭露之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖繪示根據本揭露之一些實施方式之積體電路(IC)封裝基板之剖面圖。
第2圖繪示具有第1圖中所示之IC封裝基板的半導體封裝體之剖面圖。
第3圖繪示根據本揭露之一些實施方式之IC封裝基板之剖 面圖。
第4圖繪示具有第3圖中所示之IC封裝基板的半導體封裝體之剖面圖。
第5圖繪示根據本揭露之一些實施方式之IC封裝基板之剖面圖。
第6圖繪示具有第5圖中所示之IC封裝基板的半導體封裝體之剖面圖。
第7圖繪示根據本揭露之一些實施方式之IC封裝基板之剖面圖。
第8圖繪示具有第7圖中所示之IC封裝基板的半導體封裝體之剖面圖。
第9圖繪示根據本揭露之一些實施方式之半導體封裝體之製造方法之流程圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，該等實例僅為示例且並不意欲為限制性。舉例來說，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/ 或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)，因此可同樣解讀本文所使用之空間相對性描述詞。
本文所使用之術語「大約」、「約」或「近似」應大體意謂給定值或範圍之20%以內，較佳為10%以內，且更佳為5%以內。本文所給出之數值量為近似值，意謂若未明確陳述，可推斷術語「大約」、「約」或「近似」。
本文所使用之術語僅出於描述特定實施例之目的且並不欲限制本揭露。除非上下文另有清楚指示，本文所使用之單數形式「一(a/an)」及「該」意欲亦包括複數形式。應進一步理解，當在本說明書中使用時，術語「包含(comprises及/或comprising)」或「包括(includes及/或including)」或「具有(has及/或having)」指定所述特徵、區域、整體、步驟、操作、元件及/或組件的存在，但不排除一或更多個其他特徵、區域、整體、步驟、操作、元件、組件及/或上述之群組的存在或添加。
應理解，當一元件被稱作位於另一元件「上」時，該元件可直接位於另一元件上或兩者之間可存在介入元件。相比之下，當一元件被稱作「直接」位於另一元件「上」時，則 不存在介入元件。本文所使用之術語「及/或」包括一或更多個關聯列出項目之任何及所有組合。
除非另有定義，否則本文所使用之全部術語(包括技術及科學術語)具有與本揭露所屬技術領域中的一般技術人員通常理解的相同含義。應進一步理解，諸如常用詞典中所定義之術語應解讀為具有與相關技術情境及本揭露中的含義一致的含義，且除非本文存在明確定義，否則不應以理想化或過於正式的意義來解讀該等術語。
現將詳細參閱本揭露之實施例，在所附圖式中繪示該等實施例之實例。在圖式及描述中盡可能使用相同元件符號指示相同或相似部分。
覆晶係一種類型的CSP。當製造覆晶時，在矽晶片之頂面上設置焊球。此後，將晶片翻轉過來，且晶片之頂面朝向積體電路(IC)封裝基板，使得晶片之頂面上的焊球可與IC封裝基板上的焊墊對準。當將覆晶安裝至IC封裝基板時，焊球可被回焊而完成覆晶與IC封裝基板之間的互連。IC封裝基板可為無核心基板，不具有剛性核心層。因此，無核心基板容易經處理而減小通孔間距，使得無核心基板具有小的接點間距、精細圖案及良好傳輸特性之優勢。如此一來，可增加半導體晶片之導電接點之密度及IC封裝基板之導電接點之密度。然而，由於機械強度不足，IC封裝基板易於發生翹曲。一旦IC封裝基板翹曲，在半導體晶片與IC封裝基板之間將形成不良焊接。因此，無法有效提升半導體晶片與IC封裝基板之間的組裝良率。
第1圖繪示根據本揭露之一些實施方式之積體電路(IC)封裝基板100之剖面圖。IC封裝基板100包括本體110、至少一第一導線120a、至少一第二導線130及至少一凸出焊墊140。第一導線120a嵌入本體110中。與第一導線120a相鄰的第二導線130嵌入本體110中。凸出焊墊140設置於第一導線120a上且自本體110凸出。根據凸出焊墊140之製程偏差，藉由凸出焊墊140之寬度A及第一導線120a之寬度B決定凸出焊墊140與第二導線130之間的第一間隔d。
第一導線120a及第二導線130意指IC封裝基板100之導線的兩相鄰列，且第一導線120a未電性連接第二導線130。若第一導線120a電性連接第二導線130(例如，焊墊橋接或焊料橋接)，則將形成短路。
在一些實施方式中，凸出焊墊140之製程偏差可為約10μm，且由凸出焊墊140之寬度A及第一導線120a之寬度B決定的第一間隔d可大於約5μm。經由此配置，第一間隔d足夠寬，以防止電性接觸第一導線120a及第二導線130之偏移的凸出焊墊140產生焊墊橋接，以提升IC封裝基板100之良率。
此外，凸出焊墊140配置來與半導體晶片之焊料部電性接觸。當半導體晶片接合至IC封裝基板100時，第一間隔d亦足夠寬，以防止電性接觸偏移的凸出焊墊140及第二導線130的焊料部產生焊料橋接。
第2圖繪示具有第1圖中所示之IC封裝基板100的半導體封裝體200之剖面圖。同時參閱第1圖與第2圖，半導體 封裝體200包括IC封裝基板100及半導體晶片220。凸出焊墊140在本體110上之垂直投影的至少一部分與第一導線120a在本體110上之垂直投影重疊。半導體晶片220接合至IC封裝基板100，且半導體晶片220具有與IC封裝基板100之凸出焊墊140電性接觸的焊料部222。凸出焊墊140之寬度A及第一導線120a之寬度B被決定而形成凸出焊墊140與第二導線130之間的第一間隔d。
經由與焊料部222電性接觸的凸出焊墊140，可增加IC封裝基板100與半導體晶片220之間的接觸面積。如此一來，即使因機械強度不足而使IC封裝基板100易於發生翹曲，半導體晶片220之焊料部222仍可穩固地連接於凸出焊墊140，使得IC封裝基板100與半導體晶片220之間的組裝良率提升。
在一些實施方式中，第1圖之凸出焊墊140不具有製程偏差，使得凸出焊墊140對準第一導線120a。凸出焊墊140之寬度A實質上等於第一導線120a之寬度B。應注意，本文所使用之「實質上」可指示因製造誤差而發生的變化，例如10%的誤差，但並不用以限制本揭露。
此外，第二導線130之寬度C小於或實質上等於第一導線120a之寬度B。第二間隔D形成在第二導線130與第一導線120a之間。第二間隔D小於或實質上等於第一導線120a之寬度B。
另外，IC封裝基板100可進一步包括另一第一導線120b，且第二導線130位於第一導線120a、120b之間。間 距P形成在第一導線120a、120b之間。在一些實施方式中，間距P可由第一導線120a之側壁122a及第一導線120b之相應側壁122b定義。第一導線120a、120b、第二導線130及凸出焊墊140可藉由光微影技術形成，例如曝光製程、顯影製程及蝕刻製程。
此外，IC封裝基板100之本體110具有第一表面111，第一導線120a具有第二表面121，且第一表面111與第二表面121實質上共平面。IC封裝基板100之本體110的材質可包括玻璃纖維與聚丙烯，但並不用以限制本揭露。
半導體晶片220進一步包括半導體基板224及導電凸塊226。導電凸塊226連接至半導體基板224與焊料部222。半導體基板224可為製造積體電路及其他微電子裝置使用的半導體材料之薄片，例如矽晶體。半導體基板224可經微製造製程，諸如化學氣相沉積(chemical vapor deposition；CVD)製程、物理氣相沉積(physical vapor deposition；PVD)製程及圖案化製程。
應注意，在以下敘述中，將不再重複上文所敘述過之組件的連接關係與材料，僅描述其他類型的IC封裝基板。
第3圖繪示根據本揭露之一些實施方式之IC封裝基板100a之剖面圖。IC封裝基板100a包括本體110、第一導線120a、第二導線130及凸出焊墊140a。與第1圖實施方式不同的地方在於：凸出焊墊140a之寬度A小於第一導線120a之寬度B。
在一些實施方式中，凸出焊墊140a不具有製程偏 差，使得凸出焊墊140a對準於第一導線120a。
第4圖繪示具有第3圖中所示之IC封裝基板100a的半導體封裝體200a之剖面圖。同時參閱第3圖與第4圖，由於凸出焊墊140a位於第一導線120a上且自本體110凸出，因此經由電性接觸焊料部222的凸出焊墊140a可增加IC封裝基板100a與半導體晶片220之間的接觸面積。當因機械強度不足而使IC封裝基板100a發生翹曲時，半導體晶片220之焊料部222仍可穩固地連接於凸出焊墊140a。如此一來，可提升IC封裝基板100a與半導體晶片220之間的組裝良率。
第5圖繪示根據本揭露之一些實施方式之IC封裝基板100b之剖面圖。IC封裝基板100b包括本體110、第一導線120a、120b、第二導線130及凸出焊墊140b。第二間隔D形成在第二導線130與第一導線120a之間，且間距P形成在第一導線120a、120b之間。在一些實施方式中，間距P可由第一導線120a之中線L1及第一導線120b之中線L2定義。
與第3圖實施方式不同的地方在於：凸出焊墊140b具有製程偏差，使得凸出焊墊140b之中線L3及第一導線120a之中線L1彼此相距偏移量S。此外，凸出焊墊140b的一部分位於本體110之第一表面111上，且凸出焊墊140b之另一部分位於第一導線120a之第二表面121上。因此，凸出焊墊140b與第一導線120a保持電性接觸。
第6圖繪示具有第5圖中所示之IC封裝基板100b的半導體封裝體200b之剖面圖。同時參閱第5圖與第6圖，當間距P及第二間隔D實質上滿足不等式D≧P/4時，凸出焊墊 140b之寬度A及第一導線120a之寬度B實質上滿足不等式0<A/B≦0.75。設計者可決定凸出焊墊140b之適宜寬度A及第一導線120a之適宜寬度B，以實質上滿足上述不等式。
這樣的設計結果，凸出焊墊140b之預定寬度A及第一導線120a之預定寬度B可防止焊料部222與第二導線130電性接觸，且可防止凸出焊墊140b與第二導線130電性接觸。因此，焊料橋接、焊墊橋接及短路均不易發生在本揭露之半導體封裝體200b中，且可提升IC封裝基板100b與半導體晶片220之間的組裝良率及IC封裝基板100b之良率。
第7圖繪示根據本揭露之一些實施方式之IC封裝基板100c之剖面圖。第8圖繪示具有第7圖中所示之IC封裝基板100c的半導體封裝體200c之剖面圖。同時參閱第7圖與第8圖，IC封裝基板100c包括本體110、第一導線120a、120b、第二導線130及凸出焊墊140c。第二間隔D形成在第二導線130與第一導線120a之間，且間距P形成在第一導線120a、120b之間。在一些實施方式中，間距P可由第一導線120a之中線L1及第一導線120b之中線L2定義。與第3圖實施方式不同的地方在於：凸出焊墊140c具有製程偏差，使得凸出焊墊140c之中線L3及第一導線120a之中線L1彼此相距偏移量S。
當間距P及第二間隔D實質上滿足不等式10μm≦D<P/4時，凸出焊墊140c之寬度A及第一導線120a之寬度B實質上滿足不等式0<A/B≦0.45。設計者可決定凸出焊墊140c之適宜寬度A及第一導線120a之適宜寬度B，以實質上滿足上述不等式。
這樣的設計，凸出焊墊140c之預定寬度A及第一導線120a之預定寬度B可防止焊料部222與第二導線130電性接觸，並可防止凸出焊墊140c與第二導線130電性接觸。因此，焊料橋接、焊墊橋接及短路均不易發生在本揭露之半導體封裝體200c中，且可提升IC封裝基板100c與半導體晶片220之間的組裝良率及IC封裝基板100c之良率。
在以下描述中，將描述半導體封裝體之製造方法。
第9圖繪示根據本揭露之一些實施例之半導體封裝體之製造方法之流程圖。在步驟S1中，根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定半導體封裝體之積體電路(IC)封裝基板之至少一第一導線上的凸出焊墊與IC封裝基板之第二導線之間的第一間隔。
在一些實施方式中，可量測第一導線中至少兩者之間的間距P及第二導線與其中之一第一導線之間的第二間隔D。接著，可判斷間距P及第二間隔D實質上滿足不等式D≧P/4或10μm≦D<P/4中的一者。當間距P及第二間隔D實質上滿足不等式D≧P/4時，設計者可決定凸出焊墊之寬度A及第一導線之各者之寬度B實質上滿足不等式0<A/B≦0.75。或者，當間距P及第二間隔D實質上滿足不等式10μm≦D<P/4時，設計者可決定凸出焊墊之寬度A及第一導線之各者之寬度B實質上滿足不等式0<A/B≦0.45。設計者可使用所決定之寬度A及所決定之寬度B分別形成凸出焊墊及第一導線。
之後，在步驟S2中，在IC封裝基板之本體上形成 第一導線與第二導線及凸出焊墊。當在IC封裝基板之本體上形成第一導線與第二導線及凸出焊墊時，可在第一導線與第二導線及凸出焊墊上施以光微影製程，但並不用以限制本揭露。舉例來說，可利用電鍍製程形成第一導線與第二導線及凸出焊墊。
最後，在步驟S3中，將半導體封裝體之半導體晶片接合至IC封裝基板，使得半導體晶片之焊料部與IC封裝基板之凸出焊墊電性接觸。當半導體晶片接合至IC封裝基板時，可在半導體晶片及IC封裝基板上施以回焊處理。在半導體晶片之焊料部與IC封裝基板之凸出焊墊經由回焊處理而電性接觸後，可得到本揭露之半導體封裝體，例如第2圖、第4圖、第6圖及第8圖中所示之半導體封裝體。
為了防止IC封裝基板之翹曲而減少IC封裝基板與半導體晶片之間的組裝良率及IC封裝基板之良率，IC封裝基板之第一導線上的凸出焊墊配置來與半導體晶片之焊料部電性接觸，且根據凸出焊墊之製程偏差決定凸出焊墊與相鄰第一導線的第二導線之間的第一間隔，來設計凸出焊墊之寬度及第一導線之寬度。當將半導體晶片接合至具有凸出焊墊的IC封裝基板時，半導體晶片之焊料部因增加的接觸面積而穩固地連接於凸出焊墊。此外，凸出焊墊之預定寬度及第一導線之預定寬度防止焊料部與第二導線電性接觸，並防止凸出焊墊與第二導線電性接觸。如此一來，焊料橋接、焊墊橋接及短路均不易發生在本揭露之半導體封裝體中，以提升IC封裝基板與半導體晶片之間的組裝良率及IC封裝基板之良率。
根據一些實施方式，積體電路(IC)封裝基板包括本體、至少一第一導線、至少一第二導線及至少一凸出焊墊。第一導線嵌入本體中。第二導線嵌入本體中。凸出焊墊設置在第一導線上。凸出焊墊自本體凸出，且凸出焊墊配置來與半導體晶片之焊料部電性接觸。根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定凸出焊墊與第二導線之間的第一間隔。
根據一些實施方式，半導體封裝體包括積體電路(IC)封裝基板及半導體晶片。積體電路(IC)封裝基板包括本體、至少一第一導線、至少一第二導線及至少一凸出焊墊。第一導線嵌入本體中。第二導線嵌入本體中。凸出焊墊自本體凸出。凸出焊墊在本體上之垂直投影的至少一部分與第一導線在本體上之垂直投影重疊。半導體晶片接合至IC封裝基板，且半導體晶片具有與凸出焊墊電性接觸的焊料部。凸出焊墊之寬度及第一導線之寬度被決定以形成凸出焊墊與第二導線之間的第一間隔。
根據一些實施方式，半導體封裝體之製造方法包括以下步驟。根據凸出焊墊之製程偏差，藉由凸出焊墊之寬度及第一導線之寬度決定半導體封裝體之積體電路(IC)封裝基板之至少一第一導線上的凸出焊墊與IC封裝基板之第二導線之間的第一間隔。在IC封裝基板之本體上形成第一導線與第二導線及凸出焊墊。將半導體封裝體之半導體晶片接合至IC封裝基板，使得半導體晶片之焊料部與IC封裝基板之凸出焊墊電性接觸。
儘管參看本揭露之某些實施例已相當詳細地描述了本揭露，但其他實施例係可能的。因此，所附申請專利範圍之精神及範疇不應受限於本文所含實施例之描述。
將對熟習此項技術者顯而易見的是，可在不脫離本揭露之範疇或精神的情況下對本揭露之結構實行各種修改及變化。鑒於上述，本揭露意欲涵蓋本揭露之修改及變化，前提是該等修改及變化屬於以下申請專利範圍之範疇內。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (9)

  1. 一種積體電路(IC)封裝基板，包含：一本體；至少一第一導線，嵌入該本體中；至少一第二導線，嵌入該本體中；以及至少一凸出焊墊，設置在該第一導線上，其中該凸出焊墊自該本體凸出，且該凸出焊墊配置來與一半導體晶片之一焊料部電性接觸，且根據該凸出焊墊之一製程偏差，藉由該凸出焊墊之一寬度及該第一導線之一寬度決定該凸出焊墊與該第二導線之間的一第一間隔，該等第一導線中的至少兩者之間的一間距P及該第二導線與該等第一導線其中之一之間的一第二間隔D實質上滿足以下不等式：D≧P/4；以及0<A/B≦0.75，其中A為該凸出焊墊之該寬度，且B為該等第一導線之各者之該寬度。
  2. 一種積體電路(IC)封裝基板，包含：一本體；至少一第一導線，嵌入該本體中；至少一第二導線，嵌入該本體中；以及至少一凸出焊墊，設置在該第一導線上，其中該凸出焊墊自該本體凸出，且該凸出焊墊配置來與一半導體晶片之一焊料部電性接觸，且根據該凸出焊墊之一製程偏差，藉由該凸出焊墊之一寬度及該第一導線之一寬度決定該凸出焊墊與該第二導線之間的一第一間隔，該等第一導線中的至少兩者之間的一間距P及該第二導線與該等第一導線其中之一之間的一第二間隔D實質上滿足以下不等式：10μm≦D<P/4；以及0<A/B≦0.45，其中A為該凸出焊墊之該寬度，且B為該等第一導線之各者之該寬度。
  3. 如請求項1或2所述之IC封裝基板，其中該第二導線之一寬度小於或實質上等於該第一導線之該寬度。
  4. 如請求項1或2所述之IC封裝基板，其中該第二導線與該第一導線之間的一第二間隔小於或實質上等於該第一導線之該寬度。
  5. 一種半導體封裝體，包含：一積體電路(IC)封裝基板，該IC封裝基板包含：一本體；至少一第一導線，嵌入該本體中；至少一第二導線，嵌入該本體中；以及至少一凸出焊墊，自該本體凸出，其中該凸出焊墊在該本體上之一垂直投影的至少一部分與該第一導線在該本體上之一垂直投影重疊；以及一半導體晶片，接合至該IC封裝基板且具有一焊料部，該焊料部直接接觸該第一導線與該凸出焊墊，其中該凸出焊墊之一寬度及該第一導線之一寬度被決定以形成該凸出焊墊與該第二導線之間的一第一間隔。
  6. 如請求項5所述之半導體封裝體，其中該等第一導線中的至少兩者之間的一間距P及該第二導線與該等第一導線其中之一之間的一第二間隔D實質上滿足以下不等式：D≧P/4；以及0<A/B≦0.75，其中A為該凸出焊墊之該寬度，且B為該等第一導線之各者之該寬度。
  7. 如請求項5所述之半導體封裝體，其中該等第一導線中的至少兩者之間的一間距P及該第二導線與該等第一導線其中之一之間的一第二間隔D實質上滿足以下不等式：10μm≦D<P/4；以及0<A/B≦0.45，其中A為該凸出焊墊之該寬度，且B為該等第一導線之各者之該寬度。
  8. 一種半導體封裝體之製造方法，包含：根據一凸出焊墊之一製程偏差，藉由該凸出焊墊之一寬度及該第一導線之一寬度決定該半導體封裝體之一積體電路(IC)封裝基板之至少一第一導線上的該凸出焊墊與該IC封裝基板之一第二導線之間的一第一間隔；在該IC封裝基板之一本體上形成該第一導線與該第二導線及該凸出焊墊；以及將該半導體封裝體之一半導體晶片接合至該IC封裝基板，使得該半導體晶片之一焊料部直接接觸該第一導線與該IC封裝基板之該凸出焊墊。
  9. 如請求項8所述之半導體封裝體之製造方法，進一步包含：量測該等第一導線中的至少兩者之間的一間距P及該第二導線與該等第一導線其中之一之間的一第二間隔D；以及判斷該間距P及該第二間隔D實質上滿足以下不等式中的一者：D≧P/4或10μm≦D<P/4。
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