TWI648744B - Semiconductor memory device - Google Patents

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TWI648744B
TWI648744B TW106124818A TW106124818A TWI648744B TW I648744 B TWI648744 B TW I648744B TW 106124818 A TW106124818 A TW 106124818A TW 106124818 A TW106124818 A TW 106124818A TW I648744 B TWI648744 B TW I648744B
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小寺俊輔
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東芝記憶體股份有限公司
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Abstract

實施形態係提供一種可根據讀出方式輸出每扇區之錯誤校正結果之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：介面電路，其可與外部通信；記憶胞陣列，其包含可保持資料之記憶胞，以頁面單位讀出資料；及錯誤檢測電路，其檢測自記憶胞陣列讀出之資料之錯誤。經讀出之頁面單位大小之資料，係以經分割頁面單位之複數個第1單位檢測錯誤。介面電路係於並行執行自記憶胞陣列讀出之第1資料向外部之輸出，與第2資料之自記憶胞陣列之讀出之第1動作時，可向外部輸出基於就第1資料所檢測出之錯誤之資訊。資訊包含每第1單位檢測出之錯誤位元數、表示錯誤位元數是否超過某臨限值之值、或錯誤位元數中之最大值。

Description

半導體記憶裝置
本發明之實施形態係關於半導體記憶裝置。
作為半導體記憶裝置之NAND(Not and：與非)型快閃記憶體為已知。
實施形態提供一種可根據讀出方式輸出每扇區之錯誤校正結果之半導體記憶裝置。
實施形態之半導體記憶裝置具備：介面電路，其可與外部通信；第1記憶胞陣列，其包含可保持資料之記憶胞電晶體，以頁面單位讀出資料；及錯誤檢測電路，其檢測自上述第1記憶胞陣列讀出之資料之錯誤。經讀出之上述頁面單位大小之資料係以經分割上述頁面單位之複數個第1單位檢測錯誤。上述介面電路並行執行自上述第1記憶胞陣列讀出之第1資料向上述外部之輸出，與不同於上述第1資料之第2資料自上述第1記憶胞陣列之讀出之第1動作時，可向上述外部輸出基於就上述第1資料檢測出之上述錯誤之資訊。上述資訊包含每個上述第1單位檢測出之錯誤位元數、表示每個上述第1單位檢測出之錯誤位元數是否超過某臨限值之值、或每個上述第1單位檢測出之錯誤位元數中之最大值。
1‧‧‧控制器或主機機器
2、3‧‧‧半導體記憶裝置
11‧‧‧輸入輸出控制電路
12‧‧‧邏輯控制電路
13‧‧‧位址暫存器
14‧‧‧指令暫存器
15‧‧‧狀態暫存器
16‧‧‧定序器
17‧‧‧電壓產生電路
18‧‧‧ECC電路
19‧‧‧介面電路
21‧‧‧記憶胞陣列
21-0、21-1‧‧‧記憶胞陣列
22‧‧‧列解碼器
22-0、22-1‧‧‧列解碼器
23‧‧‧感測放大器
23-0、23-1‧‧‧感測放大器
24‧‧‧資料暫存器
24-0、24-1‧‧‧資料暫存器
24A~24D‧‧‧資料暫存器
25‧‧‧行解碼器
25-0、25-1‧‧‧行解碼器
30‧‧‧半導體基板
31~33‧‧‧n+雜質擴散區域
34‧‧‧區塊絕緣膜
35‧‧‧電荷蓄積層
36~40‧‧‧配線層
“H”‧‧‧位準
“L”‧‧‧位準
/CE‧‧‧信號
/RB‧‧‧信號
/RE‧‧‧信號
/WE‧‧‧信號
/WP‧‧‧信號
00h‧‧‧指令
05h‧‧‧指令
7Ah~7Dh‧‧‧指令
7×h‧‧‧指令
A0h‧‧‧位址
B0h‧‧‧位址
C0h‧‧‧位址
D0h‧‧‧位址
10h‧‧‧位址
20h‧‧‧位址
30h‧‧‧位址
40h‧‧‧位址
ADD‧‧‧位址
ADD-CA‧‧‧位址
ALE‧‧‧信號
BLK0‧‧‧信號
BLK1‧‧‧信號
BLK2‧‧‧信號
BF1_0~BF1_3‧‧‧錯誤位元數資訊
BF2_0~BF2_3‧‧‧錯誤位元數資訊
BF3_0~BF3_3‧‧‧錯誤位元數資訊
BF4_0~BF4_3‧‧‧錯誤位元數資訊
BFA_0~BFA_3‧‧‧可否校正資訊
BFB_0~BFB_3‧‧‧錯誤位元數資訊
BL、BL0~BL(m-1)‧‧‧位元線
CELSRC‧‧‧源極線
CLE‧‧‧信號
DAT‧‧‧資料
IO0‧‧‧信號
IO7‧‧‧信號
MT0~MT7‧‧‧記憶胞電晶體
NS‧‧‧串
NS0‧‧‧串
NS1‧‧‧串
PB0‧‧‧平面
PB1‧‧‧平面
STS-P0‧‧‧錯誤校正結果
STS-P1‧‧‧錯誤校正結果
S1_0~S1_3‧‧‧扇區位置資訊
S2_0~S2_3‧‧‧扇區位置資訊
S3_0~S3_3‧‧‧扇區位置資訊
S4_0~S4_3‧‧‧扇區位置資訊
SA_0~SA_3‧‧‧扇區位置資訊
SB_0~SB_3‧‧‧扇區位置資訊
Sect0~Sect3‧‧‧資料
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SI‧‧‧信號
SO‧‧‧信號
ST1~ST12‧‧‧步驟
ST21~ST27‧‧‧步驟
ST31~ST40‧‧‧步驟
ST41~ST44‧‧‧步驟
STS‧‧‧錯誤校正結果
tR‧‧‧期間
WL0~WL7‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。
圖2係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。
圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之剖面圖。
圖4(A)、(B)係用以說明第1實施形態之半導體記憶裝置之資料暫存器之構成之方塊圖。
圖5係用以說明第1實施形態之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
圖6係用以說明第1實施形態之半導體記憶裝置之多平面讀出動作之方塊圖。
圖7係用以說明第1實施形態之半導體記憶裝置之多平面讀出動作之指令順序。
圖8係用以說明第1實施形態之半導體記憶裝置之快取讀出動作之方塊圖。
圖9係用以說明第1實施形態之半導體記憶裝置之快取讀出動作之指令順序。
圖10係用以說明第1實施形態之半導體記憶裝置之多平面快取讀出動作之方塊圖。
圖11係用以說明第1實施形態之半導體記憶裝置之多平面快取讀出動作之指令順序。
圖12係用以說明第1實施形態之第1變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
圖13係用於第1實施形態之第1變化例之半導體記憶裝置之多平面讀 出動作之特徵表格。
圖14係用以說明第1實施形態之第1變化例之半導體記憶裝置之多平面讀出動作之指令順序。
圖15係用於第1實施形態之第1變化例之半導體記憶裝置之快取讀出動作之特徵表格。
圖16係用以說明第1實施形態之第1變化例之半導體記憶裝置之快取讀出動作之指令順序。
圖17係用於第1實施形態之第1變化例之半導體記憶裝置之多平面快取讀出動作之特徵表格。
圖18係用以說明第1實施形態之第1變化例之半導體記憶裝置之多平面快取讀出動作之指令順序。
圖19係用以說明第1實施形態之第2變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
圖20係用於第1實施形態之第2變化例之半導體記憶裝置之讀出動作之特徵表格。
圖21係用以說明第2實施形態之半導體記憶裝置之構成之方塊圖。
圖22係用以說明第2實施形態之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
圖23係用以說明第2實施形態之半導體記憶裝置之多平面讀出動作之指令順序。
圖24係用以說明第2實施形態之半導體記憶裝置之快取讀出動作之指令順序。
圖25係用以說明第2實施形態之半導體記憶裝置之多平面快取讀出動 作之指令順序。
圖26係用以說明第2實施形態之第1變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
圖27係用以說明第2實施形態之第1變化例之半導體記憶裝置之多平面讀出動作之指令順序。
圖28係用以說明第2實施形態之第1變化例之半導體記憶裝置之快取讀出動作之指令順序。
圖29係用以說明第2實施形態之第1變化例之半導體記憶裝置之多平面快取讀出動作之指令順序。
圖30係用以說明第2實施形態之第2變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。
以下，參考圖式對實施形態進行說明。另，以下說明中，對具有相同功能及構成之構成要件標註相同之參照符號。又，區分具有共通參照符號之複數個構成要素之情形時，進而對該共通參照符號標註接續之追加符號予以區分。另，對於複數個構成要素無需特別區分之情形時，對該複數個構成要素僅標註共通參照符號，不標註追加符號。
又，以下說明中，所謂「並行」執行2個動作，意指包含重複執行該2個動作期間。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。
1.1關於構成
首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1關於半導體記憶裝置之構成
首先，使用圖1對第1實施形態之半導體記憶裝置之構成進行說明。
如圖1所示，半導體記憶裝置2例如為NAND型快閃記憶體，與外部之控制器或主機機器1(以下，於第1實施形態中簡稱為控制器1)連接。
半導體記憶裝置2具備複數個平面PB(PB0及PB1)、輸入輸出控制電路11、邏輯控制電路12、位址暫存器13、指令暫存器14、狀態暫存器15、定序器16、電壓產生電路17、及ECC(Error correctng Code：糾錯編碼)電路18。平面PB0及PB1分別具備：記憶胞陣列21(21-0及21-1)、列解碼器22(22-0及22-1)、感測放大器23(23-0及23-1)、資料暫存器24(24-0及24-1)、以及行解碼器25(25-0及25-1)。
記憶體胞陣列21包含複數個區塊BLK(BLK0、BLK1、BLK2…)。於區塊BLK，分配有可識別是為哪一平面PB之哪一區塊BLK之位址。區塊BLK例如成為資料之抹除單位，同一區塊BLK內之資料被一起抹除。各區塊BLK包含複數個NAND串NS(NS0、NS1、…)。各NAND串NS包含與列(row)及行(column)建立對應之複數個記憶胞電晶體(未圖示)。另，記憶胞陣列21內之區塊數、1區塊BLK內之NAND串數可設定為任意數。
位於同一列之記憶胞電晶體與同一字元線連接，位於同一行之記憶胞電晶體與同一位元線連接。資料之讀出及寫入係對連接於同一字元線之複數個記憶胞電晶體一起進行。將該單位稱為「頁面」。1頁面量之資料包含例如實質資料與管理資料。實質資料係以稱為「扇區(sector)」之單位予以管理。1頁面包含例如4個扇區。管理資料包含例如用以錯誤校正之ECC資料(奇偶)。錯誤校正係對每扇區進行。
輸入輸出控制電路11與控制器1收發信號IO(IO0~IO7)。信號IO例 如係8位元之信號。信號IO係於半導體記憶裝置2與控制器1之間進行收發之資料之實體，包含位址、指令及資料。資料例如包含寫入資料及讀出資料。輸入輸出控制電路11將信號IO內之指令及位址分別傳送至位址暫存器13及指令暫存器14。又，輸入輸出控制電路11將寫入資料及讀出資料收發至ECC電路18及資料暫存器24。
邏輯控制電路12自控制器1接收信號/CE、CLE、ALE、/WE、/RE及/WP。信號/CE係用以啟動半導體記憶裝置2之晶片啟動(Chip Enable)信號。信號CLE係對半導體記憶裝置2通知信號CLE於“H(高)”位準期間，流動於半導體記憶裝置2之信號IO為指令之指令鎖存賦能(Command Latch Enable)信號。信號ALE係對半導體記憶裝置2通知信號ALE於“H”位準期間，流動於半導體記憶裝置2之信號IO為位址之位址鎖存啟動(Address Latch Enable)信號。又，信號CLE及ALE係對半導體記憶裝置2通知於信號CLE及ALE均為“L(低)”位準期間，流動於半導體記憶裝置2之信號IO為資料。信號/WE係指示信號/WE為“L”位準期間，將流動於半導體記憶裝置2之信號IO擷取至半導體記憶裝置2之寫入啟動(Write Enable)信號。信號/RE係指示對半導體記憶裝置2輸出信號IO之讀出啟動(Read Enable)信號。信號/WP係對半導體記憶裝置2指示禁止資料寫入及抹除之寫入保護(Write Protect)信號。
位址暫存器13自輸入輸出控制電路11接收經識別為位址之信號IO，並暫時保持。位址暫存器13例如將該保持之位址傳送至列解碼器22及感測放大器23。
指令暫存器14自輸入輸出控制電路11接收經識別為指令之信號IO，並暫時保持。指令暫存器14例如將該保持之指令傳送至定序器16。
狀態暫存器15保持半導體記憶裝置2之各種狀態資訊。狀態資訊中包含例如讀出動作時藉由ECC電路18產生之錯誤校正結果。另，狀態暫存器15較佳為為了與各種讀出方式對應，而以可同時保持複數個(例如4個)錯誤校正結果之方式構成。
定序器16自指令暫存器14接收指令，基於接收之指令按照順序控制半導體記憶裝置2整體。又，定序器16將信號/RB傳送至控制器1，並對外部通知半導體記憶裝置2之狀態。信號/RB係表示半導體裝置2為就緒狀態(接收來自外部之指令之狀態)，或為忙碌狀態(不接收來自外部之指令之狀態)之就緒忙碌(Read Busy)信號。
電壓產生電路17基於來自定序器16之指示，產生資料之寫入、讀出及抹除等動作所需要之電壓。電壓產生電路17例如將產生之電壓供給至記憶胞陣列21、列解碼器22及感測放大器23。
ECC電路18進行錯誤檢測處理及錯誤校正處理。更具體而言，資料之寫入時，基於自控制器1接收之資料，每扇區產生奇偶，將該奇偶與對應於該奇偶之實質資料傳送至資料暫存器24。資料之讀出時，基於自資料暫存器24傳送之資料中所含之奇偶，於每扇區產生校正子，檢測有無錯誤。且，檢測出錯誤時，特定該位元位置並校正錯誤，產生錯誤校正後資料。將產生之錯誤校正後資料例如傳送至資料暫存器24。又，ECC電路18產生錯誤校正結果作為錯誤校正處理之結果，並傳送至狀態暫存器15。錯誤校正結果例如包含扇區位置、錯誤位元數及可否校正資訊。扇區位置例如包含用以識別經執行該錯誤校正處理之扇區之資訊。錯誤位元數包含每扇區檢測出之錯誤位元之數量(錯誤位元數)。可否校正資訊表示錯誤校正處理可否正常執行。以下說明中，亦將錯誤位元數及可否校正資訊 一起簡稱為「錯誤位元數」。
列解碼器22自位址暫存器13接收位址中之列位址，基於該列位址選擇區塊BLK。且，對所選擇之區塊BLK經由列解碼器22傳送自電壓產生電路17供給之電壓。
感測放大器23於資料之讀出時，感測自記憶胞電晶體對位元線讀出之讀出資料，將經感測之讀出資料傳送至資料暫存器24。感測放大器23於資料之寫入時，經由位元線將寫入之寫入資料傳送至記憶胞電晶體。
資料暫存器24暫時保持寫入資料或讀出資料。資料暫存器24例如將保持之寫入資料發送至記憶胞陣列21。又，資料暫存器24例如將保持之讀出資料經由行解碼器25發送至ECC電路18及輸入輸出控制電路11。
行解碼器25自位址暫存器13接收位址中之行位址，自資料暫存器24讀出基於該行位址之行資料。
1.1.2關於記憶胞陣列之構成
其次，使用圖2對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明。圖2中，擷取記憶胞陣列21所含之1個區塊BLK而顯示。
如圖2所示，NAND串NS各者具備例如8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、及選擇電晶體ST2。另，記憶胞電晶體MT之個數並非限定於8個，亦可為16個或32個、64個、128個等，其數量並未限定。記憶胞電晶體MT具備包含控制閘極與電荷累積層之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。另，以下說明中所謂「連接」，亦包含之間介置其他可導電之要素之情形(即，電性連接之情形)。
區塊BLK內之所有選擇電晶體ST1之閘極共通地連接於選擇閘極線 SGD。又，區塊BLK內之所有選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別連接於字元線WL0~WL7。
又，同一列之NAND串NS之選擇電晶體ST1之另一端，連接於m條位元線BL(BL0~BL(m-1))(m為自然數)之任一者。又，位元線BL跨及複數個區塊BLK，共通地連接於同一行之NAND串NS。
又，選擇電晶體ST2之另一端共通地連接於源極線CELSRC。源極線CELSRC例如跨及複數個區塊BLK，共通地連接於NAND串NS。
繼而，使用圖3對記憶胞陣列21之剖面構造進行說明。圖3係顯示第1實施形態之半導體記憶裝置之記憶胞陣列之一部分之剖面構造之一例。
半導體記憶裝置2設置於半導體基板30上。以下說明中，將平行於半導體基板30表面之面設為XY平面，將垂直於XY平面之方向設為Z方向。又，X方向與Y方向彼此正交。
於半導體基板30之上部，設置p型井區域30p。於p型井區域30p之上部，沿Y方向設置例如複數個n+型雜質擴散區域31~33。p型井區域30p之上表面上之中，於n+型雜質擴散區域31之各者之間，設置區塊絕緣膜34。於區塊絕緣膜34之上表面上，設置例如作為浮游閘極(FG)發揮功能之電荷蓄積層35。電荷蓄積層35亦可為絕緣層。於電荷蓄積層35之上方，設置作為字元線WL發揮功能之配線層36(WL0~WL7)。配線層36之各者例如於X方向延伸。p型井區域30p之上方中，於n+型雜質擴散區域31及32之間，設置作為選擇閘極線SGD發揮功能之配線層37。p型井區域30p之上方中，於n+型雜質擴散區域31及33之間，設置作為選擇閘極線SGS發揮功能之配線層38。如以上，於p型井區域30p之上方，沿Y方向設置選擇電晶 體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1，構成1個NAND串NS。又，於n+型雜質擴散區域32及33之上表面，分別設置作為位元線BL及源極線CELSRC發揮功能之配線層39及40。
1.1.3.關於資料暫存器之構成
圖4係用以說明第1實施形態之半導體記憶裝置之資料暫存器之構成之方塊圖。於圖4(A)及圖4(B)中，分別顯示對應於平面PB0之資料暫存器24-0，及對應於平面PB1之資料暫存器24-1。
如圖4(A)所示，資料暫存器24-0包含資料暫存器24A及24C。資料暫存器24A包含暫存器A1及A2，資料暫存器24C包含暫存器C1及C2。暫存器A1、A2、C1及C2例如具有可保持1頁面量之資料之記憶體區域。
資料暫存器24A例如保持自記憶胞陣列21-0讀出之1頁面量之資料中，最初發送至輸入輸出控制電路11之預定資料。資料暫存器24C例如保持自記憶胞陣列21-0讀出之1頁面量之資料中，保持於資料暫存器24A之資料後發送至輸入輸出控制電路11之預定資料。即，資料暫存器24C於直至輸出保持於資料暫存器24A之資料為止之期間，可作為用以暫時保持自記憶胞陣列21-0讀出之資料之區域使用。
暫存器A1及C1例如暫時保持自記憶胞陣列21-0讀出之1頁面量之資料中，藉由ECC電路18進行錯誤校正前之資料。暫存器A2及C2例如暫時保持自記憶胞陣列21-0讀出之1頁面量之資料中，藉由ECC電路18進行錯誤校正後之資料。
又，如圖4(B)所示，資料暫存器24-1包含資料暫存器24B及24D。資料暫存器24B包含暫存器B1及B2，資料暫存器24D包含暫存器D1及D2。暫存器B1、B2、D1及D2例如具有可保持1頁面量之資料之記憶體區域。
資料暫存器24B例如保持自記憶胞陣列21-1讀出之1頁面量之資料中，最初發送至輸入輸出控制電路11之預定資料。資料暫存器24D例如保持自記憶胞陣列21-1讀出之1頁面量之資料中，保持於資料暫存器24B之資料後發送至輸入輸出電路11之預定資料。即，資料暫存器24D於直至輸出保持於資料暫存器24B之資料為止之期間，可作為用以暫時保持自記憶胞陣列21-1讀出之資料之區域使用。
暫存器B1及D1例如暫時保持自記憶胞陣列21-1讀出之1頁面量之資料中，藉由ECC電路18進行錯誤校正前之資料。暫存器B2及D2例如暫時保持自記憶胞陣列21-1讀出之1頁面量之資料中，藉由ECC電路18進行錯誤校正後之資料。
以下說明中，資料暫存器24A~24D係作為按照上述資料保持之規則保持讀出之資料者予以說明。但上述例只不過為一例，資料暫存器24A~24D不限於上述例，可按照任意規則保持資料。
1.2關於動作
接著，對第1實施形態之半導體記憶裝置之動作例進行說明。另，以下說明中，尤其區分資料自記憶胞陣列21向資料暫存器24之「讀出」，與資料自半導體記憶裝置2向控制器1之「輸出」。
1.2.1關於錯誤校正結果之輸出動作
首先，對錯誤校正結果之輸出動作進行說明。圖5係用以說明第1實施形態之半導體記憶裝置之錯誤校正結果之輸出動作之指令順序。圖5中，預先自記憶胞陣列21讀出資料，對該讀出之資料執行錯誤校正處理。且，對應於該讀出之資料之錯誤校正結果STS係作為狀態資訊，而保持於狀態暫存器15。
如圖5所示，控制器1發出指令“7×h”。指令“7×h”係對半導體記憶裝置2，指示根據各種讀出方式對於自記憶胞陣列21讀出之1頁面量之資料之錯誤校正結果STS之輸出的指令之總稱。各種讀出方式包含例如多平面讀出方式、快取讀出方式、及多平面快取讀出方式等，指令“7×h”包含對應於該各種讀出方式之可互相識別之複數個指令。針對指令“7×h”之詳情，以及多平面讀出方式、快取讀出方式及多平面快取讀出方式之詳情，於以下敘述。
若將指令“7×h”存儲於指令暫存器14，則定序器16特定出藉由對應於該指令“7×h”之讀出方式讀出之1頁面量之資料。且，自狀態暫存器15對輸入輸出控制電路11傳送關於該經特定之1頁面量之資料之錯誤校正結果STS。輸入輸出控制電路11例如遍及4週期，將對應於1頁面量之資料之錯誤校正結果STS分成資料Sect0~Sect3，並輸出至控制器1。資料Sect0~Sect3分別包含例如扇區0~扇區3之錯誤校正結果STS。
即，若發出指令“7×h”，則半導體記憶裝置2每扇區依序輸出對應於1頁面量之資料之錯誤校正結果STS。
另，控制器1於圖5所示之整個期間，將信號/CE維持在“L”位準，將信號/RB維持在“H”位準。又，對半導體記憶裝置2輸入指令時，控制器1斷言(assert)信號CLE(設為“H”位準)。又，自半導體記憶裝置2輸出錯誤校正結果STS時，控制器1切換信號/RE。
1.2.2關於多平面讀出動作
接著，對多平面讀出(Multi-plane reading)動作進行說明。
1.2.2.1關於動作之概要
圖6係用以說明第1實施形態之半導體記憶裝置之多平面讀出動作之 概要之方塊圖。圖6中，顯示多平面讀出動作之讀出資料與該讀出資料之錯誤校正結果STS於半導體記憶裝置2內進行通信之情形。又，圖6中，以步驟ST1~ST12表示自記憶胞陣列21讀出資料後，向輸入輸出控制電路11傳送該讀出資料為止之一連串通信之情形。步驟ST1~ST12例如係基於來自控制器1之指示，藉由定序器16而執行。
如圖6所示，於步驟ST1中，定序器16自記憶胞陣列21-0讀出資料，並傳送至資料暫存器24A內之暫存器A1。於步驟ST2中，自記憶胞陣列21-1讀出資料，並保持於資料暫存器24B內之暫存器B1。多平面讀出動作中，於平面PB0及PB1並行讀出資料。即，步驟ST1及ST2係並行執行。
於步驟ST3中，ECC電路18執行對保持於暫存器A1之讀出資料之錯誤檢測處理及錯誤校正處理，產生錯誤校正後資料、及錯誤校正結果STS-P0。錯誤校正結果STS-P0係對應於自平面PB0讀出之資料之錯誤校正結果STS。
於步驟ST4中，ECC電路18將步驟ST3中產生之錯誤校正後資料傳送至暫存器A2。
於步驟ST5中，ECC電路18將步驟ST3中產生之錯誤校正結果STS-P0傳送至狀態暫存器15。
於步驟ST6中，ECC電路18執行對保持於暫存器B1之讀出資料之錯誤檢測處理及錯誤校正處理，產生錯誤校正後資料、及錯誤校正結果STS-P1。錯誤校正結果STS-P1係對應於自平面PB1讀出之資料之錯誤校正結果STS。
於步驟ST7中，ECC電路18將步驟ST6中產生之錯誤校正後資料傳送至暫存器B2。
於步驟ST8中，ECC電路18將步驟ST6中產生之錯誤校正結果STS-P1傳送至狀態暫存器15。
於步驟ST9中，定序器16自狀態暫存器15讀出錯誤校正結果STS-P0，並經由輸入輸出控制電路11輸出至控制器1。
於步驟ST10中，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-P0，經由輸入輸出控制電路11輸出至控制器1。
於步驟ST11中，定序器16自狀態暫存器15讀出錯誤校正結果STS-P1，並經由輸入輸出控制電路11輸出至控制器1。
於步驟ST12中，定序器16將保持於暫存器B2之錯誤校正後資料作為輸出資料DAT-P1，經由輸入輸出控制電路11輸出至控制器1。
以上，多平面讀出動作結束。
1.2.2.2關於指令順序
圖7係用以說明第1實施形態之半導體記憶裝置之多平面讀出動作之指令順序。圖7係顯示用以實現圖6所示之多平面讀出動作之指令順序之一例。
如圖7所示，控制器1對半導體記憶裝置2依序發送指令“60h”、位址“ADD-P0”、指令“60h”、及位址“ADD-P1”。指令“60h”係指示對後續之位址所指定之平面PB之多平面讀出動作之指令。位址“ADD-P0”及“ADD-P1”分別包含指定平面PB0及PB1內之某頁面之資訊。即，若定序器16依序接收指令“60h”、位址“ADD-P0”、指令“60h”、及位址“ADD-P0”，則進行用以並行執行平面PB0對位址“ADD-P0”之讀出，與平面PB1對位址“ADD-P1”之讀出之設定。
接著，控制器1將指令“30h”發送至半導體記憶裝置2。指令 “30h”係指示自記憶胞陣列21讀出對應於即將發送之位址之資料的主旨之指令。即，此處，指令“30h”對半導體記憶裝置2指示自記憶胞陣列21-0及21-1並行讀出資料之主旨。又，指令“30h”表示不開始向控制器1輸出讀出之資料而保留，並有後續之指示。
若半導體記憶裝置2接收指令“30h”，則於期間tR之間，將信號R/B設為“L”位準，對控制器1通知忙碌狀態。定序器16於期間tR之間，控制記憶胞陣列21-0、21-1及ECC電路18等，執行圖6所示之步驟ST1~ST8。藉此，將自記憶胞陣列21-0及21-1讀出之資料之錯誤校正後資料分別保持於暫存器A2及B2，且將錯誤校正結果STS-P0及STS-P1個別地保持於狀態暫存器15。另，如上述，資料自記憶胞陣列21-0向暫存器A1之讀出，及資料自記憶胞陣列21-1向暫存器B1之讀出係並行執行。上述動作結束後，半導體記憶裝置2將信號R/B設為“H”位準，對控制器1通知就緒狀態。
接著，控制器1將指令“7Ah”發送至半導體記憶裝置2。指令“7Ah”係指令“7×h”所含之指令中之一者，例如係指示錯誤校正結果STS-P0向控制器1之輸出之指令。
若半導體記憶裝置2接收指令“7Ah”，則執行圖6所示之步驟ST9。即，定序器16將保持於狀態暫存器15之錯誤校正結果STS-P0輸出至控制器1。
控制器1基於該錯誤校正結果STS-P0，確認自平面PB0讀出之資料被正常地錯誤校正後，將指令“00h”發送至半導體記憶裝置2。指令“00h”相當於位址輸入接收指令，係命令用以自半導體記憶裝置2對控制器1輸出資料之動作之指令。接著，控制器1將位址“ADD-P0”發送至 半導體記憶裝置2。藉此，半導體記憶裝置2識別指示自平面PB0讀出之資料之輸出。
接著，控制器1將指令“05h”及位址“ADD-CA”發送至半導體記憶裝置2。指令“05h”係指示後續之位址“ADD-CA”中指定之行位址之資料讀出之指令。接著，控制器1將指令“E0h”發送至半導體記憶裝置2。指令“E0h”係基於即將指定之資訊，指示保持於資料暫存器24之資料向控制器1輸出之指令。
若半導體記憶裝置2接收指令“E0h”，則執行圖6所示之步驟ST10。即，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-P0輸出至控制器1。
接著，控制器1將指令“7Bh”發送至半導體記憶裝置2。指令“7Bh”係指令“7×h”所含之指令中之一者，例如係指示錯誤校正結果STS-P1之輸出之指令。
若半導體記憶裝置2接收指令“7Bh”，則執行圖6所示之步驟ST11。即，定序器16將保持於狀態暫存器15之錯誤校正結果STS-P1輸出至控制器1。
控制器1基於該錯誤校正結果STS-P1，確認自平面PB1讀出之資料被正常地錯誤校正後，將指令“00h”及位址“ADD-P1”發送至半導體記憶裝置2。半導體記憶裝置2基於位址“ADD-P1”，識別指示自平面PB1讀出之資料之輸出。接著，控制器1將指令“05h”、位址“ADD-CA”及指令“E0h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則執行圖6所示之步驟ST12。即，定序器16將保持於暫存器B2之錯誤校正後資料作為輸出資料 DAT-P1輸出至控制器1。
藉由如上動作，半導體記憶裝置2於多平面讀出動作中，可於輸出資料DAT-P0及DAT-P1之輸出前，將錯誤校正結果STS-P0及STS-P1個別地輸出至控制器1。
1.2.3關於快取讀出動作
接著，針對快取讀出(Cache reading)動作進行說明。
1.2.3.1關於動作之概要
圖8係用於說明第1實施形態之半導體記憶裝置之快取讀出動作之概要之方塊圖。圖8中，顯示快取讀出動作之讀出資料與該讀出資料之錯誤校正結果STS於半導體記憶裝置2內進行通信之情形。以下說明中，對應於第n次自記憶胞陣列21讀出之資料之錯誤校正結果STS及輸出資料DAT，分別表示為錯誤校正結果STS-(n)及輸出資料DAT-(n)(n為任意自然數)。
圖8中，以步驟ST21~ST27表示自記憶胞陣列21之資料讀出，及與該資料讀出並行執行之向控制器1輸出資料中通信之情形。步驟ST21~ST27例如係基於來自控制器1之指示，藉由定序器16而執行。另，以下，該快取讀出動作中，第(n+1)次自記憶胞陣列21-0讀出之資料之錯誤校正後資料，係作為輸出資料DAT-(n+1)而保持於暫存器C2。又，對應於輸出資料DAT-(n+1)之錯誤校正結果STS-(n+1)係保持於狀態暫存器15。且，圖8中，顯示該快取讀出動作中第(n+2)次自記憶胞陣列21-0讀出資料之情形。
如圖8所示，於步驟ST21中，定序器16將保持於暫存器C2之錯誤校正後資料傳送至暫存器A2。又，定序器16亦可將保持於暫存器C1之錯誤 校正前資料傳送至暫存器A1。
於步驟ST22中，定序器16執行該快取讀出動作中第(n+2)次自記憶胞陣列21-0之資料讀出，並傳送至資料暫存器24C內之暫存器C1。
於步驟ST23中，ECC電路18執行對保持於暫存器C1之讀出資料之錯誤檢測處理及錯誤校正處理，產生錯誤校正後資料及錯誤校正結果STS-(n+2)。
於步驟ST24中，ECC電路18將步驟ST23中產生之錯誤校正後資料傳送至暫存器C2。
於步驟ST25中，ECC電路18將步驟ST23中產生之錯誤校正結果STS-(n+2)傳送至狀態暫存器15。狀態暫存器15將錯誤校正結果STS-(n+2)與已保持之錯誤校正結果STS-(n+1)分開保持。
於快取讀出動作中，並行執行第(n+2)次讀出動作至此為止之步驟ST21~ST25及第(n+1)次輸出動作之後之步驟ST26及ST27。
於步驟ST26中，定序器16自狀態暫存器15讀出錯誤校正結果STS-(n+1)，經由輸入輸出控制電路11輸出至控制器1。
於步驟ST27中，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-(n+1)，經由輸入輸出控制電路11輸出至控制器1。
步驟ST27不久後之狀態與即將進行步驟ST21前之狀態，除了保持於資料暫存器24及狀態暫存器15內之資料變化以外其餘為一致。因此，步驟ST27後藉由再次重複步驟ST21~ST27之動作，而可重複執行快取讀出動作。
1.2.3.2關於指令順序
圖9係用以說明第1實施形態之半導體記憶裝置之快取讀出動作之指 令順序。圖9係顯示用以實現圖8所示之快取讀出動作之指令順序之一例，例如顯示對於平面PB0之快取讀出動作。另，圖9中，作為快取讀出動作之一例，顯示執行輸出任意頁面之資料之隨機快取讀出(Random cache reading)動作之情形。
如圖9所示，控制器1將指令“00h”、位址“ADD-(1)”及指令“30h”發送至半導體記憶裝置2。位址“ADD-(1)”例如包含該快取讀出動作之順序中指定第1次讀出之資料之位址之資訊。
若半導體記憶裝置2接收指令“30h”，則於期間tR之間，將信號R/B設為“L”位準，對控制器1通知忙碌狀態。定序器16於期間tR之間，自記憶胞陣列21-0讀出資料，並傳送至暫存器C1。ECC電路18對保持於暫存器C1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器C2。又，ECC電路18將錯誤校正結果STS-(1)傳送至狀態暫存器15。上述動作結束後，半導體記憶裝置2將信號R/B設為“H”位準，向控制器1通知就緒狀態。
此處，半導體記憶裝置2與圖8所示之步驟ST21即將進行前之狀態一致。
接著，控制器1將指令“00h”、位址“ADD-(2)”及指令“31h”發送至半導體記憶裝置2。位址“ADD-(2)”包含該快取讀出動作之順序中指定第2次讀出之資料之位址之資訊。指令“31h”指示自記憶胞陣列21讀出對應於即將發送之位址之資料的主旨之指令。又，指令“31h”係指示暫時保持接著讀出之資料的主旨之指令。另，第2次讀出之資料係不覆寫第1次讀出之資料而被保持。
若半導體記憶裝置2接收指令“31h”，則執行圖8所示之步驟 ST21~ST25。即，定序器16於將保持於暫存器C1及C2之資料分別傳送至暫存器A1及A2期間，將信號R/B設為“L”位準，對控制器1通知忙碌狀態。若暫存器間之資料傳送結束，則半導體記憶裝置2將信號R/B設為“H”位準，對控制器1通知就緒狀態。接著，定序器16自記憶胞陣列21-0讀出對應於位址“ADD-(2)”之資料，並傳送至暫存器C1。ECC電路18對保持於暫存器C1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器C2，且將錯誤校正結果STS-(2)傳送至狀態暫存器15。錯誤校正結果STS-(2)不覆寫錯誤校正結果STS-(1)，而保持於狀態暫存器15。
控制器1及半導體記憶裝置2與步驟ST22~ST25並行執行圖8所示之步驟ST26及ST27。
具體而言，控制器1將指令“7Ch”發送至半導體記憶裝置2。指令“7Ch”係指令“7×h”所含之指令中之一者，例如係指示對應於快取讀出動作中第奇數次讀出之資料之錯誤校正結果STS-(odd)之輸出(“odd”為任意奇數)。
若半導體記憶裝置2接收指令“7Ch”，則將保持於狀態暫存器15之錯誤校正結果STS-(n)中，對應於第1次讀出之資料之錯誤校正結果STS-(1)輸出至控制器1。
控制器1基於該錯誤校正結果STS-(1)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-(1)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器2之錯誤校正後資料作為讀出資料DAT-(1)輸出至控制器1。
此處，半導體記憶裝置2再次與圖8所示之步驟ST21即將進行前之狀態一致。
接著，控制器1將指令“00h”、位址“ADD-(3)”及指令“31h”發送至半導體記憶裝置2。位址“ADD-(3)”包含該快取讀出動作之順序中指定第3次讀出之資料之位址之資訊。
若半導體記憶裝置2接收指令“31h”，則執行圖8所示之步驟ST21~ST25。即，定序器16將保持於暫存器C1及C2之資料分別傳送至暫存器A1及A2。定序器16自記憶胞陣列21-0讀出對應於位址“ADD-(3)”之資料，並傳送至暫存器C1。ECC電路18對保持於暫存器C1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器C2，且將錯誤校正結果STS-(3)傳送至狀態暫存器15。ECC電路18例如將錯誤校正結果STS-(3)覆寫於對應於第奇數次讀出資料之錯誤校正結果STS-(1)，並保持於狀態暫存器15。
控制器1及半導體記憶裝置2與步驟ST21~ST25並行執行圖8所示之步驟ST26及ST27。
具體而言，控制器1將指令“7Dh”發送至半導體記憶裝置2。指令“7Dh”係指令“7×h”所含之指令中之一者，例如係指示對應於快取讀出動作中第偶數次讀出之資料之錯誤校正結果STS-(even)之輸出(“even”為任意偶數)。
若半導體記憶裝置2接收指令“7Dh”，則將保持於狀態暫存器15之錯誤校正結果STS-(n)中，對應於第2次讀出之資料之錯誤校正結果STS-(2)輸出至控制器1。
控制器1基於該錯誤校正結果STS-(2)，確認讀出之資料被正常地錯 誤校正。且，控制器1將指令“00h”、位址“ADD-(2)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-(2)輸出至控制器1。
接著，控制器1將指令“3Fh”發送至半導體記憶裝置2。指令“3Fh”係指示該快取讀出動作之順序中，不再進行資料自記憶胞陣列21之讀出之主旨之指令。
若半導體記憶裝置2接收指令“3Fh”，則將保持於暫存器C1及C2之資料分別傳送至暫存器A1及A2，以備資料之輸出。
控制器1將指令“7Ch”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“7Ch”，則將保持於狀態暫存器15之錯誤校正結果STS-(n)中，對應於第3次讀出之資料之錯誤校正結果STS-(3)輸出至控制器1。
控制器1基於該錯誤校正結果STS-(3)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-(3)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-(3)輸出至控制器1。
藉由如上動作，半導體記憶裝置2並行執行資料自記憶胞陣列21-0之讀出，與資料向控制器1之輸出之情形時，亦可將對應於各資料之錯誤校正結果STS個別地輸出至控制器1。
1.2.4關於多平面快取讀出動作
接著，針對多平面快取讀出(Multi-plane reading with data cache)動作進行說明。
1.2.4.1關於動作之概要
圖10係用以說明第1實施形態之半導體記憶裝置之多平面快取讀出動作之概要之方塊圖。圖10中，顯示多平面快取讀出動作之讀出資料與該讀出資料之錯誤校正結果STS於半導體記憶裝置2內進行通信之情形。以下說明中，對應於第n次自記憶胞陣列21-0讀出之資料之錯誤校正結果STS及輸出資料DAT分別表示為錯誤校正結果STS-P0(n)及輸出資料DAT-P0(n)。又，對應於第n次自記憶胞陣列21-1讀出之資料之錯誤校正結果STS及輸出資料DAT分別表示為錯誤校正結果STS-P1(n)及輸出資料DAT-P1(n)。
圖10中，以步驟ST31~ST44表示自記憶胞陣列21之資料讀出，及與該資料讀出並行執行之資料向控制器1之輸出之通信之情形。步驟ST31~ST44例如係基於來自控制器1之指示，藉由定序器16而執行。
另，以下，該多平面快取讀出動作中第(n+1)次自記憶胞陣列21-0及21-1讀出之資料之錯誤校正後資料分別係作為輸出資料DAT-P0(n+1)及DAT-P1(n+1)保持於暫存器C2及D2。又，分別對應於輸出資料DAT-P0(n+1)及DAT-P1(n+1)之錯誤校正結果STS-P0(n+1)及STS-P1(n+1)個別地保持於狀態暫存器15。且，圖10中，顯示對記憶胞陣列21-0及21-1執行該快取取動作中第(n+2)次資料讀出之情形。
如圖10所示，於步驟ST31~ST35、ST41及ST42中，執行平面PB0之動作，於步驟ST36~ST40、ST43及ST44中，執行平面PB1之動作。
具體而言，於步驟ST31中，定序器16將保持於暫存器C2之錯誤校正 後資料傳送至暫存器A2。又，定序器16亦可將保持於暫存器C1之錯誤校正前資料傳送至暫存器A1。
於步驟ST32中，定序器16執行該多平面快取讀出動作中第(n+2)次之資料自記憶胞陣列21-0之讀出，並傳送至暫存器C1。
於步驟ST33中，ECC電路18執行對保持於暫存器C1之讀出資料之錯誤檢測處理及錯誤校正處理，產生錯誤校正後資料及錯誤校正結果STS-P0(n+2)。
於步驟ST34中，ECC電路18將步驟ST33中產生之錯誤校正後資料傳送至暫存器C2。
於步驟ST35中，ECC電路18將步驟ST33中產生之錯誤校正結果STS-P0(n+2)傳送至狀態暫存器15。狀態暫存器15將錯誤校正結果STS-P0(n+2)與錯誤校正結果STS-P0(n+1)及STS-P1(n+1)個別地保持。
又，於步驟ST36中，定序器16將保持於暫存器D2之錯誤校正後資料傳送至暫存器B2。又，定序器16亦可將保持於暫存器D1之錯誤校正前資料傳送至暫存器B1。
於步驟ST37中，定序器16執行該多平面快取讀出動作中第(n+2)次之資料自記憶胞陣列21-1之讀出，並傳送至暫存器D1。
於步驟ST38中，ECC電路18執行對保持於暫存器D1之讀出資料之錯誤檢測處理及錯誤校正處理，產生錯誤校正後資料及錯誤校正結果STS-P1(n+2)。
於步驟ST39中，ECC電路18將步驟ST38中產生之錯誤校正後資料傳送至暫存器D2。
於步驟ST40中，ECC電路18將步驟ST38中產生之錯誤校正結果STS- P1(n+2)傳送至狀態暫存器15。狀態暫存器15將錯誤校正結果STS-P1(n+2)與錯誤校正結果STS-P0(n+1)、STS-P1(n+1)、STS-P0(n+2)個別地保持。
多平面快取讀出動作中，於平面PB0及PB1並行讀出資料。即，步驟ST32及ST37係並行執行。又，於多平面快取讀出動作中，並行執行第(n+2)次讀出動作至此為止之步驟ST31~ST40，與第(n+1)次輸出動作之後之步驟ST41~ST44。
於步驟ST41中，定序器16自狀態暫存器15讀出錯誤校正結果STS-P0(n+1)，經由輸入輸出控制電路11輸出至控制器1。
於步驟ST42中，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-P0(n+1)，經由輸入輸出控制電路11輸出至控制器1。
於步驟ST43中，定序器16自狀態暫存器15讀出錯誤校正結果STS-P1(n+1)，經由輸入輸出控制電路11輸出至控制器1。
於步驟ST44中，定序器16將保持於暫存器B2之錯誤校正後資料作為輸出資料DAT-P1(n+1)，經由輸入輸出控制電路11輸出至控制器1。
步驟ST44不久後之狀態與即將進行步驟ST31前之狀態，除了保持於資料暫存器24及狀態暫存器15內之資料變化以外其餘為一致。即，步驟ST44後藉由再次重複步驟ST31~ST44之動作，而可重複執行多平面快取讀出動作。
1.2.4.2關於指令順序
圖11係用以說明第1實施形態之半導體記憶裝置之多平面快取讀出動作之指令順序。圖11係顯示用以實現圖10所示之多平面快取讀出動作之指令順序之一例。另，圖11中，作為多平面快取讀出動作之一例，顯示執 行隨機快取讀出動作之情形。
如圖11所示，控制器1對半導體記憶裝置2依序發送指令“60h”、位址“ADD-P0(1)”、指令“60h”、位址“ADD-P1(1)”及指令“30h”。位址“ADD-P0(1)”及“ADD-P1(1)”分別包含多平面快取讀出動作中指定自平面PB0及PB1第1次讀出之資料之資訊。即，若定序器16依序接收指令“60h”、位址“ADD-P0(1)”、指令“60h”、及位址“ADD-P1(1)”，則進行用以並行執行平面PB0對於位址“ADD-P0(1)”之讀出，與平面PB1對於位址“ADD-P1(1)”之讀出之設定。
若半導體記憶裝置2接收指令“30h”，則於期間tR之間，將信號R/B設為“L”位準，對控制器1通知忙碌狀態。定序器16於期間tR之間，自記憶胞陣列21-0及21-1並行讀出資料，並分別傳送至暫存器C1及D1。ECC電路18對保持於暫存器C1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器C2。又，ECC電路18將對應於傳送至該暫存器C2之錯誤校正後資料之錯誤校正結果STS-P0(1)傳送至狀態暫存器15。又，ECC電路18對保持於暫存器D1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器D2。又，ECC電路18將對應於傳送至該暫存器D2之錯誤校正後資料之錯誤校正結果STS-P1(1)傳送至狀態暫存器15。狀態暫存器15個別地保持錯誤校正結果STS-P0(1)及STS-P1(1)。上述動作結束後，半導體記憶裝置2將信號R/B設為“H”位準，對控制器1通知就緒狀態。
此處，半導體記憶裝置2與圖10所示之步驟ST31即將進行前之狀態一致。
接著，控制器1對半導體記憶裝置2依序發送指令“60h”、位址“ADD-P0(2)”、指令“60h”、位址“ADD-P1(2)”及指令“31h”。 位址“ADD-P0(2)”及“ADD-P1(2)”包含該多平面快取讀出動作之順序中指定第2次讀出之資料之位址之資訊。
若半導體記憶裝置2接收指令“31h”，則執行圖10所示之ST31~ST40。即，定序器16於將保持於暫存器C1及C2、以及D1及D2之資料分別傳送至暫存器A1及A2、以及B1及B2之期間，將信號R/B設為“L”位準，對控制器1通知忙碌狀態。若暫存器間之資料傳送結束，則半導體記憶裝置2將信號R/B設為“H”位準，對控制器1通知就緒狀態。且，定序器16自記憶胞陣列21-0及21-1並行讀出分别對應於位址“ADD-P0(2)”及“ADD-P1(2)”之資料，並傳送至暫存器C1及D1。ECC電路18對保持於暫存器C1及D1之資料執行錯誤校正處理，將錯誤校正後資料各者傳送至暫存器C2及D2。ECC電路18將分別對應於分別傳送至暫存器C2及D2之錯誤校正後資料之錯誤校正結果STS-P0(2)及STS-P1(2)傳送至狀態暫存器15。狀態暫存器15個別地保持錯誤校正結果STS-P0(1)、STS-P1(1)、STS-P0(2)及STS-P1(2)。
控制器1及半導體記憶裝置2與步驟ST31~ST40並行執行圖10所示之步驟ST41~ST44。
具體而言，控制器1將指令“7Eh”發送至半導體記憶裝置2。指令“7Eh”係指令“7×h”所含之指令中之一者，例如係指示對應於多平面快取讀出動作中第奇數次讀出之資料之錯誤校正結果STS-(odd)之輸出。又，連續發出指令“7Eh”之情形時，第1次指令“7Eh”例如被識別為對應於平面PB0(odd)之指令。
若半導體記憶裝置2接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第1次讀出之資料之錯誤校正結果 STS-P0(1)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P0(1)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P0(1)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-P0(1)輸出至控制器1。
又，控制器1再次將指令“7Eh”發送至半導體記憶裝置2。連續發出指令“7Eh”之情形時，第2次指令“7Eh”例如被識別為對應於平面PB1之指令。
若半導體記憶裝置2接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第1次讀出之資料之錯誤校正結果STS-P1(1)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P1(1)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P1(1)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P1(1)輸出至控制器1。
此處，半導體記憶裝置2再次與圖10所示之步驟ST31即將進行前之狀態一致。
接著，控制器1依序對半導體記憶裝置2依序發送指令“60h”、位址“ADD-P0(3)”、指令“60h”、位址“ADD-P1(3)”及指令“31h”。 位址“ADD-P0(3)”及“ADD-P1(3)”包含該多平面快取讀出動作之順序中指定第3次讀出之資料之位址之資訊。
若半導體記憶裝置2接收指令“31h”，則執行圖10所示之步驟ST31~ST40。即，定序器16將保持於暫存器C1及C2、以及D1及D2之資料分別傳送至暫存器A1及A2、以及B1及B2。定序器16自記憶胞陣列21-0及21-1分別讀出對應於位址“ADD-P0(3)”及“ADD-P1(3)”之資料，並傳送至暫存器C1及D1。ECC電路18對保持於暫存器C1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器C2，且將對應於傳送至暫存器C2之錯誤校正後資料之錯誤校正結果STS-P0(3)傳送至狀態暫存器15。又，ECC電路18對保持於暫存器D1之資料執行錯誤校正處理，將錯誤校正後資料傳送至暫存器D2，且將對應於傳送至暫存器D2之錯誤校正後資料之錯誤校正結果STS-P1(3)傳送至狀態暫存器15。ECC電路18例如將錯誤校正結果STS-P0(3)及STS-P1(3)覆寫於對應於第奇數次讀出資料之錯誤校正結果STS-P0(1)及STS-P1(1)，並保持於狀態暫存器15。
控制器1及半導體記憶裝置2與步驟ST31~ST40並行執行圖10所示之步驟ST41~ST44。
具體而言，控制器1將指令“7Fh”發送至半導體記憶裝置2。指令“7Fh”係指令“7×h”所含之指令中之一者，例如係指示對應於多平面快取讀出動作中第偶數次讀出之資料之錯誤校正結果STS-(even)之輸出。又，連續發出指令“7Fh”之情形時，第1次指令“7Fh”例如被識別為對應於平面PB0之指令。
若半導體記憶裝置2接收指令“7Fh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第2次讀出之資料之錯誤校正結果 STS-P0(2)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P0(2)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P0(2)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-P0(2)輸出至控制器1。
又，控制器1再次將指令“7Fh”發送至半導體記憶裝置2。連續發出指令“7Fh”之情形時，第2次指令“7Fh”例如被識別為對應於平面PB1之指令。
若半導體記憶裝置2接收指令“7Fh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第2次讀出之資料之錯誤校正結果STS-P1(2)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P1(2)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P1(2)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P1(2)輸出至控制器1。
接著，控制器1將指令“3Fh”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“3Fh”，則將保持於暫存器C1及C2、以及D1及D2之資料分別傳送至暫存器A1及A2、以及B1及B2，以備資料之輸出。
控制器1將指令“7Eh”發送至半導體記憶裝置2。若半導體記憶裝置 2接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第3次讀出之資料之錯誤校正結果STS-P0(3)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P0(3)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P0(3)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-P0(3)輸出至控制器1。
又，控制器1再次將指令“7Eh”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第3次讀出之資料之錯誤校正結果STS-P1(3)輸出至控制器1。
控制器1基於該錯誤校正結果STS-P1(3)，確認讀出之資料被正常地錯誤校正。且，控制器1將指令“00h”、位址“ADD-P1(3)”、指令“05h”、指令“ADD-CA”及指令“E0h”依序發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“E0h”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-P1(3)輸出至控制器1。
藉由如上動作，半導體記憶裝置2並行執行自平面PB0之快取讀出與自平面PB1之快取讀出之多平面快取讀出動作之情形時，亦可將對應於各資料之錯誤校正結果STS個別地輸出至控制器1。
1.3本實施形態之效果
根據第1實施形態，可輸出對應於各種讀出方式之每扇區之錯誤校正 結果。以下，對本效果進行說明。
於NAND型快閃記憶體中，於寫入之資料之一部分產生錯誤位元(位元反轉)。因此，使用NAND型快閃記憶體時，藉由ECC電路進行資料之錯誤校正。
可錯誤校正之位元數每ECC電路有上限。另一方面，於NAND型快閃記憶體中，若對於一次寫入之資料造成多數次讀出動作，則該資料中錯誤位元數有增加之傾向。
因此，控制器因錯誤位元數之增加而無法以ECC電路進行錯誤校正前，實施將資料移動至其他區塊等之處理。該處理亦稱為更新處理。
另一方面，於NAND型快閃記憶體中，係使用多平面讀出方式、快取讀出方式、多平面快取讀出方式等各種讀出方式。該等讀出方式藉由使各種電路並行動作，而可提高資料讀出之處理量。
然而，伴隨該等並行動作之讀出方式時，與不伴隨並行動作之通常讀出方式相同，使ECC電路動作之情形時，有無法個別地輸出每讀出資料之錯誤校正結果之可能性。
第1實施形態之半導體記憶裝置於多平面讀出動作時，分別輸出對應於自記憶胞陣列21-0讀出之資料之輸出資料DAT-P0，與對應於自記憶胞陣列21-1讀出之資料之輸出資料DAT-P1。ECC電路18將對輸出資料DAT-P0執行之錯誤校正結果STS-P0與對輸出資料DAT-P1執行之錯誤校正結果STS-P1，分別傳送至狀態暫存器15。藉此，狀態暫存器15可個別地保持錯誤校正結果STS-P0及STS-P1。
又，若定序器16自控制器1接收指令“7Ah”，則將錯誤校正結果STS-P0自狀態暫存器15輸出，若接收指令“7Bh”，則將錯誤校正結果 STS-P1自狀態暫存器15輸出。藉此，控制器1對於根據多平面讀出動作自不同平面PB0及PB1並行讀出之資料各者，可掌握在哪個扇區位置產生何種程度錯誤位元數。因此，控制器1於多平面讀出動作時，亦可判斷是否需要更新動作。
又，第1實施形態之半導體記憶裝置於快取讀出動作時，與自記憶胞陣列21之第(n+1)次讀出並行輸出對應於第n次讀出之資料之輸出資料DAT-(n)。ECC電路18將對輸出資料DAT-(n)執行之錯誤校正結果STS-(n)，與對第(n+1)次輸出之資料執行之錯誤校正結果STS-(n+1)，分別傳送至狀態暫存器15。藉此，狀態暫存器15可個別地保持錯誤校正結果STS-(n)及STS-(n+1)。
又，若定序器16自控制器1接收指令“7Ch”，則自狀態暫存器15輸出錯誤校正結果STS-(odd)，若接收指令“7Dh”，則自狀態暫存器15輸出錯誤校正結果STS-(even)。藉此，控制器1對於並行執行藉由快取讀出動作自記憶胞陣列21之讀出，與向控制器之輸出之資料各者，可掌握在哪個扇區位置產生何種程度錯誤位元數。因此，控制器1於快取讀出動作時，亦可判斷是否需要更新動作。
又，第1實施形態之半導體記憶裝置於多平面快取讀出動作時，與自記憶胞陣列21-0及21-1之第(n+1)次多平面讀出並行，輸出對應於第n次多平面讀出之資料之輸出資料DAT-P0(n)及DAT-P1(n)。ECC電路18將對輸出資料DAT-P0(n)及DAT-P1(n)分別執行之錯誤校正結果STS-P0(n)及STS-P1(n)、與對第(n+1)次讀出之資料分別執行之錯誤校正結果STS-P0(n+1)及STS-P1(n+1)，分別傳送至狀態暫存器15。藉此，狀態暫存器15可個別地保持錯誤校正結果STS-P0(n)、STS-P1(n)、STS-P0(n+1)及 STS-P1(n+1)。
又，定序器16一自控制器1接收指令“7Eh”，便將錯誤校正結果STS-P0(odd)及STS-P1(odd)自狀態暫存器15輸出，若接收指令“7Fh”，則將錯誤校正結果STS-P0(even)及STS-P1(even)自狀態暫存器15輸出。藉此，控制器1對於並行執行藉由多平面快取讀出動作自記憶胞陣列21之讀出、與向控制器1之輸出之資料之各者，可掌握在哪個扇區位置產生何種程度錯誤位元數。因此，控制器1於多平面快取讀出動作時，亦可判斷是否需要更新動作。
又，控制器1於指示多平面讀出動作、快取讀出動作及多平面快取讀出動作之各者之輸出資料DAT之輸出前，對半導體記憶裝置2指示錯誤校正結果STS之輸出。藉此，控制器1可於資料輸出前，判斷對於輸出資料DAT之錯誤校正是否成功。因此，假設對於輸出資料DAT之錯誤校正失敗之情形時，可中止該輸出資料DAT之輸出。因此，可減輕控制器1之負荷。
1.4第1實施形態之第1變化例
另，於第1實施形態中，針對使用用於將錯誤校正結果STS輸出至控制器1之專用指令“7×h”之情形進行說明，但不限於此。錯誤校正結果STS例如亦可自另外保持於狀態暫存器15內之特徵表格讀出。即，控制器1亦可使用特徵表格之讀出指令“0Fh”，輸出錯誤校正結果STS。
以下說明中，對與第1實施形態相同之部分省略說明，僅針對不同部分進行說明。
1.4.1關於錯誤校正資訊輸出動作
首先，就錯誤校正結果之輸出動作進行說明。圖12係用於說明第1實 施形態之第1變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。圖12與圖5對應。
如圖12所示，控制器1發出指令“0Fh”及位址“×0h”。指令“0Fh”係指示保持於狀態暫存器15內之特徵表格之資訊輸出之指令的總稱。位址“×0h”對應於特徵表格內之各種資訊之存儲端，例如對8位元之資訊分配1個位址。若指令“0Fh”存儲於指令暫存器14，則定序器16特定出對應於位址“×0h”之特徵表格內之資訊。且，自狀態暫存器15對輸入輸出控制電路11傳送該經特定之資訊。
另，特徵表格可保持複數頁面量(例如，至少4頁面量)之錯誤校正結果STS。另一方面，每1扇區量之錯誤校正結果STS，例如作為包含表示扇區位置之扇區位置資訊、以及表示錯誤位元數及可否校正資訊之錯誤位元數資訊之8位元之資訊而定義。因此，1個位址“×0h”包含對應於特徵表格內之1扇區量之錯誤校正結果STS之位址。對應於1扇區量之錯誤校正結果STS之位址“×0h”包含例如“A0h”、“B0h”、“C0h”、“D0h”、“10h”、“20h”、“30h”及“40h”。針對各位址之具體說明予以後述。
若定序器16接收對應於某頁面內之某扇區(例如扇區0)之錯誤校正結果STS之位址“×0h”，則與包含該錯誤校正結果STS之資料Sect0一起，依序輸出包含該某頁面內之其他扇區(例如扇區1~扇區3)之錯誤校正結果STS之資料(Sect1~sect3)。
即，若發出指令“0Fh”及1個位址“×0h”，則半導體記憶裝置2例如於整個4週期，每扇區依序輸出對應於1頁面量資料之錯誤校正結果STS。
1.4.2關於多平面讀出動作
接著，針對多平面讀出動作進行說明。
圖13係第1實施形態之第1變化例之半導體記憶裝置之多平面讀出動作所使用之特徵表格。
如圖13所示，對多平面讀出動作時所使用之特徵表格，分配例如互相識別自不同平面PB讀出之資料之錯誤校正結果STS之區域，與對應於該區域之位址。具體而言，錯誤校正結果STS-P0及STS-P1分別與位址“A0h”及“B0h”建立對應。
即，若發出指令“0Fh”及位址“A0h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P0。又，若發出指令“0Fh”及位址“B0h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P1。
更具體而言，1扇區量之錯誤校正結果STS-P0自第1位元(位元0)至第4位元(位元3)保持扇區位置資訊SA(SA_0~SA_3)，自第5位元(位元4)至第8位元(位元7)保持錯誤位元數資訊及可否校正資訊BFA(BFA_0~BFA_3)。1扇區量之錯誤校正結果STS-P1於自第1位元至第4位元保持扇區位置資訊SB(SB_0~SB_3)，於自第5位元至第8位元保持錯誤位元數資訊BFB(BFB_0~BFB_3)。
圖14係用以說明第1實施形態之第1變化例之半導體記憶裝置之多平面讀出動作之指令順序。圖14與第1實施形態之圖7對應。
如圖14所示，第1實施形態之第1變化例之多平面讀出動作僅關於取代專用指令“7×h”使用特徵特色讀出指令“0Fh”及位址“×0h”之點，與第1實施形態不同。
控制器1於自記憶胞陣列21-0及21-1之並行資料讀出結束，確認信號/RB為“H”位準後，將指令“0Fh“及位址“A0h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“A0h”，則執行圖6所示之步驟ST9。即，定序器16將保持於狀態暫存器15之特徵表格之1頁面量之錯誤校正結果STS-P0輸出至控制器1。
控制器1基於該錯誤校正結果STS-P0，確認自平面PB0讀出之資料被正常地錯誤校正後，將指令“00h”、位址“ADD-P0”、指令“05h”、位址“ADD-CA”及指令“E0h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“E0h”，則執行圖6所示之步驟ST10。即，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-P0輸出至控制器1。
又，控制器1將指令“0Fh”及位址“B0h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“0Fh”及位址“B0h”，則執行圖6所示之步驟ST11。即，定序器16將保持於狀態暫存器15之特徵表格之1頁面量之錯誤校正結果STS-P1輸出至控制器1。
控制器1基於該錯誤校正結果STS-P1，確認自平面PB1讀出之資料被正常地錯誤校正後，將指令“00h”、位址“ADD-P1”、指令“05h”、位址“ADD-CA”及指令“E0h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“E0h”，則執行圖6所示之步驟ST12。即，定序器16將保持於暫存器B2之錯誤校正後資料作為輸出資料DAT-P1輸出至控制器1。
以上，多平面讀出動作結束。
1.4.3關於快取讀出動作
接著，針對快取讀出動作進行說明。
圖15係第1實施形態之第1變化例之半導體記憶裝置之快取讀出動作所使用之特徵表格。
如圖15所示，對快取讀出動作時所使用之特徵表格，分配例如互相識別第奇數次及第偶數次讀出資料之錯誤校正結果STS之區域，與對應於該區域之位址。具體而言，錯誤校正結果STS-(odd)及STS-(even)分別與位址“C0h”及“D0h”建立對應。
即，若發出指令“0Fh”及位址“C0h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-(odd)。又，若發出指令“0Fh”及位址“D0h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-(even)。
更具體而言，1扇區量之錯誤校正結果STS-(odd)自第1位元至第4位元保持扇區位置資訊SC(SC_0~SB_3)，自第5位元至第8位元保持保持錯誤位元數資訊BFC(BFC_0~BFB_3)。1扇區量之錯誤校正結果STS-(even)自第1位元至第4位元保持扇區位置資訊SD(SD_0~SD_3)，自第5位元至第8位元保持錯誤位元數資訊BFD(BFD_0~BFD_3)。
圖16係用以說明第1實施形態之第1變化例之半導體記憶裝置之快取讀出動作之指令順序。圖16與第1實施形態之圖9對應。
如圖16所示，第1實施形態之第1變化例之快取讀出動作與多平面讀出動作相同，僅關於取代專用指令“7×h”而使用特徵特性讀出指令“0Fh”及位址“×0h”之點，與第1實施形態不同。
控制器1將指示第1次資料讀出之指令“31h”發送至半導體記憶裝置 2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“C0h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“C0h”，則執行圖8所示之步驟ST26。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-(1)輸出至控制器1。該動作係與步驟ST21~ST25並行執行。
又，控制器1將指示第2次資料讀出之指令“31h”發送至半導體記憶裝置2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“D0h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“D0h”，則執行圖8所示之步驟ST26。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-(2)輸出至控制器1。該動作係與步驟ST21~ST25並行執行。
又，控制器1將指示不進行新資料讀出之主旨之指令“3Fh”發送至半導體記憶裝置2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“C0h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“C0h”，則執行圖8所示之步驟ST26。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-(3)輸出至控制器1。
以上，快取讀出動作結束。
1.4.4關於多平面快取讀出動作
接著，針對多平面快取讀出動作進行說明。
圖17係第1實施形態之第1變化例之半導體記憶裝置之多平面快取讀 出動作所使用之特徵表格。
如圖17所示，對多平面快取讀出動作時所使用之特徵表格，分配例如互相識別4種資料之錯誤校正結果STS之區域，與對應於該區域之位址。4種資料係以自平面PB0及PB1之哪一者讀出，及自同一平面PB第奇數次及第偶數次之哪一者讀出而分類。具體而言，錯誤校正結果STS-P0(odd)與位址“10h”建立對應，錯誤校正結果STS-P0(even)與位址“20h”建立對應。又，錯誤校正結果STS-P1(odd)與位址“30h”建立對應，錯誤校正結果STS-P1(even)與位址“40h”建立對應。
即，若發出指令“0Fh”及位址“10h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P0(odd)。又，若發出指令“0Fh”及位址“20h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P0(even)。若發出指令“0Fh”及位址“30h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P1(odd)。又，若發出指令“0Fh”及位址“40h”，則定序器16於每1扇區於整個4週期，輸出1頁面量之錯誤校正結果STS-P1(even)。
更具體而言，1扇區量之錯誤校正結果STS-P0(odd)自第1位元至第4位元保持扇區位置資訊S1(S1_0~S1_3)，自第5位元至第8位元保持錯誤位元數資訊BF1(BF1_0~BF1_3)。1扇區量之錯誤校正結果STS-P0(even)自第1位元至第4位元保持扇區位置資訊S2(S2_0~S2_3)，自第5位元至第8位元保持錯誤位元數資訊BF2(BF2_0~BF2_3)。1扇區量之錯誤校正結果STS-P1(odd)自第1位元至第4位元保持扇區位置資訊S3(S3_0~S3_3)，自第5位元至第8位元保持錯誤位元數資訊BF3(BF3_0~BF3_3)。1扇區量之錯誤校正結果STS-P1(even)自第1位元至第4位元保持扇區位置資訊 S4(S4_0~S4_3)，自第5位元至第8位元保持錯誤位元數資訊BF4(BF4_0~BF4_3)。
圖18係用以說明第1實施形態之第1變化例之半導體記憶裝置之多平面快取讀出動作之指令順序。圖18與第1實施形態之圖11對應。
如圖18所示，第1實施形態之第1變化例之多平面快取讀出動作與多平面讀出動作及快取讀出動作相同，僅關於取代專用指令“7×h”而使用特徵特性讀出指令“0Fh”及位址“×0h”之點，與第1實施形態不同。
控制器1將指示第2次資料讀出之指令“31h”發送至半導體記憶裝置2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“10h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“10h”，則執行圖10所示之步驟ST41。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P0(1)輸出至控制器1。
又，控制器1於輸出資料DAT-P0(1)自半導體記憶裝置2之輸出結束後，將指令“0Fh”及位址“30h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“0Fh”及位址“30h”，則執行圖10所示之步驟ST43。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P1(1)輸出至控制器1。
第1次輸出之步驟ST41~ST44之動作係與第2次讀出之步驟ST31~ST40並行執行。
又，控制器1將指示第3次資料讀出之指令“31h”發送至半導體記憶裝置2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“20h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“20h”，則執行圖10所示之步驟ST41。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P0(2)輸出至控制器1。
又，控制器1於輸出資料DAT-P0(2)自半導體記憶裝置2之輸出結束後，將指令“0Fh”及位址“40h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“0Fh”及位址“40h”，則執行圖10所示之步驟ST43。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P1(2)輸出至控制器1。
第2次輸出之步驟ST41~ST44之動作係與第3次讀出之步驟ST31~ST40並行執行。
又，控制器1將指示不進行新資料讀出之主旨之指令“3Fh”發送至半導體記憶裝置2後，確認信號/RB為“H”位準後，將指令“0Fh”及位址“10h”發送至半導體記憶裝置2。
若半導體記憶裝置2接收指令“0Fh”及位址“10h”，則執行圖10所示之步驟ST41。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P0(3)輸出至控制器1。
又，控制器1於輸出資料DAT-P0(3)自半導體記憶裝置2之輸出結束後，將指令“0Fh”及位址“30h”發送至半導體記憶裝置2。若半導體記憶裝置2接收指令“0Fh”及位址“30h”，則執行圖10所示之步驟ST43。即，定序器16將保持於狀態暫存器15之特徵表格之錯誤校正結果STS-P1(3)輸出至控制器1。
以上，多平面快取讀出動作結束。
1.4.5本變化例之效果
於第1實施形態之第1變化例中，狀態暫存器15於特徵表格內保持錯誤校正結果STS。且，半導體記憶裝置2藉由輸出特徵表格內之錯誤校正結果STS，而可發揮與第1實施形態相同之效果。
具體而言，若定序器16接收特徵表格輸出指令“0Fh”及位址“×0h”，則連續輸出對應於該位址“×0h”之扇區之錯誤校正結果STS，及與該扇區相同頁面內之其他扇區之錯誤校正結果STS。藉此，控制器1每發出1次指令“0Fh”，可取得1頁面量之錯誤校正結果STS。
又，於多平面讀出動作中，對特徵表格分配可識別錯誤校正結果STS-P0及STS-P1兩者。即，對錯誤校正結果STS-P0及STS-P1各自分配位址“A0h”及“B0h”。藉此，於多平面讀出動作中，可不使用輸出錯誤校正結果STS之專用指令，即可判斷是否需要更新動作。
又，於快取讀出動作中，對特徵表格分配可識別錯誤校正結果STS-(odd)及STS-(even)兩者。即，對錯誤校正結果STS-(odd)及STS-(even)各自分配位址“C0h”及“D0h”。藉此，於快取讀出動作中，可不使用輸出錯誤校正結果STS之專用指令，即可判斷是否需要更新動作。
又，於多平面快取讀出動作中，對特徵表格分配可識別錯誤校正結果STS-P0(odd)、STS-P0(even)、STS-P1(odd)及STS-P1(even)四者。即，對錯誤校正結果STS-P0(odd)、STS-P0(even)、STS-P1(odd)及STS-P1(even)各自分配位址“10h”、“20h”、“30h”及“40h”。藉此，於多平面快取讀出動作中，可不使用輸出錯誤校正結果STS之專用指令，即可判斷是否需要更新動作。
1.5第1實施形態之第2變化例
於第1實施形態之第1變化例中，針對自控制器1發出1個位址“×0h” 時，自動地於整個4週期輸出1頁面量之錯誤校正結果STS之情形進行說明。但不限於上述例，亦可對1個位址“×0h”輸出1扇區量之錯誤校正結果STS。
圖19係用以說明第1實施形態之第2變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。圖19與圖12之部分對應。
如圖19所示，控制器1發出指令“0Fh”及位址“×0h”。若指令“0Fh”存儲於指令暫存器14，則定序器16特定出對應於位址“×0h”之特徵表格內之資訊。且，自狀態暫存器15對輸入輸出控制電路11傳送該特定出之資訊。
另，若定序器16接收對應於某頁面內之某扇區(例如扇區0)之錯誤校正結果STS之位址“×0h”，則僅輸出包含該某扇區之錯誤校正結果STS之資料Sect0。
即，若發出指令“0Fh”及1個位址“×0h”，則半導體記憶裝置2例如於整個1週期，僅個別地輸出對應於1扇區量之資料之錯誤校正結果STS。
如上述輸出錯誤校正結果STS之情形時，於每扇區分配位址“×0h”。圖20係第1實施形態之第2變化例之半導體記憶裝置之讀出動作所使用之特徵表格。以下，針對圖20所示之特徵表格使用於多平面快取讀出動作之情形進行說明。
如圖20所示，於第1實施形態之第2變化例中，位址“×0h”除了包含位址“A0h”、“B0h”、“C0h”及“D0h”外，進而包含“A1h”、“A2h”、“A3h”、“B1h”、“B2h”、“B3h”、“C1h”、“C2h”、“C3h”、“D1h”、“D2h”及“D3h”。
1扇區量之錯誤校正結果STS例如可於第1位元自第3位元保持任意資料，於第4位元保持平面資訊，於第5位元自第8位元保持錯誤位元數資訊。平面資訊例如於對應於該錯誤校正結果STS之讀出資料對應於平面PB0之情形時，輸入“0”，對應於平面PB1之情形時，輸入“1”。
更具體而言，對應於錯誤校正結果STS-P0(odd)之扇區0~扇區3之部分分別與位址“A0h”、“A1h”、“A2h”及“A3h”建立對應。在與位址“A0h”~“A3h”建立對應之錯誤校正結果STS-P0(odd)之第5位元至第8位元，分別保持扇區0~扇區3之錯誤位元數資訊BFA0(BFA0_0~BFA0_3)~BFA3(BFA3_0~BFA3_3)。
對應於錯誤校正結果STS-P1(odd)之扇區0~扇區3之部分分別與位址“B0h”、“B1h”、“B2h”及“B3h”建立對應。在與位址“B0h”~“B3h”建立對應之錯誤校正結果STS-P1(odd)之第5位元至第8位元，分別保持扇區0~扇區3之錯誤位元數資訊BFB0(BFB0_0~BFB0_3)~BFB3(BFB3_0~BFB3_3)。
對應於錯誤校正結果STS-P0(even)之扇區0~扇區3之部分分別與位址“C0h”、“C1h”、“C2h”及“C3h”建立對應。在與位址“C0h”~“C3h”建立對應之錯誤校正結果STS-P0(even)之第5位元至第8位元，分別保持扇區0~扇區3之錯誤位元數資訊BFC0(BFC0_0~BFC0_3)~BFC3(BFC3_0~BFC3_3)。
對應於錯誤校正結果STS-P1(even)之扇區1~扇區3之部分分別與位址“D0h”、“D1h”、“D2h”及“D3h”建立對應。在與位址“D0h”~“D3h”建立對應之錯誤校正結果STS-P1(even)之第5位元至第8位元，分別保持扇區0~扇區3之錯誤位元數資訊BFD0(BFD0_0~ BFD0_3)~BFD3(BFD3_0~BFD3_3)。
另，於上述例中，針對將圖20所示之特徵表格使用於多平面快取讀出動作之情形進行說明，但不限於此，圖20所示之特徵表格亦可針對多平面讀出動作及快取讀出動作使用。
例如，圖20所示之特徵表格使用於多平面讀出動作之情形時，亦可為錯誤校正結果STS-P0與位址“A0h”~“A3h”建立對應，錯誤校正結果STS-P1與位址“B0h”~“B3h”建立對應。
又，例如，圖20所示之特徵表格使用於平面PB0之快取讀出動作之情形時，亦可為錯誤校正結果STS-P0(odd)與位址“A0h”~“A3h”建立對應，錯誤校正結果STS-P0(even)與位址“C0h”~“C3h”建立對應。同樣地，例如，圖20所示之特徵表格使用於平面PB1之快取讀出動作之情形時，亦可為錯誤校正結果STS-P1(odd)與位址“B0h”~“B3h”建立對應，錯誤校正結果STS-P1(even)與位址“D0h”~“D3h”建立對應。
如上，藉由分配位址，而可於多平面讀出動作、快取讀出動作、及多平面快取讀出動作時，特定出所有讀出資料內之所有扇區。藉此，控制器1每發出1次指令“0Fh”，可取得1扇區量之錯誤校正結果STS。
2.第2實施形態
於第1實施形態中，針對基於NAND介面與控制器或主機機器連接之半導體記憶裝置進行說明。於第2實施形態中，針對基於依據SPI(Serial Peripheral Interface：串列週邊介面)之串列介面而與控制器或主機機器連接之半導體記憶裝置進行說明。於以下之說明中，對於與第1實施形態相同之部分省略說明，僅針對不同部分進行說明。
2.1.關於構成
對第2實施形態之半導體記憶裝置之構成進行說明。
2.1.1關於半導體記憶裝置之構成
圖21係用以說明第2實施形態之半導體記憶裝置之構成之方塊圖。圖21與圖1對應。如圖21所示，半導體記憶裝置3例如與外部之控制器或主機機器1(以下，於第2實施形態中簡稱為主機機器1)連接。半導體記憶裝置3中，取代圖1之輸入輸出控制電路11及邏輯控制電路12，而具備介面電路19。
介面電路19自主機機器1接收信號SCK、SI、/CS、/HOLD及/WP，向主機機器1發送信號SO。信號SCK為串列邏輯信號。信號SI及SO分別為輸入用及輸出用串列資料。信號/CS為用以使半導體記憶裝置3啟動之晶片選擇信號(換言之，係對半導體記憶裝置3存取時被啟動之信號)。信號/CS例如以主機機器1對半導體記憶裝置3輸入指令之時序被斷言(設為“L”位準)。信號/HOLD於暫時停止主機機器1與半導體記憶裝置3間之通信時被斷言(設為“L”位準)。信號/WP於禁止半導體記憶裝置3之一部分設定之變更時被斷言(設為“L”位準)。
2.2關於動作
接著，對第2實施形態之半導體記憶裝置之動作進行說明。
2.2.1關於錯誤校正資訊輸出動作
圖22係用以說明第2實施形態之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。圖22與圖5對應。
如圖22所示，主機機器1斷言信號/CS，且將錯誤校正結果輸出指令“7×h”作為信號SI發出，進而發出信號SCK。
介面電路19斷言信號/CS，且將接收最初之信號SCK時之信號SI作為指令予以識別。該指令例如為於整個8時脈週期輸入之8位元信號。若接收指令“7×h”，則半導體記憶裝置3開始錯誤校正結果STS之輸出順序。
半導體記憶裝置3例如將於整個8時脈週期之1扇區量之錯誤校正結果STS於扇區0直至扇區3依序輸出至主機機器1。且，自半導體記憶裝置3輸出1頁面量之錯誤校正結果STS後，主機機器1使信號/CS無效。
藉由如上動作，半導體記憶裝置3可對主機機器1輸出與第1實施形態相同之錯誤校正結果STS。
2.2.2關於多平面讀出動作
接著，針對多平面讀出動作進行說明。
圖23係用以說明第2實施形態之半導體記憶裝置之多平面讀出動作之指令順序。圖23係與圖7對應，顯示用以實現圖6所示之多平面讀出動作之指令順序之一例。
如圖23所示，第2實施形態之多平面讀出動作中，自記憶胞陣列21之讀出動作之部分及對主機機器1之輸出動作之部分與第1實施形態不同。另一方面，錯誤校正結果輸出動作之部分與第1實施形態相同。
具體而言，主機機器1對半導體記憶裝置3依序發送指令“60h”、位址“ADD-P0”、指令“60h”、位址“ADD-P1”及指令“61h”。指令“61h”係例如指示自記憶胞陣列21讀出對應於即將發送之位址的資料之主旨之指令。即，指令“61h”係對半導體記憶裝置3指示自記憶胞陣列21-0及21-1並行讀出資料之主旨之指令。又，指令“61h”表示不開始向主機機器1輸出所讀出之資料而予以保留，並有後續之指示。
若半導體記憶裝置3接收指令“61”，則於期間tR之間，例如將特徵 表格內之OIP(Opertion in Progress：操作進行中)設定為“1”。特徵表格內之OIP係表示半導體記憶裝置3為就緒狀態或忙碌狀態之旗標，“0”表示就緒狀態，“1”表示忙碌狀態。主機機器1亦可對半導體記憶裝置3發出用以取得特徵表格內之OIP之指令並取得OIP，掌握半導體記憶裝置3之狀態。
期間tR間之半導體記憶裝置3之動作與第1實施形態相同，因而省略說明。自記憶胞陣列21-0及21-1之並行資料讀出結束後，半導體記憶裝置3將OIP設為“0”，對主機機器1通知就緒狀態。
接著，主機機器1將指令“7Ah”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Ah”，則執行圖6所示之步驟ST9。即，定序器16將保持於狀態暫存器15之錯誤校正結果STS-P0輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P0，確認自平面PB0讀出之資料被正常地錯誤校正後，將指令“03h”發送至半導體記憶裝置3。指令“03h”相當於位址輸入接收指令，係命令用以自半導體記憶裝置3對主機機器1輸出資料之動作之指令。接著，主機機器1將位址“ADD-P0-CA”發送至半導體記憶裝置3。藉此，半導體記憶裝置3識別指示自平面PB0讀出之資料之輸出。
若半導體記憶裝置3接收位址“ADD-P0-CA”，則執行圖6所示之步驟ST10。即，定序器16將保持於暫存器A2之錯誤校正後資料作為輸出資料DAT-P0輸出至主機機器1。
接著，主機機器1將指令“7Bh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Bh”，則執行圖6所示之步驟ST11。即，定序器16將保持於狀態暫存器15之錯誤校正結果STS-P1輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P1，確認自平面PB1讀出之資料被正常地錯誤校正後，將指令“03h”及位址“ADD-P1-CA”發送至半導體記憶裝置3。若半導體記憶裝置3接收位址“ADD-P1-CA”，則執行圖6所示之步驟ST12。即，定序器16將保持於暫存器B2之錯誤校正後資料作為輸出資料DAT-P1輸出至主機機器1。
藉由如上動作，半導體裝置3可於基於串列介面之多平面讀出動作中，將錯誤校正結果STS-P0及STS-P1個別地輸出至主機機器1。
2.2.3關於快取讀出動作
接著，對快取讀出動作進行說明。
圖24係用以說明第2實施形態之半導體記憶裝置之快取讀出動作之指令順序。圖24係與圖9對應，顯示用以實現圖8所示之快取讀出動作之指令順序之一例。
如圖24所示，第2實施形態之快取讀出動作中，自記憶胞陣列21之讀出動作之部分及對主機機器1之輸出動作之部分與第1實施形態不同。另一方面，錯誤校正結果輸出動作之部分與第1實施形態相同。
如圖24所示，主機機器1將指令“13h”及位址“ADD-(1)”發送至半導體記憶裝置3。指令“13h”例如相當於位址輸入接收指令，係命令用以自半導體記憶裝置3對主機機器1輸出資料之動作之指令。
若半導體記憶裝置3接收位址“ADD-(1)”，則於期間tR之間，將特徵表格內之OIP設定為“1”，對主機機器1通知忙碌狀態。期間tR間之半導體記憶裝置3之動作與第1實施形態相同，因而省略說明。自記憶胞陣列21-0之資料讀出結束後，半導體記憶裝置3將OIP設定為“0”，對主機機器1通知就緒狀態。
此處，半導體記憶裝置3與圖8所示之步驟ST21即將進行前之狀態一致。
接著，主機機器1將指令“30h”及位址“ADD-(2)”發送至半導體記憶裝置3。指令“30h”例如係指示自記憶胞陣列21讀出對應於立即發送之位址之資料的主旨之指令。又，指令“30h”係指示暫時保持接著讀出之資料之主旨之指令。另，第2次讀出之資料係不覆寫第1次讀出之資料地予以保持。
若半導體記憶裝置3接收指令“30h”及位址“ADD-(2)”，則執行圖8所示之步驟ST21~ST25。即，定序器16於步驟ST21中，將保持於暫存器C1及C2之資料分別傳送至暫存器A1及A2期間，將OIP設定為“1”，對主機機器1通知就緒狀態。若暫存器間之資料傳送結束，則半導體記憶裝置3將OIP設定為“0”，對主機機器1通知就緒狀態。步驟ST21~ST25之其他動作之詳情與第1實施形態相同，因而省略說明。
主機機器1及半導體記憶裝置3與步驟ST21~ST25並行執行圖8所示之步驟ST26及ST27。
具體而言，主機機器1將指令“7Ch”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Ch”，則將保持於狀態暫存器15之錯誤校正結果STS-(n)中，對應於第1次讀出之資料之錯誤校正結果STS-(1)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-(1)，確認讀出之資料被正常錯誤校正。且，主機機器1將指令“03h”及位址“ADD-(1)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-(1)-CA”，則將保持於暫存器 A2之錯誤校正後資料作為讀出資料DAT-(1)輸出至主機機器1。
此處，半導體記憶裝置3再次與圖8所示之步驟ST21即將進行前之狀態一致。
接著，主機機器1將指令“30h”及位址“ADD-(3)”發送至半導體記憶裝置3。
若半導體記憶裝置3接收指令“30h”及位址“ADD-(3)”，則執行圖8所示之步驟ST21~ST25。
主機機器1及半導體記憶裝置3與步驟ST21~ST25並行執行圖8所示之步驟ST26及ST27。
具體而言，主機機器1將指令“7Dh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Dh”，則將保持於狀態暫存器15之錯誤校正結果STS-(n)中，對應於第2次讀出之資料之錯誤校正結果STS-(2)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-(2)，確認讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-(2)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-(2)-CA”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-(2)輸出至主機機器1。
接著，主機機器1將指令“3Fh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“3Fh”，則將保持於暫存器C1及C2之資料分別傳送至暫存器A1及A2，以備資料之輸出。
主機機器1將指令“7Ch”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Ch”，則將保持於狀態暫存器15之錯誤校正結果STS-(n) 中，對應於第3次讀出之資料之錯誤校正結果STS-(3)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-(3)，確認讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-(3)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-(3)-CA”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-(3)輸出至主機機器1。
藉由如上動作，半導體記憶裝置3於基於串列介面之快取讀出動作中，亦可將對應於各資料之錯誤校正結果STS個別地輸出至主機機器1。
2.2.4關於多平面快取讀出動作
接著，針對多平面快取讀出動作進行說明。
圖25係用以說明第2實施形態之半導體記憶裝置之多平面快取讀出動作之指令順序。圖25係與圖11對應，顯示用以實現圖10所示之多平面快取讀出動作之指令順序之一例。
如圖25所示，第2實施形態之多平面快取讀出動作中，自記憶胞陣列21之讀出動作之部分及對主機機器1之輸出動作之部分與第1實施形態不同。另一方面，錯誤校正結果輸出動作之部分與第1實施形態相同。
如圖25所示，主機機器1對半導體記憶裝置3依序發送指令“60h”、位址“ADD-P0(1)”、指令“60h”、位址“ADD-P1(1)”及指令“61h”。若半導體記憶裝置3接收指令“61h”，則於期間tR之間，例如將特徵表格內之OIP設定為“1”，對主機機器1通知忙碌狀態。
期間tR間之半導體記憶裝置3之動作與第1實施形態相同，因而省略說明。自記憶胞陣列21-0及21-1之並行資料讀出結束後，半導體記憶裝置3將OIP設定為“0”，對主機機器1通知就緒狀態。
此處，半導體記憶裝置3與圖10所示之步驟ST31即將進行前之狀態一致。
接著，主機機器1對半導體記憶裝置3依序發送指令“60h”、位址“ADD-P0(2)”、指令“60h”、位址“ADD-P1(2)”及指令“62h”。 指令“62h”係指示自記憶胞陣列21讀出對應於立即發送之位址的資料之主旨之指令。即，指令“62h”對半導體記憶裝置3指示自記憶胞陣列21-0及21-1並行讀出資料之主旨。又，指令“62h”係指示暫時保持接著讀出之資料之主旨之指令。另，第2次讀出之資料係不覆寫第1次讀出之資料而予以保持。
若半導體記憶裝置3接收指令“62h”，則執行圖10所示之步驟ST31~ST40。即，若半導體記憶裝置3接收指令“62h”，則將保持於暫存器C1及C2、以及保持於暫存器D1及D2之資料分別傳送至暫存器A1及A2、以及暫存器B1及B2，以備資料之輸出。
主機機器1及半導體記憶裝置3與步驟ST31~ST40並行執行圖10所示之步驟ST41及ST44。
具體而言，主機機器1將指令“7Eh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第1次讀出之資料之錯誤校正結果STS-P0(1)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P0(1)，確認讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P0(1)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P0(1)-CA”，則將保持於暫存 器A2之錯誤校正後資料作為讀出資料DAT-P0(1)輸出至主機機器1。
又，主機機器1再次將指令“7Eh”發送至半導體記憶裝置3。若半導體記憶裝置3接收第2次指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第1次讀出之資料之錯誤校正結果STS-P1(1)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P1(1)，確認所讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P1(1)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P1(1)-CA”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P1(1)輸出至主機機器1。
此處，半導體記憶裝置3再次與圖10所示之步驟ST31即將進行前之狀態一致。
接著，主機機器1對半導體記憶裝置3依序發送指令“60h”、位址“ADD-P0(3)”、指令“60h”、位址“ADD-P1(3)”及指令“62h”。
若半導體記憶裝置3接收指令“62h”，則執行圖10所示之步驟ST31~40。即，若半導體記憶裝置3接收指令“62h”，則將保持於暫存器C1及C2、以及保持於暫存器D1及D2之資料分別傳送至暫存器A1及A2、以及暫存器B1及B2，以備資料之輸出。
主機機器1及半導體記憶裝置3與步驟ST31~40並行執行圖10所示之步驟ST41~ST44。
具體而言，主機機器1將指令“7Fh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Fh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第2次讀出之資料之錯誤校正結果STS-P0(2)輸 出至主機機器1。
主機機器1基於該錯誤校正結果STS-P0(2)，確認所讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P0(2)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P0(2)-CA”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P0(2)輸出至主機機器1。
又，主機機器1再次將指令“7Fh”發送至半導體記憶裝置3。若半導體記憶裝置3接收第2次指令“7Fh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第2次讀出之資料之錯誤校正結果STS-P1(2)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P1(2)，確認所讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P1(2)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P1(2)-CA”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P1(2)輸出至主機機器1。
接著，主機機器1將指令“6Fh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“6Fh”，則將保持於暫存器C1及C2、以及暫存器D1及D2之資料分別傳送至暫存器A1及A2、以及暫存器B1及B2，以備資料之輸出。
主機機器1將指令“7Eh”發送至半導體記憶裝置3。若半導體記憶裝置3接收指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P0(n)中，對應於第3次讀出之資料之錯誤校正結果STS-P0(3)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P0(3)，確認所讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P0(3)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P0(3)-CA”，則將保持於暫存器A2之錯誤校正後資料作為讀出資料DAT-P0(3)輸出至主機機器1。
又，主機機器1再次將指令“7Eh”發送至半導體記憶裝置3。若半導體記憶裝置3接收第2次指令“7Eh”，則將保持於狀態暫存器15之錯誤校正結果STS-P1(n)中，對應於第3次讀出之資料之錯誤校正結果STS-P1(3)輸出至主機機器1。
主機機器1基於該錯誤校正結果STS-P1(3)，確認所讀出之資料被正常地錯誤校正。且，主機機器1將指令“03h”及位址“ADD-P1(3)-CA”發送至半導體記憶裝置3。
若半導體記憶裝置3接收位址“ADD-P1(3)-CA”，則將保持於暫存器B2之錯誤校正後資料作為讀出資料DAT-P1(3)輸出至主機機器1。
藉由如上動作，半導體記憶裝置3於基於串列介面之多平面快取讀出動作中，亦可將對應於各資料之錯誤校正結果STS個別地輸出至主機機器1。
2.3本實施形態之效果
第2實施形態之半導體記憶裝置接收信號SCK、信號/CS、SI、/HOLD及/WP，並輸出信號SO。定序器16將接收經斷言之信號/CS後立即接收之信號SI作為指令予以識別。藉此，半導體記憶裝置3藉由串列介面與主機機器1連接之情形時，亦可與第1實施形態同樣地，輸出錯誤校正結果STS。
又，若定序器16自主機機器1接收指令“7Ah”，則將錯誤校正結果STS-P0自狀態暫存器15輸出，若接收指令“7Bh”，則將錯誤校正結果STS-P1自狀態暫存器15輸出。藉此，主機機器1對於根據多平面讀出動作自不同平面PB0及PB1並行讀出之資料各者，可掌握在哪個扇區位置發生何種程度錯誤位元數。因此，主機機器1於多平面讀出動作時，亦可判斷是否需要更新動作。
又，若定序器16自主機機器1接收指令“7Ch”，則將錯誤校正結果STS-(odd)自狀態暫存器15輸出，若接收指令“7Dh”，則將錯誤校正結果STS-(even)自狀態暫存器15輸出。藉此，主機機器1對於並行執行藉由快取讀出動作自記憶胞陣列21之讀出及對主機機器1之輸出之資料各者，可掌握在哪個扇區位置發生何種程度錯誤位元數。因此，主機機器1於快取讀出動作時，亦可判斷是否需要更新動作。
又，若定序器16自主機機器1接收指令“7Eh”，則將錯誤校正結果STS-P0(odd)及STS-P1(odd)自狀態暫存器15輸出，若接收指令“7Fh”，則將錯誤校正結果STS-P0(even)及STS-P1(even)自狀態暫存器15輸出。藉此，主機機器1對於並行執行藉由快取讀出動作自記憶胞陣列21之讀出及對主機機器1之輸出之資料各者，可掌握在哪個扇區位置發生何種程度錯誤位元數。因此，主機機器1於多平面快取讀出動作時，亦可判斷是否需要更新動作。
因此，可發揮與第1實施形態相同之效果。
2.4第2實施形態之第1變化例
另，於第2實施形態中，針對使用用以將錯誤校正結果STS輸出至主機機器1之專用指令“7×h”之情形進行說明，但不限於此。錯誤校正結 果STS例如亦可自另外保持於狀態暫存器15內之特徵表格讀出。即，主機機器1亦可使用特徵表格之讀出指令“0Fh”，輸出錯誤校正結果STS。
以下說明中，針對與第2實施形態相同之部分省略說明，僅針對不同部分進行說明。
2.4.1關於錯誤校正資訊讀出動作
首先，對錯誤校正結果之輸出動作進行說明。圖26係用以說明第2實施形態之第1變化例之半導體記憶裝置之錯誤校正結果之輸出動作之指令順序。圖26與圖22對應。
如圖26所示，主機機器1斷言信號/CS，且於整個8時脈週期將指令“0Fh”作為信號SI發出，進而發出信號SCK。又，主機機器1例如於整個8時脈週期將位址“×0h”作為信號SI發送至半導體記憶裝置3。
若指令“0Fh”存儲於指令暫存器14，則定序器16特定出對應於位址“×0h”之特徵表格內之資訊。且，自狀態暫存器15對輸入輸出控制電路11傳送該特定出之資訊。另，定序器16於位址“×0h”對應於某頁面之某扇區之錯誤校正結果STS之情形時，對於該某頁面之其他扇區之錯誤校正結果STS亦依序輸出。
即，若發出指令“0Fh”及1個位址“×0h”，則半導體記憶裝置3例如對於扇區0~扇區3，對主機機器1依序輸出於整個8時脈週期之1扇區量之錯誤校正結果STS之輸出。且，自半導體記憶裝置3輸出1頁面量之錯誤校正結果STS後，主機機器1使信號/CS無效。
另，第2實施形態之第1變化例所應用之特徵表格內之錯誤校正結果STS、及分配於該錯誤校正結果STS之位址“×0h”可應用與第1實施形態之第1變化例相同者，因而省略其說明。
藉由如上動作，半導體記憶裝置3可對主機機器1輸出與第2實施形態相同之錯誤校正結果STS。
2.4.2關於多平面讀出動作
接著，針對多平面讀出動作進行說明。
圖27係用以說明第2實施形態之第1變化例之半導體記憶裝置之多平面讀出動作之指令順序。圖27與第2實施形態之圖23對應。
如圖27所示，第2實施形態之第1變化例之多平面讀出動作，僅關於取代專用指令“7×h”而使用特徵特性讀出指令“0Fh”及位址“×0h”之點，與第2實施形態不同。
又，第2實施形態之第1變化例與第2實施形態之不同點之說明，與第1實施形態之第1變化例與第1實施形態之不同點之說明相同。
藉由如上動作，基於串列介面之多平面讀出動作中，可將保持於特徵表格之錯誤校正結果STS輸出至主機機器1。
2.4.3關於快取讀出動作
接著，對快取讀出動作進行說明。
圖28係用以說明第2實施形態之第1變化例之半導體記憶裝置之快取讀出動作之指令順序。圖28與第2實施形態之圖24對應。
如圖28所示，第2實施形態之第1變化例之快取讀出動作，僅關於取代專用指令“7×h”而使用特徵特性讀出指令“0Fh”及位址“×0h”之點，與第2實施形態不同。
又，第2實施形態之第1變化例與第2實施形態之不同點之說明，與第1實施形態之第1變化例與第1實施形態之不同點之說明相同。
藉由如上動作，基於串列介面之快取讀出動作中，可將保持於特徵 表格之錯誤校正結果STS輸出至主機機器1。
2.4.4關於多平面快取讀出動作
接著，對多平面快取讀出動作進行說明。
圖29係用以說明第2實施形態之第1變化例之半導體記憶裝置之多平面快取讀出動作之指令順序。圖29與第2實施形態之圖25對應。
如圖29所示，第2實施形態之第1變化例之多平面快取讀出動作，僅關於取代專用指令“7×h”而使用特徵特性讀出指令“0Fh”及位址“×0h”之點，與第2實施形態不同。
又，第2實施形態之第1變化例與第2實施形態之不同點之說明，與第1實施形態之第1變化例與第1實施形態之不同點之說明相同。
藉由如上動作，基於串列介面之多平面快取讀出動作中，可將保持於特徵表格之錯誤校正結果STS輸出至主機機器1。
2.4.5本變化例之效果
於第2實施形態之第1變化例中，狀態暫存器15於特徵表格內保持錯誤校正結果STS。且，半導體記憶裝置3藉由輸出特徵表格內之錯誤校正結果STS，而可發揮與第2實施形態相同之效果。
具體而言，若定序器16接收特徵表格輸出指令“0Fh”及位址“×0h”，則連續輸出包含對應於該位址“×0h”之扇區的頁面之錯誤校正結果STS。藉此，主機機器1每發出1次指令“0Fh”，可取得1頁面量之錯誤校正結果STS。
又，將位址“×0h”與第1實施形態之第1變化例同樣地進行分配。即，於多平面讀出動作中，對錯誤校正結果STS-P0及STS-P1各自分配位址“A0h”及“B0h”。於快取讀出動作中，對錯誤校正結果STS-(odd)及 STS-(even)各自分配位址“C0h”及“D0h”。於多平面快取讀出動作中，對錯誤校正結果STS-P0(odd)、STS-P0(even)、STS-P1(odd)及STS-P1(even)各自分配位址“10h”、“20h”、“30h”及“40h”。藉此，於多平面讀出動作、快取讀出動作及多平面快取讀出動作之各者中，不使用輸出錯誤校正結果STS之專用指令，即可判斷是否需要更新動作。
2.5第1實施形態之第2變化例
於第2實施形態之第1變化例中，針對自主機機器器1發出1個位址“×0h”時，自動地於整個4週期輸出1頁面量之錯誤校正結果STS之情形進行說明。但不限於上述，亦可對1個位址“×0h”輸出1扇區量之錯誤校正結果STS。
圖30係用以說明第2實施形態之第2變化例之半導體記憶裝置之錯誤校正結果輸出動作之指令順序。圖30與圖26之部分對應。
如圖30所示，主機機器1斷言信號/CS，且例如於整個8時脈週期將指令“0Fh”作為信號SI發出，進而發出信號SCK。又，主機機器1例如於整個8時脈週期將位址“×0h”發送至半導體記憶裝置3。
若指令“0Fh”存儲於指令暫存器14，則定序器16特定出對應於位址“×0h”之特徵表格內之資訊。且，自狀態暫存器15對輸入輸出控制電路11傳送該特定出之資訊。另，定序器16於位址“×0h”對應於某頁面之某扇區之錯誤校正結果STS之情形時，僅輸出該某扇區之錯誤校正結果STS。
即，若發出指令“0Fh”及1個位址“×0h”，則半導體記憶裝置3例如於整個8時脈週期，僅個別地輸出對應於1扇區量之資料之錯誤校正結果STS。且，自半導體記憶裝置3輸出1頁面量之錯誤校正結果STS後，主機 機器1使信號/CS無效。
藉由如上動作，半導體記憶裝置3可對主機機器1輸出與第2實施形態相同之錯誤校正結果STS。
如上述輸出錯誤校正結果STS之情形時，每扇區分配位址“×0h”。因此，與第1實施形態之第2變化例同樣地，例如藉由分配對應於圖20所示之特徵表格之位址，而於多平面讀出動作、快取讀出動作及多平面快取讀出動作時，可特定出所有讀出資料內之所有扇區。
3.其他
於上述各實施形態中，針對ECC電路18產生包含某頁面內之扇區之扇區位置資訊、該每扇區之錯誤位元數資訊、可否校正資訊之資訊作為錯誤校正結果STS之情形進行說明，但不限於此。例如ECC電路18亦可產生某頁面內之扇區中，包含錯誤位元數最多之扇區之扇區位置資訊、與該扇區中錯誤位元數資訊之組合之資訊作為錯誤校正結果STS。又，例如ECC電路18亦可產生包含某頁面內之扇區之扇區位置資訊、對該扇區之錯誤檢測處理結果、表示是否檢測出超過某臨限值之數量之錯誤之資訊的組合之資訊作為錯誤校正結果STS。另，該某臨限值可為預設之固定值，亦可根據控制器或主機機器1而設定為適當不同之值。
又，於錯誤校正結果STS中包含扇區位置資訊及錯誤位元數資訊以外之資訊之情形時，特徵表格亦可進而分配定義該其他資訊之區域。
且，半導體記憶裝置2及3亦可按照上述各實施形態說明之指令順序，輸出包含ECC電路18所產生之上述各種資訊之錯誤校正結果STS。
又，於上述各實施形態中，針對快取讀出動作及多平面快取讀出動作中，執行隨機快取讀出動作之情形進行顯示，但不限於此。例如，快取 讀出動作及多平面快取讀出動作中，亦可執行依序輸出連續頁面之順序快取讀出(Sequential cache reading)動作。
雖已說明本發明之數個實施形態，但該等實施形態係作為例子提示者，並未意欲限定發明之範圍。該等新穎之實施形態係可以其他多種形態實施，在未脫離發明之主旨之範圍內，可進行多種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨，且包含於申請專利範圍所記述之發明及其均等之範圍內。

Claims (26)

  1. 一種半導體記憶裝置，其包含：介面電路，其可與外部通信；第1記憶胞陣列，其包含可保持資料之記憶胞電晶體，以頁面單位讀出資料；及錯誤檢測電路，其檢測自上述第1記憶胞陣列讀出之資料之錯誤，且經讀出之上述頁面單位大小之資料，係以經分割上述頁面單位之複數個第1單位來檢測錯誤，上述介面電路並行執行自上述第1記憶胞陣列讀出之第1資料向上述外部之輸出、與將不同於上述第1資料之第2資料自上述第1記憶胞陣列讀出之第1動作時，可向上述外部輸出基於就上述第1資料所檢測出之上述錯誤之資訊。
  2. 如請求項1之半導體記憶裝置，其中上述資訊包含每個上述第1單位檢測出之錯誤位元數、表示每個上述第1單位檢測出之錯誤位元數是否超過某臨限值之值、或每個上述第1單位檢測出之錯誤位元數中之最大值。
  3. 如請求項2之半導體記憶裝置，其中上述臨限值可自上述外部設定。
  4. 如請求項2之半導體記憶裝置，其中上述臨限值包含固定值。
  5. 如請求項2之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，便將關於上述第1資料之上述資訊 輸出至上述外部，若於上述第1動作後接收第2指令，便將關於上述第2資料之上述資訊輸出至上述外部。
  6. 如請求項2之半導體記憶裝置，其進而包含表格(table)，其保持關於上述第1資料及上述第2資料之各者之上述資訊，上述介面電路將關於上述第1資料及上述第2資料之各者之上述資訊自上述表格輸出。
  7. 如請求項6之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，則每個上述第1單位連續地自上述表格輸出關於上述第1資料之上述資訊。
  8. 如請求項6之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，則自上述表格輸出關於上述第1資料之上述資訊中，對應於上述第1單位之部分之上述錯誤位元數。
  9. 如請求項1之半導體記憶裝置，其中上述介面電路將於接收經斷言(assert)之晶片選擇信號後立即接收之與上述晶片選擇信號不同之輸入信號，作為指令予以識別。
  10. 如請求項1之半導體記憶裝置，其中上述介面電路將於接收經斷言之指令鎖存賦能(Command Latch Enable)信號期間所接收之輸入輸出信 號，作為指令予以識別。
  11. 一種半導體記憶裝置，其包含：介面電路，其可與外部通信；第1記憶胞陣列及第2記憶胞陣列，其包含可保持資料之記憶胞電晶體，以頁面單位讀出資料；及錯誤檢測電路，其檢測自上述第1記憶胞陣列及上述第2記憶胞陣列之各者讀出之資料之錯誤，且經讀出之上述頁面單位大小之資料，係以經分割上述頁面單位之複數個第1單位來檢測錯誤，上述介面電路於對上述外部輸出自上述第1記憶胞陣列及上述第2記憶胞陣列分別並行讀出之第1資料及第2資料之第1動作時，可向上述外部輸出基於就上述第1資料及上述第2資料之各者所檢測出之上述錯誤之資訊。
  12. 如請求項11之半導體記憶裝置，其中上述資訊包含每個上述第1單位檢測出之錯誤位元數、表示每個上述第1單位檢測出之錯誤位元數是否超過某臨限值之值、或每個上述第1單位檢測出之錯誤位元數中之最大值。
  13. 如請求項12之半導體記憶裝置，其中上述臨限值可自上述外部設定。
  14. 如請求項12之半導體記憶裝置，其中上述臨限值包含固定值。
  15. 如請求項12之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，便將關於上述第1資料之上述資訊輸出至上述外部，若於上述第1動作時接收第2指令，便將關於上述第2資料之上述資訊輸出至上述外部。
  16. 如請求項12之半導體記憶裝置，其進而包含表格，其保持關於上述第1資料及上述第2資料之各者之上述資訊，上述介面電路將關於上述第1資料及上述第2資料之各者之上述資訊自上述表格輸出。
  17. 如請求項16之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，則每個上述第1單位連續地自上述表格輸出關於上述第1資料之上述資訊。
  18. 如請求項16之半導體記憶裝置，其中上述介面電路若於上述第1動作時接收第1指令，則自上述表格輸出關於上述第1資料之上述資訊中，對應於上述第1單位之部分。
  19. 如請求項11之半導體記憶裝置，其中上述介面電路於並行執行上述第1資料及上述第2資料向上述外部之輸出，與並行執行之自上述第1記憶胞陣列之第3資料之讀出及自上述第2記憶胞陣列之第4資料之讀出之第3動作時，可將關於上述第1資料及上述第2資料各者之上述資訊輸出至上述 外部。
  20. 如請求項19之半導體記憶裝置，其中上述資訊包含每個上述第1單位檢測出之錯誤位元數、表示每個上述第1單位檢測出之錯誤位元數是否超過某臨限值之值、或每個上述第1單位檢測出之錯誤位元數中之最大值。
  21. 如請求項20之半導體記憶裝置，其中上述臨限值可自上述外部設定。
  22. 如請求項20之半導體記憶裝置，其中上述臨限值包含固定值。
  23. 如請求項20之半導體記憶裝置，其中上述介面電路若於上述第3動作時接收第1指令，便將關於上述第1資料之上述資訊輸出至上述外部，若於上述第3動作時接收第2指令，便將關於上述第2資料之上述資訊輸出至上述外部，若於上述第3動作後接收第3指令，便將關於上述第3資料之上述資訊輸出至上述外部，若於上述第3動作後接收第4指令，便將關於上述第4資料之上述資訊輸出至上述外部。
  24. 如請求項20之半導體記憶裝置，其進而包含表格，其保持關於自上述第1記憶胞陣列及上述第2記憶胞陣列讀出之資料之上述資訊， 上述介面電路自上述表格輸出關於上述第1資料、上述第2資料、上述第3資料及上述第4資料之各者之上述資訊。
  25. 如請求項11之半導體記憶裝置，其中上述介面電路將於接收經斷言之晶片選擇信號後立即接收之與上述晶片選擇信號不同之輸入信號，作為指令予以識別。
  26. 如請求項11之半導體記憶裝置，其中上述介面電路將於接收經斷言之指令鎖存賦能信號期間所接收之輸入輸出信號，作為指令予以識別。
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