TWI638447B - 一種無接面半導體通道閘陣列記憶體結構及其製備方法 - Google Patents
一種無接面半導體通道閘陣列記憶體結構及其製備方法 Download PDFInfo
- Publication number
- TWI638447B TWI638447B TW106120253A TW106120253A TWI638447B TW I638447 B TWI638447 B TW I638447B TW 106120253 A TW106120253 A TW 106120253A TW 106120253 A TW106120253 A TW 106120253A TW I638447 B TWI638447 B TW I638447B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- gate array
- semiconductor channel
- semiconductor
- nano carbon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 132
- 229910021392 nanocarbon Inorganic materials 0.000 claims abstract description 85
- 239000000463 material Substances 0.000 claims abstract description 48
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000002041 carbon nanotube Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 150000004767 nitrides Chemical group 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 238000002360 preparation method Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001926 trapping method Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002071 nanotube Substances 0.000 description 2
- 150000002902 organometallic compounds Chemical class 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910021404 metallic carbon Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Abstract
本發明提供一種無接面半導體通道閘陣列記憶體結構及其製備方法，該結構包括：半導體基板；位於所述半導體基板之上的絕緣層；位於所述絕緣層上的奈米碳管閘陣列；位於所述奈米碳管閘陣列之上的閘電荷捕捉結構；位於所述閘電荷捕捉結構之上的採用二維半導體材料的半導體通道；以及分別位於所述奈米碳管閘陣列兩端，並分別與所述半導體通道連接的源接觸電極和汲接觸電極。本發明的記憶體結構以二維半導體材料通道代替傳統的矽摻雜通道，並採用了金屬奈米碳管閘陣列，改善了閘極電荷捕捉性能，簡化了元件結構，可進一步提高記憶陣列密度。
Description
本發明涉及積體電路技術領域，特別是涉及一種無接面半導體通道閘陣列記憶體結構及其製備方法。
對於不同架構的NAND記憶體來說，按照記憶層的材料可以劃分為三維浮動閘極記憶體和三維電荷捕捉記憶體。對於前者三維浮動閘極記憶體由於採用多晶矽浮動閘極作為記憶層，記憶單元面積更大，在實現更多層記憶單元層疊時製程難度較大，因此主要是通過把週邊電路置於記憶陣列下面來實現面積的縮減。對於後者三維電荷捕捉記憶體，又可以劃分為垂直閘極型和垂直通道型。基於垂直閘極結構的三維電荷捕捉快閃記憶體結構，製程上要難於垂直通道型，一直未見其宣告量產。垂直通道型三維電荷捕捉記憶體是最早實現大規模量產的快閃記憶體產品，2013年8月，三星電子推出了第一代24層的三維垂直通道型電荷捕捉三維記憶體，2014年7月推出了第二代32層128Gb產品，2015年推出了48層256Gb的產品。
三星電子推出的垂直通道型三維電荷捕捉快閃記憶體以垂直的多晶矽圓柱體作為通道，多層閘極環繞在該多晶矽圓柱體周圍，每層閘極作為一層字線，這樣字線就成了水平層，位線連接在垂直的多晶矽圓 柱體的頂部。公共源極線通過在基板製作重摻雜區域再逐個引出。閘極採用電荷捕捉的方式記憶，在多晶矽通道和閘極金屬之間設有隧穿層、電荷捕捉層和阻擋層。具體的元件結構描述可參考專利公開號為CN104425511A的專利文獻。
這種垂直通道型三維電荷捕捉快閃記憶體的關鍵技術是超深孔蝕刻和高品質薄膜製程。32層的超深孔深寬比接近30：1，上下孔的直徑差異要求小於10-20nm。閘介電多層薄膜不僅要求頂層和底層的厚度基本一致，對材料均勻性也提出了很高的要求。通道材料一般為多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時還需要與閘介電層之間有低缺陷密度的介面。作為一種電荷捕捉記憶體，記憶單元之間幾乎沒有耦合效應。程式設計和擦除操作分別使用了電子和電洞的FN隧穿。為了提高擦除速度，隧穿層通常會使用基於氧化矽和氮氧化矽材料的疊層結構。記憶層則一般是氮化矽為主的高陷阱密度材料。為了降低閘反向注入，阻擋層則會使用氧化矽或氧化鋁等材料。
然而，現有的垂直通道型三維電荷捕捉記憶體，元件通道材料採用多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時又要求多晶矽薄膜通道的厚度要儘量薄，製程很難兼顧，影響產品良率。
鑒於以上所述現有技術，本發明的目的在於提供一種無接面半導體通道閘陣列記憶體結構及其製備方法，用於解決現有技術中的種種問題。
為實現上述目的及其他相關目的，本發明提供一種無接面半 導體通道閘陣列記憶體結構，包括：半導體基板；絕緣層，位於所述半導體基板之上；奈米碳管閘陣列，位於所述絕緣層上，包括多個以陣列方式排列的奈米碳管；閘電荷捕捉結構，位於所述奈米碳管閘陣列上，由下至上依次包括阻擋層、電荷捕捉層和隧道層；半導體通道，位於所述閘電荷捕捉結構之上，採用二維半導體材料；源接觸電極和汲接觸電極，分別位於所述奈米碳管閘陣列兩端，並分別與所述半導體通道連接。
可選地，所述無接面半導體通道閘陣列記憶體結構還包括分別引出所述多個奈米碳管的多個閘接觸電極。
可選地，所述半導體基板為矽基板。
可選地，所述絕緣層為氧化矽。
可選地，所述奈米碳管閘陣列採用金屬性奈米碳管，每個奈米碳管的管徑為0.75~3nm，長度為100nm~50μm。
可選地，所述閘電荷捕捉結構中，所述阻擋層的材料為ZrO2，所述隧道層的材料為ZrO2。
可選地，所述閘電荷捕捉結構中，所述電荷捕捉層的材料為氮化物。
可選地，所述半導體通道採用的二維半導體材料為MoS2、WS2、ReS2或SnO。
可選地，所述奈米碳管閘陣列的多個奈米碳管表面覆蓋有鈍化層。
可選地，所述無接面半導體通道閘陣列記憶體結構包括多個所述半導體通道，每個所述半導體通道對應一組記憶單元串；所述奈米碳管閘陣列包括分別對應多組記憶單元串的多組奈米碳管；每組記憶單元串的奈米碳管排列於對應的半導體通道之下，包括多個字線閘極奈米碳管、串選擇閘極奈米碳管以及地選擇閘極奈米碳管，其中所述串選擇閘極奈米碳管和地選擇閘極奈米碳管分別位於多個字線閘極奈米碳管的兩端。
為實現上述目的及其他相關目的，本發明還提供一種無接面半導體通道閘陣列記憶體結構的製備方法，包括如下步驟：提供半導體基板；在所述半導體基板上形成絕緣層；在所述絕緣層上形成奈米碳管閘陣列，所述奈米碳管閘陣列包括多個以陣列方式排列作為閘電極的奈米碳管；在所述所述奈米碳管閘陣列上形成閘電荷捕捉結構，所述閘電荷捕捉結構由下至上依次包括阻擋層、電荷捕捉層和隧道層；在所述閘電荷捕捉結構上採用二維半導體材料形成半導體通道；在所述半導體通道上覆蓋鈍化層；形成分別引出所述多個奈米碳管的多個閘接觸電極，以及分別位於所述奈米碳管閘陣列兩端與所述半導體通道連接的源接觸電極和汲接觸電極。
可選地，在所述閘電荷捕捉結構上採用二維半導體材料形成 半導體通道時，同時形成多個半導體通道。
進一步可選地，形成奈米碳管閘陣列的多個奈米碳管時，根據所述多個半導體通道的位置排布多組奈米碳管，使每組奈米碳管位於對應的半導體通道之下。
可選地，形成所述源接觸電極和汲接觸電極的方法包括步驟：在所述奈米碳管閘陣列兩端的上方蝕刻表面鈍化層，形成開口露出所述半導體通道的頂部，然後在所述開口中填充導電材料，形成源接觸電極和汲接觸電極。
可選地，形成多個閘接觸電極的方法包括步驟：蝕刻形成多個通孔以分別露出所述多個奈米碳管，然後在所述通孔中填充導電材料，形成多個閘接觸電極。
如上所述，本發明的無接面半導體通道閘陣列記憶體結構及其製備方法，具有以下有益效果：
本發明的無接面半導體通道閘陣列記憶體結構，記憶單元採用閘極電荷捕捉的方式，以二維半導體材料通道代替傳統的矽摻雜通道，使電荷更易控制，改善了閘極電荷捕捉性能，採用金屬奈米碳管閘陣列，顯著減小了閘極尺寸，相對于現有的垂直通道型NAND結構，本發明使元件性能得到了進一步提升，元件結構得到了進一步簡化，記憶陣列密度得以增加。
100‧‧‧半導體基板
200‧‧‧絕緣層
500‧‧‧半導體通道
400‧‧‧閘電荷捕捉結構
401‧‧‧阻擋層
402‧‧‧電荷捕捉層
403‧‧‧隧道層
300‧‧‧奈米碳管閘陣列
301‧‧‧奈米碳管
302‧‧‧閘接觸電極
501‧‧‧鈍化層
600‧‧‧源接觸電極
700‧‧‧汲接觸電極
第1圖顯示為本發明實施例提供的無接面半導體通道閘陣列記憶體結構的示意圖。
第2a-2g圖顯示為本發明實施例提供的無接面半導體通道閘陣列記憶體結構的製備流程示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。需說明的是，在不衝突的情況下，以下實施例及實施例中的特徵可以相互組合。
需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
本實施例將提供一種可以應用於NAND快閃記憶體記憶體中的記憶結構及製備方法。NAND記憶體的記憶結構包括記憶陣列，記憶陣列可以由多組記憶單元串組成。本實施例的每組記憶單元串採用多個閘極無接面型開關電晶體共用水平通道的形式，多個閘極無接面型開關電晶體，即閘極連接入地選擇線(GSL)的地選擇電晶體，閘極分別連接入多條字線(WL)的多個閘極控制的電荷捕捉記憶單元，以及閘極連接入串選擇線(SSL)的串選擇電晶體。這些閘極無接面型開關電晶體的閘電極採用金屬奈米碳管，在水平方向排布成閘電極陣列，閘介電層採用介電的電荷捕捉結構，共用的水平通道採用二維半導體材料代替傳統的矽摻雜材料，從 而改善了閘極電荷捕捉性能，並簡化了元件結構。
請參閱第1圖，本實施例提供的一種無接面半導體通道閘陣列記憶體結構，具體包括：半導體基板100；絕緣層200，位於所述半導體基板100之上；奈米碳管閘陣列300，位於所述所述絕緣層200上，包括以陣列方式排列作為閘電極的多個奈米碳管301；閘電荷捕捉結構400，位於所述奈米碳管閘陣列300之上，由下至上依次包括阻擋層401、電荷捕捉層402和隧道層403，其中所述阻擋層401覆蓋每個奈米碳管301的表面；半導體通道500，位於所述閘電荷捕捉結構400之上，採用二維半導體材料。
源接觸電極600和汲接觸電極700，分別位於所述奈米碳管閘陣列300兩端，並分別與所述半導體通道500連接。
具體地，所述無接面半導體通道閘陣列記憶體結構還包括分別引出所述多個奈米碳管301的多個閘接觸電極302。
本實施例中，所述半導體基板100可以為矽基板或其他適合的半導體材料基板。所述絕緣層200可以為氧化矽或其他適合的絕緣材料。
本實施例中，所述奈米碳管閘陣列300可以採用金屬性奈米碳管。其中，每個奈米碳管301的管徑可以是0.75~3nm，長度可以是100nm~50μm。
本實施例中，所述閘電荷捕捉結構400採用絕緣材料。其中，所述阻擋層401的材料可以為ZrO2，所述隧道層403的材料為ZrO2，所述電荷捕捉層402的材料可以為氮化物或是其他合適的電荷捕捉材料。具體地，閘電荷捕捉結構400的厚度可以為2-50nm。
本實施例中，所述半導體通道500採用的二維半導體材料可以是MoS2、WS2、ReS2、SnO等材料。
本實施例中，所述半導體通道500的表面覆蓋有鈍化層501。具體地，鈍化層501的材料可以是諸如矽氧化物、矽氮化物或矽氮氧化物等絕緣材料。鈍化層501的厚度可以根據實際需要設計，應當將半導體通道500表面完全包裹覆蓋，以實現半導體通道500與周圍環境的隔離。
本實施例中，為了構成記憶陣列，所述半導體通道500可以為多個，每個半導體通道500對應一組記憶單元串；所述奈米碳管閘陣列300可以包括分別對應多組記憶單元串的多組奈米碳管301；每組記憶單元串的奈米碳管301排列於對應的半導體通道500之下，包括多個字線閘極奈米碳管、串選擇閘極奈米碳管以及地選擇閘極奈米碳管，其中所述串選擇閘極奈米碳管和地選擇閘極奈米碳管分別位於多個字線閘極奈米碳管的兩端。每個半導體通道500的寬度可以為2-50nm。多個半導體通道500之間可以填充介電材料實現隔離。每組記憶單元串的奈米碳管301數量可以根據實際需要進行設計，例如，1個串選擇閘極奈米碳管和1個地選擇閘極奈米碳管，而字線閘極奈米碳管的數量可以是24個、32個、48個、甚至更多。
本實施例提供的無接面半導體通道閘陣列記憶體結構與現有技術中的垂直通道型NAND結構的不同之處主要在於，本實施例記憶體結 構採用水平通道，閘電荷捕捉結構同時作為閘極介電層位於水平通道上方，閘電極水平方向排布成陣列，這樣的元件結構更為簡單；由於記憶單元採用閘極電荷捕捉的方式，為了提升元件的閘極電荷捕捉性能，採用了二維半導體材料代替傳統矽摻雜的材質作為通道，並以奈米碳管作為閘電極陣列，這樣通道的導電性更易控制，從而可減小閘極尺寸，增加記憶陣列密度，使記憶體件性能得到進一步的提升。而現有技術採用垂直通道結構，通道結構也較為複雜，通常包括多層薄膜，在通道結構中間還可能設有絕緣埋層等。垂直通道通常採用多晶矽薄膜，要求具有很好的結晶度和較大的晶粒，同時又要求多晶矽薄膜通道的厚度要儘量薄，製程很難兼顧。因此，相較于現有的垂直通道型NAND，本實施例提供的閘陣列無接面半導體通道記憶體結構具有更加簡單的結構，在元件性能方面也有明顯提升。
下面結合附圖進一步詳細說明本實施例提供的無接面半導體通道閘陣列記憶體結構的製備方法。
請參閱第2a-2g圖，本實施例提供一種無接面半導體通道閘陣列記憶體結構的製備方法，包括如下步驟：
首先，如第2a圖所示，提供半導體基板100。所述半導體基板100可以是任何適合的半導體材料，例如可採用矽基板。
如第2b圖所示，在所述半導體基板100上形成絕緣層200。所述絕緣層200可以是氧化矽或其他適合的絕緣材料，例如，可採用在矽基板上生長氧化層的方式形成絕緣層200。
如第2c圖所示，在所述絕緣層200上形成奈米碳管閘陣列300，所述奈米碳管閘陣列300包括以陣列方式排列作為閘電極的多個奈米碳 管301。每個奈米碳管301的管徑範圍可以是0.75~3nm，長度範圍可以是100nm~50μm。優選地，採用金屬性的奈米碳管。形成多個奈米碳管301的方法可以是電弧法、鐳射蒸發法、化學氣相沉積法、熱解聚合法等。
如第2d圖所示，在所述奈米碳管閘陣列300上形成閘電荷捕捉結構400，所述閘電荷捕捉結構400由下至上依次包括阻擋層401、電荷捕捉層402和隧道層403，其中所述阻擋層401覆蓋每個奈米碳管301的表面。本實施例中，所述阻擋層401的材料可以為ZrO2，所述隧道層403的材料為ZrO2，所述電荷捕捉層402可以為氮化物或是其他合適的電荷捕捉材料。形成所述閘電荷捕捉結構400的方法可以選自CVD、MOCVD、ALD、分子束磊晶(MBE)中的一種或多種，或其他適合的製程。形成的閘電荷捕捉結構400的厚度可以為2-50nm。
如第2e圖所示，在所述閘電荷捕捉結構400上採用二維半導體材料形成半導體通道500。所述半導體通道500採用的二維半導體材料可以是MoS2、WS2、ReS2、SnO等材料。形成所述半導體通道500的方法可以是化學氣相沉積(CVD)、物理氣相沉積(PVD)、金屬有機化合物化學氣相沉積(MOCVD)、原子層沉積(ALD)等沉積方法，或其他適合的製程。
然後，如第2f圖所示，在所述半導體通道500上覆蓋鈍化層501。具體地，鈍化層501的材料可以是諸如矽氧化物、矽氮化物或矽氮氧化物等介電材料。鈍化層501的厚度可以根據實際需要設計。鈍化層501應當將半導體通道500的表面完全包裹覆蓋，以實現半導體通道500與周圍環境的隔離。形成所述鈍化層501的方法可以選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種或其他適合的製 程。
最後，如第2g圖所示，形成分別位於所述奈米碳管閘陣列300兩端與所述半導體通道500連接的源接觸電極600和汲接觸電極700，以及分別引出所述多個奈米碳管301的多個閘接觸電極302。
具體地，形成所述源接觸電極600和汲接觸電極700的方法可以包括步驟：在所述奈米碳管閘陣列300兩端的上方蝕刻表面鈍化層501，形成開口以露出所述半導體通道500的頂部，然後在所述開口中填充導電材料，形成源接觸電極600和汲接觸電極700。形成多個閘接觸電極302的方法可以包括步驟：蝕刻形成多個通孔以分別露出所述多個奈米碳管301，然後在所述通孔中填充導電材料，形成多個閘接觸電極302。引出閘接觸電極302時，只需要避開半導體通道源汲區，不需要避開電荷捕捉等材料層。其中蝕刻通孔或開口的方法可以為乾式蝕刻、原子層蝕刻(ALE)或其他適合的方法。閘接觸電極302、源接觸電極600和汲接觸電極700可以採用Ti、Al、Ni、Au等導電材料，或其他適合的金屬接觸材料和結構。
本實施例中，在所述閘電荷捕捉結構400上採用二維半導體材料形成半導體通道500時，可以同時形成多個半導體通道500。多個半導體通道500可以陣列排布。每個半導體通道500的寬度可以為2-50nm。多個半導體通道500之間可以填充介電材料，如鈍化層501，實現隔離。在所述絕緣層200上形成奈米碳管閘陣列300的多個奈米碳管301時，可根據所要形成的多條半導體通道500的位置排布多組奈米碳管301，使每組記憶單元串的奈米碳管301排列於對應的半導體通道500之下。每組記憶單元串的奈米碳管301數量可以根據實際需要進行設計，例如，1個串選擇閘極奈米碳管和1個地選 擇閘極奈米碳管，而字線閘極奈米碳管的數量可以是24個、32個、48個或更多。
綜上所述，本發明的閘陣列無接面半導體通道記憶體結構，記憶單元採用閘極電荷捕捉的方式，以二維半導體材料通道代替傳統的矽摻雜通道，使電荷更易控制，改善了閘極電荷捕捉性能，採用金屬奈米碳管閘陣列，顯著減小了閘極尺寸，相對于現有的垂直通道型NAND結構，本發明使元件性能得到了進一步提升，元件結構得到了進一步簡化，記憶陣列密度得以增加。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
Claims (15)
- 一種無接面半導體通道閘陣列記憶體結構，包括：半導體基板；絕緣層，位於所述半導體基板之上；奈米碳管閘陣列，位於所述絕緣層上，包括陣列排布的多個作為閘電極的奈米碳管；閘電荷捕捉結構，位於所述奈米碳管閘陣列之上，由下至上依次包括阻擋層、電荷捕捉層和隧道層，其中所述阻擋層覆蓋每個奈米碳管的表面；半導體通道，位於所述閘電荷捕捉結構之上，採用二維半導體材料；源接觸電極和汲接觸電極，分別位於所述奈米碳管閘陣列兩端，並分別與所述半導體通道連接。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，還包括分別引出所述多個奈米碳管的多個閘接觸電極。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述半導體基板為矽基板。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述絕緣層為氧化矽。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述奈米碳管閘陣列採用金屬性奈米碳管，每個奈米碳管的管徑為0.75~3nm，長度為100nm~50μm。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述閘電荷捕捉結構中，所述阻擋層的材料為ZrO2，所述隧道層的材料為ZrO2。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述閘電荷捕捉結構中，所述電荷捕捉層的材料為氮化物。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述半導體通道採用的二維半導體材料為MoS2、WS2、ReS2或SnO。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述半導體通道的表面覆蓋有鈍化層。
- 根據權利要求1所述的無接面半導體通道閘陣列記憶體結構，其中所述無接面半導體通道閘陣列記憶體結構包括多個所述半導體通道，每個所述半導體通道對應一組存儲單元串；所述奈米碳管閘陣列包括分別對應多組存儲單元串的多組奈米碳管；每組存儲單元串的奈米碳管排列於對應的半導體通道之下，包括多個字線閘極奈米碳管、串選擇閘極奈米碳管以及地選擇閘極奈米碳管，其中所述串選擇閘極奈米碳管和地選擇閘極奈米碳管分別位於多個字線閘極奈米碳管的兩端。
- 一種無接面半導體通道閘陣列記憶體結構的製備方法，包括以下步驟：提供半導體基板；在所述半導體基板上形成絕緣層；在所述絕緣層上形成奈米碳管閘陣列，所述奈米碳管閘陣列包括陣 列排布的多個作為閘電極的奈米碳管；在所述多個奈米碳管上形成閘電荷捕捉結構，所述閘電荷捕捉結構由下至上依次包括阻擋層、電荷捕捉層和隧道層，其中所述阻擋層覆蓋每個奈米碳管的表面；在所述閘電荷捕捉結構上採用二維半導體材料形成半導體通道；在所述半導體通道上覆蓋鈍化層；形成分別位於所述奈米碳管閘陣列兩端與所述半導體通道連接的源接觸電極和汲接觸電極，以及分別引出所述多個奈米碳管的多個閘接觸電極。
- 根據權利要求11所述的無接面半導體通道閘陣列記憶體結構的製備方法，其中在所述閘電荷捕捉結構上採用二維半導體材料形成半導體通道時，同時形成多個半導體通道。
- 根據權利要求12所述的無接面半導體通道閘陣列記憶體結構的製備方法，其中形成奈米碳管閘陣列的多個奈米碳管時，根據所述多個半導體通道的位置排布多組奈米碳管，使每組奈米碳管位於對應的半導體通道之下。
- 根據權利要求11所述的無接面半導體通道閘陣列記憶體結構的製備方法，其中形成所述源接觸電極和汲接觸電極的方法包括步驟：分別在所述奈米碳管閘陣列兩端的上方刻蝕表面鈍化層，形成開口露出所述半導體通道的頂部，然後在所述開口中填充導電材料，形成源接觸電極和汲接觸電極。
- 根據權利要求11所述的無接面半導體通道閘陣列記憶體結構的製備方法，其中形成多個閘接觸電極的方法包括步驟：刻蝕形成多個通孔 以分別露出所述多個奈米碳管，然後在所述通孔中填充導電材料，形成多個閘接觸電極。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611236881.2A CN108257968A (zh) | 2016-12-28 | 2016-12-28 | 一种无结半导体沟道栅阵列存储器结构及其制备方法 |
| ??201611236881.2 | 2016-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201824514A TW201824514A (zh) | 2018-07-01 |
| TWI638447B true TWI638447B (zh) | 2018-10-11 |
Family
ID=62719521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106120253A TWI638447B (zh) | 2016-12-28 | 2017-06-16 | 一種無接面半導體通道閘陣列記憶體結構及其製備方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108257968A (zh) |
| TW (1) | TWI638447B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111834393B (zh) * | 2019-04-22 | 2022-12-02 | 辽宁冷芯半导体科技有限公司 | 基于铝纳米晶浮栅的柔性碳纳米管光电记忆存储器 |
| CN112909009B (zh) * | 2019-12-03 | 2022-12-20 | 芯恩（青岛）集成电路有限公司 | 三维无结型神经元网络器件及其制作方法 |
| CN114068564A (zh) * | 2021-11-15 | 2022-02-18 | 上海集成电路制造创新中心有限公司 | 浮栅存储器及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080258207A1 (en) * | 2005-06-30 | 2008-10-23 | Marko Radosavljevic | Block Contact Architectures for Nanoscale Channel Transistors |
| US20090206393A1 (en) * | 2008-02-19 | 2009-08-20 | Ariyoshi Keiko | Nonvolatile memory element and method of manufacturing the same |
| US20100025660A1 (en) * | 2008-07-31 | 2010-02-04 | University Of Connecticut | Semiconductor devices, methods of manufacture thereof and articles comprising the same |
| US20110260240A1 (en) * | 2008-05-02 | 2011-10-27 | Hynix Semiconductor Inc. | Semiconductor Device |
| US20150137189A1 (en) * | 2006-01-26 | 2015-05-21 | Nanoselect, Inc. | Cnt-based sensors: devices, processes and uses thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657908B1 (ko) * | 2004-11-03 | 2006-12-14 | 삼성전자주식회사 | 분자흡착층을 구비한 메모리 소자 |
| US8395942B2 (en) * | 2010-05-17 | 2013-03-12 | Sandisk Technologies Inc. | Junctionless TFT NAND flash memory |
| CN102354668B (zh) * | 2011-10-12 | 2013-03-06 | 北京大学 | 一种碳基纳米材料晶体管的制备方法 |
| CN102339735B (zh) * | 2011-10-12 | 2013-03-06 | 北京大学 | 一种石墨烯晶体管的制备方法 |
| CN103606564B (zh) * | 2013-07-24 | 2019-01-15 | 复旦大学 | 一种电编程-紫外光擦除的存储器件结构及其制备方法 |
| CN104617099B (zh) * | 2015-01-23 | 2018-02-27 | 清华大学 | 有机铁电栅石墨烯柔性存储器件及其制造方法 |
| CN105742291A (zh) * | 2016-03-09 | 2016-07-06 | 复旦大学 | 一种浮栅存储器及其制备和控制方法 |
-
2016
- 2016-12-28 CN CN201611236881.2A patent/CN108257968A/zh active Pending
-
2017
- 2017-06-16 TW TW106120253A patent/TWI638447B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080258207A1 (en) * | 2005-06-30 | 2008-10-23 | Marko Radosavljevic | Block Contact Architectures for Nanoscale Channel Transistors |
| US20150137189A1 (en) * | 2006-01-26 | 2015-05-21 | Nanoselect, Inc. | Cnt-based sensors: devices, processes and uses thereof |
| US20090206393A1 (en) * | 2008-02-19 | 2009-08-20 | Ariyoshi Keiko | Nonvolatile memory element and method of manufacturing the same |
| US20110260240A1 (en) * | 2008-05-02 | 2011-10-27 | Hynix Semiconductor Inc. | Semiconductor Device |
| US20100025660A1 (en) * | 2008-07-31 | 2010-02-04 | University Of Connecticut | Semiconductor devices, methods of manufacture thereof and articles comprising the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108257968A (zh) | 2018-07-06 |
| TW201824514A (zh) | 2018-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10014317B2 (en) | Three-dimensional non-volatile NOR-type flash memory | |
| US10147736B2 (en) | Semiconductor memory device and method for manufacturing same | |
| GB2579729A (en) | Back-side memory element with local memory select transistor | |
| TW201913975A (zh) | 穿隧式場效電晶體三維反及數據單元結構以及其形成方法 | |
| CN108122925A (zh) | 三维半导体存储器件 | |
| TWI587488B (zh) | 一種奈米線記憶體結構及其製造方法 | |
| CN106057804A (zh) | 半导体器件 | |
| TW201721862A (zh) | 場效電晶體以及半導體裝置 | |
| US9754961B2 (en) | Semiconductor memory device and method for manufacturing same | |
| TWI638447B (zh) | 一種無接面半導體通道閘陣列記憶體結構及其製備方法 | |
| WO2014089795A1 (zh) | 一种垂直沟道型三维半导体存储器件及其制备方法 | |
| US10249641B2 (en) | Semiconductor memory device and method for manufacturing same | |
| CN104241294A (zh) | 一种非易失性三维半导体存储器及其制备方法 | |
| US9960174B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN109742080B (zh) | 一种三维存储器及其制备方法 | |
| TWI611563B (zh) | 一種奈米管記憶體結構及其製造方法 | |
| TWI656628B (zh) | 一種後閘無接面反及閘快閃記憶體及其製作方法 | |
| TWI651836B (zh) | 一種閘陣列無接面半導體通道記憶體結構及其製備方法 | |
| US10522624B2 (en) | V-grooved vertical channel-type 3D semiconductor memory device and method for manufacturing the same | |
| TWI630706B (zh) | 一種記憶體結構及其製備方法 | |
| TW202205626A (zh) | 記憶體裝置及其製作方法 | |
| TWI661562B (zh) | 一種神經元電晶體結構及其製備方法 | |
| CN104269407B (zh) | 一种非易失性高密度三维半导体存储器件及其制备方法 | |
| Nitayama et al. | Bit cost scalable (BiCS) technology for future ultra high density storage memories | |
| Nitayama et al. | Bit cost scalable (BiCS) technology for future ultra high density memories |