TWI635597B - 用於製造具有記憶體單元之積體電路的方法 - Google Patents

用於製造具有記憶體單元之積體電路的方法 Download PDF

Info

Publication number
TWI635597B
TWI635597B TW105133539A TW105133539A TWI635597B TW I635597 B TWI635597 B TW I635597B TW 105133539 A TW105133539 A TW 105133539A TW 105133539 A TW105133539 A TW 105133539A TW I635597 B TWI635597 B TW I635597B
Authority
TW
Taiwan
Prior art keywords
source line
dielectric
drain line
region
photoresist mask
Prior art date
Application number
TW105133539A
Other languages
English (en)
Other versions
TW201814889A (zh
Inventor
來強 羅
愉勁 康
汪大祥
帆 張
栢湛 岑
平輝 李
志強 張
元文 陳
素雲 謝
敬良 白
Original Assignee
新加坡商格羅方德半導體私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商格羅方德半導體私人有限公司 filed Critical 新加坡商格羅方德半導體私人有限公司
Publication of TW201814889A publication Critical patent/TW201814889A/zh
Application granted granted Critical
Publication of TWI635597B publication Critical patent/TWI635597B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供數種製造積體電路的方法。一種示範方法包括：圖案化源極線光阻遮罩以覆於基板之源極線區上，同時暴露出汲極線區。該源極線區在第一及第二記憶體單元之間，以及該汲極線區在該第二及第三記憶體單元之間。源極線形成於該源極線區中。在形成覆於汲極線區上的汲極線電介質時，同時形成覆於該源極線上的源極線電介質。圖案化汲極線光阻遮罩以覆在活性區段中的該源極線上，同時暴露出在搭接區段中的該源極線，以及同時暴露出該汲極線區。移除在該汲極線區上面的該汲極線電介質，同時減少該源極線電介質在該搭接區段中的厚度。

Description

用於製造具有記憶體單元之積體電路的方法
本發明大體有關於製造具有記憶體單元之積體電路的方法，且更特別的是，有關於製造具有記憶體單元之積體電路的低成本方法。
嵌入式超級快閃記憶體單元係使用於某些積體電路，在此可抹除及重新編程該等嵌入式超級快閃記憶體單元。超級快閃記憶體單元至少有三代，其中每一代比前一代小。第三代記憶體單元包括有一堆疊，其中控制閘極覆於控制閘極電介質上，控制閘極電介質係覆於浮動閘極上，而此浮動閘極覆於浮動閘極電介質上。整個堆疊覆於基板上。
製造此類積體電路包括許多製程，例如微影、蝕刻及沉積。微影涉及沉積光阻層，接著是圖案化該光阻層。藉由透過具有透明區段及不透明區段之遮罩而暴露於光線或其他電磁輻射，可圖案化該光阻層。光線造成光阻的化學變化，藉此可選擇性移除暴露部份或者是非暴露部份。微影技術很貴，因此包括較多微影製程的積體電路製造技術會比有較少微影製程者昂貴。
因此，最好提供有比傳統製造方法還少之微影製程的積體電路製造方法。此外，最好提供製造具有嵌入式超級快閃記憶體單元之積體電路的方法，同時相較於傳統製造方法，可減少微影製程數目。此外，由以下結合附圖和本發明背景的詳細說明及隨附申請專利範圍可明白本發明具體實施例的其他合意特徵及特性。
提供數種製造積體電路的方法。一種示範方法包括：圖案化源極線光阻遮罩以覆於基板之汲極線區上，同時暴露出源極線區。該源極線區在第一及第二記憶體單元之間，以及該汲極線區在該第二及第三記憶體單元之間。源極線形成於該源極線區中。在形成覆於汲極線區上的汲極線電介質時，同時形成覆於該源極線上的源極線電介質。圖案化汲極線光阻遮罩以覆在活性區段(active section)中的該源極線上，同時暴露出在搭接區段(strap section)中的該源極線，以及同時暴露出該汲極線區。移除在該汲極線區上面的該汲極線電介質，同時減少該源極線電介質在該搭接區段中的厚度。
在另一具體實施例中，提供一種製造積體電路的方法。該方法包括：圖案化源極線光阻遮罩以覆於汲極線區上和覆在該積體電路之搭接區段內的源極線區上，同時暴露在該積體電路之活性區段內的該源極線區。該源極線區在第一記憶體單元與第二記憶體單元之間，以及該汲極線區在該第二記憶體單元與第三記憶體單元之間。源極線形成於該活性區段的該源極線區中。汲極線電介質與源極線電介質同時形成，在此該源極線電介質覆在該活性區段及該搭接區段兩者中的該源極線區上以及該汲極線電介質覆在該活性及該搭接區段兩者中的該汲極線區上。形成覆於該源極線區及該汲極線區上的層間電介質，以及在該搭接區段中形成穿過該層間電介質至該源極線區的通孔。移除在該通孔內覆於該源極線區上的該源極線電介質，以及在該搭接區段中形成與該源極線區電性通訊的接觸。
在又一具體實施例中，提供一種製造積體電路的方法。該方法包括：圖案化源極線光阻遮罩以上覆於汲極線區上，同時暴露出在該積體電路之活性區段內的源極線區，在此該源極線光阻遮罩覆在搭接區段中的該源極線區上。該源極線區界定於在第一及第二記憶體單元之間的基板內，以及該汲極線區界定於在第二及第三記憶體單元之間的該基板內。源極線形成於在該積體電路之該活性區段內的該源極線區中。汲極線電介質與源極線電介質同時形成，在此該源極線電介質覆於該源極線區上以及該汲極線電介質覆於該汲極線區上。圖案化一汲極線光阻遮罩以覆在該活性區段中的該源極線上，同時暴露出在該搭接區段中的該源極線區，以及在此該汲極線光阻遮罩暴露出在該積體電路之該活性及該搭接區段兩者中的該汲極線區。移除在該汲極線區上面的該汲極線電介質，同時減少 該源極線電介質在該搭接區段中的厚度。形成覆於該源極線區及該汲極線區上的層間電介質，以及在該搭接區段中形成與該源極線區電性通訊的接觸。
10‧‧‧積體電路
12‧‧‧基板
14‧‧‧淺溝槽隔離結構
16‧‧‧第一記憶體單元、記憶體單元
18‧‧‧第二記憶體單元、記憶體單元
20‧‧‧第三記憶體單元、記憶體單元
22‧‧‧淺溝槽隔離側表面
24‧‧‧浮動閘極電介質
26‧‧‧浮動閘極
28‧‧‧控制閘極電介質
30‧‧‧控制閘極
32‧‧‧硬遮罩
34‧‧‧間隔體
36‧‧‧源極線區
38‧‧‧汲極線區
40‧‧‧搭接區段
42‧‧‧活性區段
44‧‧‧源極線光阻遮罩
46‧‧‧源極線
48‧‧‧源極線電介質
50‧‧‧汲極線電介質
52‧‧‧汲極線光阻遮罩
54‧‧‧層間電介質
56‧‧‧通孔
58‧‧‧矽化物
60‧‧‧接觸
110‧‧‧積體電路
112‧‧‧基板
116、118‧‧‧第一及第二記憶體單元
136‧‧‧源極線區
138‧‧‧汲極線區
140‧‧‧搭接區段
142‧‧‧活性區段
144‧‧‧源極線光阻遮罩
146‧‧‧源極線
148‧‧‧源極線電介質
150‧‧‧汲極線電介質
152‧‧‧汲極線光阻遮罩
154‧‧‧層間電介質
156‧‧‧通孔
158‧‧‧矽化物
160‧‧‧接觸
以下將結合附圖來描述本發明的具體實施例，共同類似的元件用相同的元件符號表示。
第1圖至第7圖圖示積體電路及其製造的具體實施例，在此第1圖、第3圖、第5圖至第7圖的橫截面圖圖示積體電路的搭接區段以及第2圖和第4圖為透視剖面圖；以及第8圖至第14圖圖示積體電路及其製造的替代具體實施例，在此第8圖及第10圖至第14圖的橫截面圖圖示積體電路的搭接區段以及第9圖為透視剖面圖。
以下實施方式本質上只是示範說明而非旨在限制各個具體實施例及其應用和用途。此外，不希望受限於在【先前技術】或【實施方式】中提到的任何理論。本揭示內容的具體實施例大體針對用於製造積體電路的方法。描述於本文的各種任務及製程步驟可加入有未詳述於本文之額外步驟或機能的更廣泛程序或製程。特別是，製造積體電路的各種步驟為眾所周知，因此為了簡明起見，本文只簡述許多習知的步驟或整個省略而不提供習知的製程細節。
提供一種製造具有快閃記憶體單元之積體 電路的方法，在此該等快閃記憶體單元可為第三代超級快閃記憶體單元。該積體電路用比傳統製造方法有更少微影製程的方式製造，在此描述於本文的製程差異考慮到去除至少一微影步驟的可靠製造方法，如下述。請參考圖示於第1圖的示範具體實施例，積體電路10包括含有半導體材料的基板12。如本文所使用的，用語“半導體基板”用來涵蓋半導體工業習知用來製作電子裝置的半導體材料。半導體材料包括單晶矽材料，例如常用於半導體工業的相對純粹或輕濃度雜質摻雜的單晶矽材料，以及多晶矽材料和與其他元素混合的矽，例如鍺、碳及其類似者。此外，“半導體材料”涵蓋其他材料，相對純粹或雜質摻雜的鍺、砷化鎵、氧化鋅、玻璃及其類似者。如本文所指稱的，基於材料的總重量，包括提及之元素/化合物的材料包括至少10重量%的提及元素/化合物，除非另有說明。在許多具體實施例中，基板12主要包括單晶半導體材料。基板12可為塊矽晶圓(如圖示)或可為在絕緣層上的一層薄矽(常被稱為絕緣體上覆矽或SOI，未圖示)，接著用載體晶圓支承它。
多個淺溝槽隔離結構14可位於基板12內，其中該等淺溝槽隔離結構14為電絕緣體。如本文所使用的，“電絕緣材料”或“電絕緣體”為電阻率約有1x104歐姆米或更多的材料，“導電材料”為電阻率約有1x10-4歐姆米或更少的材料，以及“半導電材料”為電阻率高於約1x10-4歐姆米至小於約1x104歐姆米的材料。在一示範具 體實施例中，淺溝槽隔離結構14包括二氧化矽，但是在替代具體實施例中可為其他電絕緣材料。
多個記憶體單元覆於基板12及淺溝槽隔離結構14上，彼等包括第一記憶體單元16、第二記憶體單元18及第三記憶體單元20。如本文所使用的，用語“覆於…上”意指“在…上方”使得中介層可在淺溝槽隔離結構14及記憶體單元16、18、20之間，或意指“在…上面”，使得淺溝槽隔離結構14實體接觸記憶體單元16、18、20。此外，用語“直接覆於…上”意指穿過上組件的垂直線也穿過下組件，使得上組件的至少一部份直接在下組件的至少一部份上方。應瞭解，積體電路10可移動，藉此改變相對“向上”及“向下”位置，因此“垂直”線是意指大約與基板12表面垂直的直線。記憶體單元16、18、20各自包括為電絕緣體的浮動閘極電介質24，其中浮動閘極電介質24覆於基板12上且橫向毗鄰淺溝槽隔離側表面22。在一示範具體實施例中，浮動閘極電介質24為二氧化矽，但是替代具體實施例可使用其他材料。同樣地，各個記憶體單元16、18、20的浮動閘極電介質24位在淺溝槽隔離結構14的兩對邊上。各個記憶體單元16、18、20也包括直接覆於浮動閘極電介質24上的浮動閘極26，在此如同浮動閘極電介質24，浮動閘極26位在淺溝槽隔離結構14的兩對邊上。因此，浮動閘極26毗鄰淺溝槽隔離側表面22。浮動閘極26為導電材料，以及在一示範具體實施例中，可包括摻雜導電率決定性雜質(conductivity determining impurities)的多晶矽。
控制閘極電介質28直接且居中地覆於浮動閘極26和各個記憶體單元16、18、20的淺溝槽隔離結構14上，在此控制閘極電介質28為電絕緣體。在一示範具體實施例中，控制閘極電介質28包括二氧化矽/氮化矽/二氧化矽三層(未個別圖示)，但是其他具體實施例也有可能。控制閘極30直接且居中地覆於控制閘極電介質28上，在此控制閘極30為電導體，例如具有導電率決定性雜質的多晶矽。硬遮罩32直接覆於控制閘極30上，在此硬遮罩32為電絕緣體，且在一示範具體實施例中，包括二氧化矽樹脂。間隔體34可覆於浮動閘極26上且橫向毗鄰(i)控制閘極電介質28、(ii)控制閘極30及(iii)硬遮罩32的兩對邊，在此間隔體34為電絕緣體。在一示範具體實施例中，間隔體34包括有不同電介質材料的多層，並且在任一記憶體單元16、18、20之兩對邊上之間隔體34的層數及確切組合物可能並不完全相同。基板12的源極線區36界定於第一及第二記憶體單元16、18之間，以及基板12的汲極線區38界定於第二及第三記憶體單元18、20之間。即刻參考第2圖，源極線46形成於源極線區36之至少一部份內，以及汲極線(未圖示於第1圖或第2圖)形成於汲極線區38之至少一部份內。
參考第2圖的示範具體實施例，在此第2圖為積體電路10的剖面透視圖。多個記憶體單元16、18、20的上半部各自直接覆在積體電路10之搭接區段40中的 淺溝槽隔離結構14上，但是多個記憶體單元16、18、20不直接覆在積體電路10之活性區段42中的淺溝槽隔離結構14(直接在活性區段42中之記憶體單元16、18、20下方的基板12並未圖示)上。直接覆於淺溝槽隔離結構14上之多個記憶體單元16、18、20的上半部包括控制閘極電介質28、控制閘極30及硬遮罩32。搭接區段40用來電氣連接至在不同記憶體單元16、18、20之間形成於基板12中的組件，如下所述，而活性區段42用來儲存用於記憶目的的電荷。搭接區段40可與活性區段42不同，因為搭接區段40包括在多個記憶體單元16、18、20之上半部下方的淺溝槽隔離結構14，而活性區段42不包括在多個記憶體單元16、18、20下方的淺溝槽隔離結構14。
形成及圖案化源極線光阻遮罩44以暴露源極線區36同時覆蓋汲極線區38。可用旋塗法(spin coating)沉積源極線光阻遮罩44(及描述於下文的其他光阻層)，以及藉由透過具有透明區段及不透明區段之遮罩暴露於光線或其他電磁輻射來圖案化。光線造成光阻的化學變化，藉此可選擇性移除暴露部份或者是非暴露部份，如上述。所欲位置可用有機溶劑移除，而源極線光阻遮罩44仍然覆於積體電路10的其他區域上。源極線光阻遮罩44(及描述於下文的其他光阻層)可視需要包括上及/或下抗反射塗層及/或硬遮罩(未圖示)。
藉由植入導電率決定性雜質於基板12的暴露部份中，在源極線區36中形成源極線46於基板12內。在一示範具體實施例中，該等導電率決定性雜質(亦即，“摻雜物”)可作為離子植入。離子植入涉及離子化所欲導電率決定性雜質以及在電場的影響下推送摻雜物離子進入基板12。源極線光阻遮罩44保護汲極線區38，因此汲極線區38在此時被保護免於植入導電率決定性離子。在第2圖的具體實施例中，源極線46形成於積體電路10的活性區段42中以及搭接區段40中。源極線光阻遮罩44在源極線46形成之後移除，例如用含氧電漿或適當的溶劑。
在一示範具體實施例中，以及如第3圖所示，形成覆在第一及第二記憶體單元16、18之間的源極線46上的源極線電介質48。汲極線電介質50與源極線電介質48同時形成，在此形成覆於汲極線區38上的汲極線電介質50。源極線電介質48和汲極線電介質50為電絕緣體，在有些具體實施例中，可用熱氧化形成。在一些具體實施例中，源極線電介質48和汲極線電介質50包括二氧化矽，而源極線電介質48可比汲極線電介質50厚些。例如，在圖示具體實施例中，源極線46有高於汲極線區38的導電率決定性雜質(亦即，摻雜物)濃度，而在有較高導電率決定性雜質濃度時，熱氧化物的成長更快。源極線46有高於汲極線區38的導電率決定性雜質濃度，導致源極線電介質48比汲極線電介質50更厚。在一示範具體實施例中，源極線電介質48厚約400至約450埃(angstroms)，以及汲極線電介質50厚約150至約300埃。
請參考第4圖的示範具體實施例，以及繼續參考第3圖，形成及圖案化覆於基板12上的汲極線光阻遮罩52。汲極線光阻遮罩52被圖案化成覆在活性區段42中的源極線46上並予以覆蓋，同時暴露出汲極線區38中的汲極線電介質50，因此暴露出搭接及活性區段40、42兩者中的汲極線電介質50。也圖案化汲極線光阻遮罩52以暴露出在搭接區段40中的源極線電介質48。移除覆在活性及搭接區段42、40中之汲極線區38上的汲極線電介質50，同時減少源極線電介質48在搭接區段40中的厚度。汲極線電介質50可用使用稀釋氫氟酸的濕蝕刻移除，但是在替代具體實施例可使用反應離子蝕刻或其他蝕刻技術。進行汲極線電介質50的移除製程以移除汲極線電介質50，因此在汲極線電介質50都移除完畢時可終止移除製程，例如該移除製程在汲極線電介質50實質完全移除(如通過習知技術來決定)時立即停止。如此，較厚的源極線電介質48(相較於汲極線電介質50)在汲極線電介質50都移除完畢時可能沒有被完全移除。在一示範具體實施例中，在汲極線電介質50被移除時，源極線電介質48減少到約150至約250埃的厚度，但是其他厚度也有可能。在有些具體實施例中，可完全移除源極線電介質48。
可能不需要使用專用於隔離及選擇性暴露源極線電介質48的微影技術，因為後續製程可移除搭接區段40中的源極線電介質48以促進電氣連接，這在下文有更完整的描述。關於微影技術是“專用的”係指除指定目的之外，特定微影技術不使用於另一個目的，例如選擇性 暴露在搭接區段40中的源極線電介質48。排除隔離及選擇性暴露源極線電介質48的獨立專用微影技術可降低製造成本，因為獨立專用微影製程的成本已經排除。
後續製程可進一步減薄及/或移除搭接區段40中的源極線電介質48。例如，如上述用於光阻材料的汲極線光阻遮罩52在使用後移除。在一示範具體實施例中，汲極線光阻遮罩52用溶劑清洗移除，以及添加熱氨及水至溶劑清洗以進一步減薄源極線電介質48。添加熱氨及水至溶劑清洗可進一步減薄源極線電介質48，例如到約50至約200埃的厚度，但是在有些具體實施例中，熱氨及水可完全移除源極線電介質48在搭接區段40中的暴露部份。各種附加清洗技術及/或蝕刻技術可進一步減少或消除源極線電介質48，在此這些附加技術在積體電路10的製程中可使用於其他目的。
參考第5圖的示範具體實施例。形成覆於多個記憶體單元16、18、20及在其間之基板12上的層間電介質54，在此層間電介質54為電絕緣體。層間電介質54可包括可用使用矽烷及氧之化學氣相沉積形成的二氧化矽，但是替代具體實施例可使用其他電絕緣材料。在第5圖的具體實施例中，源極線電介質48的薄層仍然覆於源極線46上，但是在替代具體實施例中，在形成層間電介質54之前，可完全移除在搭接區段40中之源極線46上面的源極線電介質48，如上述。
請參考第6圖，以及繼續參考第5圖，形成 穿過層間電介質54至源極線電介質48的通孔56。用矽化物預潔製程(silicide pre-cleaning process)或其他製程，可移除通孔56內的源極線電介質48。因此，移除在搭接區段40內之源極線電介質48的至少一部份，因為通孔56可能不暴露搭接區段40內的全部源極線電介質48。在源極線電介質48先前已被移除的具體實施例中，可藉由微影隔離通孔56的位置，然後蝕刻穿過層間電介質54至源極線電介質48或至源極線46的表面，從而形成通孔56。利用四氟化矽(silicon tetrafluoride)的反應離子蝕刻可用來蝕刻穿過層間電介質54以形成通孔56，但是替代具體實施例可使用許多其他蝕刻劑或蝕刻技術。該矽化物預潔製程可包括：用有機溶液漂洗，接著是稀釋氫氟酸溶液，然後用去離子水漂洗及乾燥。其他清潔具體實施例也有可能，例如將積體電路10浸入稀釋氫氟酸，然後乾燥。然後，積體電路10可視需要用濺射氬離子進一步清潔。矽化物預潔製程中的氫氟酸，或矽化物預潔製程的其他方面，可移除在通孔56內覆於源極線46上的源極線電介質48之任何其餘部份。
在源極線電介質48移除後，在源極線46的暴露表面上形成矽化物58。在矽化物58形成後，形成通孔56中的接觸60，如第7圖所示，以及繼續參考第6圖。形成與搭接區段40中之源極線46電性通訊的接觸60。可藉由沉積一層金屬(未個別圖示)，接著是退火製程，從而形成該矽化物。用濺鍍或化學氣相沉積可沉積該金屬， 例如鎳、鈦、鈷或其他金屬，而該金屬在退火期間與可用矽反應以形成矽化物。不過，該金屬不與電介質或其他材料反應。因此，移除覆在通孔56內之源極線46上的源極線電介質48是很重要的，因為如果源極線電介質48分離源極線46與沉積金屬層，則矽化物58不會形成而且會危及接觸60與源極線46之間的電氣連接。一旦矽化物58形成，可移除來自該金屬層(未圖示)的覆蓋層(overburden)，例如有針對鎳之硝酸、乙酸及硫酸混合物的濕蝕刻。可使用針對鎳或用來形成矽化物58之其他金屬的其他蝕刻劑。
接觸60可包括可依序沉積的黏著層、阻障層及柱塞(未個別圖示)。在一示範具體實施例中，由鈦組成的黏著層係藉由低壓化學氣相沉積五氯化鈦而形成，由氮化鈦組成的阻障層係藉由化學氣相沉積四溴化鈦及氨而形成，以及由鎢組成的柱塞係藉由化學氣相沉積六氟化鎢及氫而形成。其他類型的接觸也有可能，例如銅或其他導電材料。
即使沒有使用專用於此移除的微影技術，在矽化物58形成前，用於移除覆在搭接區段40內之源極線區36上的源極線電介質48的替代具體實施例也有可能。以下描述一個替代具體實施例，在此相同組件的元件符號以字首“1”差異化以區別上述具體實施例與以下所述的具體實施例。例如，第1圖至第7圖的基板用元件符號12表示，以及第8圖至第14圖的基板用元件符號112表示。上述具體實施例可與下述具體實施例結合，或者可 使用任一具體實施例而不使用另一個，或以各種方式組合該等具體實施例的不同部份，但是在任何情形下不需要專用於移除在搭接區段40中之源極線區36上面之源極線電介質48的微影技術。
請參考第8圖，描述於本文的第二具體實施例在製程與上述第一具體實施例的同一點處開始。請參考第9圖的示範具體實施例，形成及圖案化源極線光阻遮罩144以暴露在活性區段142內之源極線區136中的基板112，同時覆蓋在搭接及活性區段140、142兩者中之汲極線區138內的基板112。不過，源極線光阻遮罩144被圖案化成覆蓋在搭接區段140中的源極線區136。如此，導電率決定性離子被植入於基板112中以在積體電路110的活性區段142內形成源極線146於源極線區136內，但是植入近零的導電率決定性雜質於在積體電路110之搭接區段140內的源極線區136中的基板112內。如此，在搭接區段140內，基板112在源極線區136中與在汲極線區138中大約有濃度相同的導電率決定性雜質，但是在活性區段142中，基板112在源極線146(它在源極線區136中)內有高於在汲極線區138內的導電率決定性雜質濃度。
源極線電介質148及汲極線電介質150在源極線光阻遮罩144移除後形成，如第10圖的示範具體實施例所示以及繼續參考第9圖。可藉由熱氧化基板112而同時形成源極線電介質148與汲極線電介質150，如上述。在此具體實施例中，源極線電介質148的厚度與汲極線電介質150在搭接區段140中的厚度大約相同。源極線區136中的基板112與在積體電路110之搭接區段140內之汲極線區138中的基板112大約有相同的導電率決定性雜質濃度，因此熱氧化物在這兩個位置以大約相同的速率成長。在一示範具體實施例中，在搭接區段140內的源極線電介質148在形成後有約150至約250埃的厚度，但是其他厚度也有可能。在第9圖及第10圖的具體實施例中，源極線電介質148在活性區段142中有大於在搭接區段140中的厚度。
請參考第11圖以及繼續參考第9圖及第10圖，形成及圖案化汲極線光阻遮罩152以暴露出在汲極線區138中的基板112。可圖案化汲極線光阻遮罩152以覆蓋在搭接區段140中的源極線電介質148，如第11圖所示，因此源極線電介質148留在原位直到之後的製程。不過，在數個替代具體實施例中，可圖案化汲極線光阻遮罩152以暴露出在搭接區段140中的源極線電介質148，如先前在第4圖所示。在基板112於形成源極、汲極線電介質148、150之前不植入導電率決定性雜質於搭接區段140中的具體實施例中，源極線電介質148比較薄，這與在源極線電介質148形成之前形成源極線46(圖示於第2圖)的具體實施例相反。因此，在此情形下，在移除搭接區段140中之汲極線電介質150時，可能沒有必要減少源極線電介質148的厚度。不過，上述技術可視需要用來在移除汲極線電介質150的同時移除或減少源極線電介質148的厚度。再者，如上述，不需要專用於移除源極線電介質148的微影製程。
請參考第12圖，形成層間電介質154，如上述。然後，可形成通孔156，在一示範具體實施例中，如第13圖所示，以及導電率決定性雜質可植入於在第一及第二記憶體單元116、118之間的基板112中。導電率決定性雜質的增加濃度擴大源極線146，使得源極線146存在於搭接區段140中。搭接區段140中的源極線146有高於在植入導電率決定性雜質前之基板112的導電率決定性雜質濃度，因此在搭接區段140中的源極線146有高於在植入導電率決定性雜質前之基板112的導電率。如上述，可移除源極線電介質148存在於通孔156內的任何部份。
然後，可形成矽化物158及接觸160，如第14圖所示以及另外參考第9圖，在此在搭接區段140內的接觸160係與在搭接區段140內的源極線146電性通訊。描述於本文之具體實施例可具有變化例，包括用以減少及/或排除在搭接區段140內覆於基板112的源極線電介質148上的清洗或蝕刻技術。
儘管以上實施方式已陳述至少兩個示範具體實施例，然而應瞭解，仍然有許多變化例。也應瞭解，該等示範具體實施例只是範例而非旨在以任何方式限制本申請案的範疇、適用性或組態。反而，上述實施方式是要讓熟諳此藝者有個方便的發展藍圖用來具體實作一或更多具體實施例，應瞭解，描述於一示範具體實施例之元件的功能及配置可做出各種改變而不脫離如隨附申請專利範圍 所述的範疇。

Claims (20)

  1. 一種製造積體電路之方法，係包含下列步驟：圖案化源極線光阻遮罩以覆於基板之汲極線區上，同時暴露該基板之源極線區，其中，該源極線區界定在第一記憶體單元與第二記憶體單元之間，以及其中，該汲極線區界定在該第二記憶體單元與第三記憶體單元之間；形成源極線於該源極線區中；同時形成源極線電介質與汲極線電介質，其中，該源極線電介質覆於該源極線上以及該汲極線電介質覆於該汲極線區上；圖案化汲極線光阻遮罩以覆在該積體電路之活性區段中的該源極線上，其中，該汲極線光阻遮罩暴露出在該積體電路之搭接區段中的該源極線，以及其中，該汲極線光阻遮罩暴露出該汲極線區；以及移除覆於該汲極線區上的該汲極線電介質，其中，在移除覆於該汲極線區上的該汲極線電介質時，減少該源極線電介質在該搭接區段中的厚度。
  2. 如申請專利範圍第1項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自包含覆於該基板上的浮動閘極，覆於該浮動閘極上的控制閘極電介質，以及覆於該控制閘極電介質上的控制閘極。
  3. 如申請專利範圍第2項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元中之每一者直接覆於淺溝槽隔離結構上。
  4. 如申請專利範圍第3項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元包含覆於該基板上且直接在該浮動閘極下方的浮動閘極電介質，以及其中，該浮動閘極電介質毗鄰該淺溝槽隔離結構。
  5. 如申請專利範圍第1項所述之方法，更包含：在減少該源極線電介質在該搭接區段中的厚度之後，移除覆於該搭接區段上之該源極線電介質的至少一部份。
  6. 如申請專利範圍第1項所述之方法，其中：形成覆於該源極線上之該源極線電介質同時形成覆於該汲極線區上之該汲極線電介質包含：形成該源極線電介質，在此該源極線電介質的該厚度大於該汲極線電介質的厚度。
  7. 如申請專利範圍第1項所述之方法，更包含：形成覆於該源極線及該汲極線區上的層間電介質；以及形成與在該搭接區段中之該源極線電性通訊的接觸，其中，在沒有專用於移除覆在該搭接區段中之該源極線上的該源極線電介質的微影步驟下，形成該接觸。
  8. 如申請專利範圍第7項所述之方法，更包含：形成穿過該層間電介質的通孔，其中，該通孔直接覆在該搭接區段中的該源極線上。
  9. 如申請專利範圍第8項所述之方法，更包含：移除覆在該通孔內之該源極線上的該源極線電介質。
  10. 如申請專利範圍第8項所述之方法，更包含：在形成該接觸之前，形成覆於該源極線上的矽化物於該通孔內。
  11. 一種製造積體電路之方法，包含：圖案化源極線光阻遮罩以覆於汲極線區上，同時暴露在該積體電路之活性區段內的源極線區，其中，該源極線光阻遮罩覆在該積體電路之搭接區段中的該源極線區上，其中，該源極線區在第一記憶體單元與第二記憶體單元之間的基板內，以及其中，該汲極線區在該第二記憶體單元與第三記憶體單元之間的該基板內；形成源極線於該活性區段之該源極線區中；以及同時形成源極線電介質與汲極線電介質，其中，該源極線電介質覆在該活性區段及該搭接區段兩者中的該源極線區上，以及該汲極線電介質覆在該活性區段及該搭接區段兩者中的該汲極線區上；形成覆於該源極線區及該汲極線區上的層間電介質；形成穿過該層間電介質至在該搭接區段中之該源極線區的通孔；移除覆在該通孔內之該源極線區上的該源極線電介質；以及形成與在該搭接區段中之該源極線區電性通訊的接觸。
  12. 如申請專利範圍第11項所述之方法，更包含：藉由在形成該接觸之前植入導電率決定性雜質於通過該通孔暴露的該源極線區中，形成該源極線於該搭接區段中。
  13. 如申請專利範圍第11項所述之方法，其中：形成覆於該源極線上之該源極線電介質包含：形成該源極線電介質，其中，該源極線電介質的厚度在該汲極線電介質之厚度的約百分之10內。
  14. 如申請專利範圍第11項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自包含覆於該基板上的浮動閘極，覆於該浮動閘極上的控制閘極電介質，以及覆於該控制閘極電介質上的控制閘極。
  15. 如申請專利範圍第14項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自直接覆於淺溝槽隔離結構上。
  16. 如申請專利範圍第15項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自包含覆於該基板上且直接在該浮動閘極下方的浮動閘極電介質，以及其中，該浮動閘極電介質毗鄰該淺溝槽隔離結構。
  17. 如申請專利範圍第15項所述之方法，其中，形成與該搭接區段之該源極線區電性通訊之該接觸包含：在沒有專用於移除覆在該搭接區段內之該源極線區上的該源極線電介質的微影步驟下，形成該接觸。
  18. 一種製造積體電路之方法，包含：圖案化源極線光阻遮罩以覆於汲極線區上，同時暴露出在該積體電路之活性區段內的源極線區，其中，該源極線光阻遮罩覆在該積體電路之搭接區段中的該源極線區上，其中，該源極線區界定於在第一記憶體單元與第二記憶體單元之間的基板內，其中，該汲極線區界定於在該第二記憶體單元與第三記憶體單元之間的該基板內；形成源極線於在該積體電路之該活性區段內的該源極線區中；同時形成源極線電介質與汲極線電介質，其中，該源極線電介質覆於該源極線區上以及該汲極線電介質覆於該汲極線區上；圖案化汲極線光阻遮罩以覆在該活性區段中的該源極線上，其中，該汲極線光阻遮罩暴露出在該積體電路之該搭接區段中的該源極線區，以及其中，該汲極線光阻遮罩暴露出在該積體電路之該活性區段及該搭接區段兩者中的該汲極線區；移除覆於該汲極線區上的該汲極線電介質，其中，在移除覆於該汲極線區上的該汲極線電介質時，減少該源極線電介質在該積體電路之該搭接區段的厚度；形成覆於該源極線區及該汲極線區上的層間電介質；以及形成與在該搭接區段中之該源極線區電性通訊的接觸。
  19. 如申請專利範圍第18項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自包含覆於該基板上的浮動閘極，覆於該浮動閘極上的控制閘極電介質，以及覆於該控制閘極電介質上的控制閘極。
  20. 如申請專利範圍第19項所述之方法，其中，圖案化該源極線光阻遮罩包含：圖案化該源極線光阻遮罩，其中，該第一記憶體單元、該第二記憶體單元及該第三記憶體單元各自直接覆於淺溝槽隔離結構上。
TW105133539A 2016-09-28 2016-10-18 用於製造具有記憶體單元之積體電路的方法 TWI635597B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/278,112 2016-09-28
US15/278,112 US9929165B1 (en) 2016-09-28 2016-09-28 Method for producing integrated circuit memory cells with less dedicated lithographic steps

Publications (2)

Publication Number Publication Date
TW201814889A TW201814889A (zh) 2018-04-16
TWI635597B true TWI635597B (zh) 2018-09-11

Family

ID=61629747

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133539A TWI635597B (zh) 2016-09-28 2016-10-18 用於製造具有記憶體單元之積體電路的方法

Country Status (3)

Country Link
US (1) US9929165B1 (zh)
CN (1) CN107871746B (zh)
TW (1) TWI635597B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW441038B (en) * 2000-01-10 2001-06-16 United Microelectronics Corp Manufacturing method of ETOX flash memory
US20160056278A1 (en) * 2013-06-27 2016-02-25 Intel Corporation Tunneling field effect transistors (tfets) with undoped drain underlap wrap-around regions
US20160225777A1 (en) * 2015-02-02 2016-08-04 Yu-Ming Cheng Non-volatile memory and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075250A (en) * 1991-01-02 1991-12-24 Xerox Corporation Method of fabricating a monolithic integrated circuit chip for a thermal ink jet printhead
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
US6566706B1 (en) * 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
KR100543471B1 (ko) * 2003-12-30 2006-01-20 삼성전자주식회사 노어형 플래시 메모리 셀의 콘택 구조 형성방법
JP5051342B2 (ja) * 2006-07-12 2012-10-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリ及びその駆動方法
KR100845720B1 (ko) * 2006-11-30 2008-07-10 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그의 제조방법
CN101770991B (zh) * 2010-01-12 2013-12-04 上海宏力半导体制造有限公司 分栅型埋入式浮栅的非易失性存储器及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW441038B (en) * 2000-01-10 2001-06-16 United Microelectronics Corp Manufacturing method of ETOX flash memory
US20160056278A1 (en) * 2013-06-27 2016-02-25 Intel Corporation Tunneling field effect transistors (tfets) with undoped drain underlap wrap-around regions
US20160225777A1 (en) * 2015-02-02 2016-08-04 Yu-Ming Cheng Non-volatile memory and manufacturing method thereof

Also Published As

Publication number Publication date
US20180090505A1 (en) 2018-03-29
US9929165B1 (en) 2018-03-27
CN107871746A (zh) 2018-04-03
TW201814889A (zh) 2018-04-16
CN107871746B (zh) 2019-08-30

Similar Documents

Publication Publication Date Title
US9472512B1 (en) Integrated circuits with contacts through a buried oxide layer and methods of producing the same
US9978883B2 (en) Integrated circuits with capacitors and methods for producing the same
KR20010102168A (ko) 반도체 장치 제조 방법
TWI431723B (zh) 經接觸窗形成於源極／汲極上之自我對準矽化物
US20080305630A1 (en) Method of manufacturing semiconductor device
CN111370306B (zh) 晶体管的制作方法及全包围栅极器件结构
US7838367B2 (en) Method for the manufacture of a semiconductor device and a semiconductor device obtained through it
TWI635597B (zh) 用於製造具有記憶體單元之積體電路的方法
JPS61502925A (ja) Ｍｉｓ型集積回路の製造方法
US10453969B2 (en) Integrated circuits with memory cells and methods for producing the same
US9111756B2 (en) Integrated circuits with protected resistors and methods for fabricating the same
CN112366179A (zh) 半导体器件结构和制备方法
JPH11204507A (ja) 半導体装置の製造方法
CN106571389A (zh) 晶体管及其形成方法
KR101973269B1 (ko) 산화물 반도체 박막 트랜지스터 및 이의 제조방법
US20220189774A1 (en) Method for beol metal to dielectric adhesion
TWI236042B (en) Semiconductor device and manufacturing method thereof
RU2244985C1 (ru) Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем
TWI235461B (en) Manufacturing method of flash memory
JPH10223552A (ja) Ｓｏｉ半導体基板及びその製造方法
KR100562288B1 (ko) 플라즈마 장치 및 그를 이용한 반도체 소자의 제조 방법
JPH11354650A (ja) 半導体装置およびその製造方法
US20080128836A1 (en) Semiconductor device and method of fabricating the same
JPH02268441A (ja) 半導体装置の製造方法
JPS61135119A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees