TWI635565B - 具有變化閾值電壓之半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供半導體裝置製造方法，包括：設置結構，該結構具有至少一個區域並包括設於基板上方的介電層；在該介電層上方形成包括閾值電壓調整層的多層堆疊結構，該多層堆疊結構包括位於該至少一個區域的第一區域中的第一閾值電壓調整層、以及位於該至少一個區域的第二區域中的第二閾值電壓調整層；以及退火該結構以定義該至少一個區域的變化閾值電壓，該退火促進至少一個閾值電壓調整種類自該第一閾值電壓調整層及該第二閾值電壓調整層擴散進入該介電層中，其中，該第一區域的閾值電壓獨立於該第二區域的該閾值電壓。

Description

具有變化閾值電壓之半導體裝置及其製造方法
本發明關於半導體裝置以及製造該半導體裝置的方法，尤其關於具有變化閾值電壓的半導體裝置。
傳統上，不同的半導體裝置經製造而具有一個或多個不同的裝置特性，例如閾值電壓、開關速度、洩露功率消耗等。多種不同的設計可分別向意圖執行特定功能的裝置提供這些特性的其中一個或多個的優化。例如，一種設計可具有降低的閾值電壓，以增加提供計算邏輯功能的裝置的開關速度，而另一種設計可具有增加的閾值電壓，以降低提供記憶體儲存功能的裝置的功率消耗。如半導體裝置技術例如場效電晶體(field-effect transistor；FET)中所已知的那樣，閾值電壓是允許電流從源區經過FET的通道區流至汲區所需的最小閘極電壓。使用分別針對不同的功能進行優化的多個分立裝置的系統將導致系統複雜性增大、系統覆蓋區(footprint)增加以及系統成本增加。
為克服現有技術的特定缺點並提供額外的優點，在一個態樣中提供一種製造半導體裝置的方法，該方法包括例如：設置結構，該結構具有至少一個區域並包括設於基板上方的介電層；在該介電層上方形成包括閾值電壓調整層的多層堆疊結構，該多層堆疊結構包括位於該至少一個區域的第一區域中的第一閾值電壓調整層、以及位於該至少一個區域的第二區域中的第二閾值電壓調整層；以及退火該結構以定義該至少一個區域的變化閾值電壓，該退火促進至少一個閾值電壓調整種類(threshold-voltage adjusting species)自該第一犧牲層及該第二犧牲層擴散進入該介電層中，其中，該第一區域的閾值電壓獨立於該第二區域的該閾值電壓。
在另一個態樣中，提供一種半導體裝置，其例如包括：PFET裝置區域的第一替代金屬閘極結構，具有第一有效功函數並包括具有第一閾值調整種類的第一介電層；以及該PFET裝置區域的第二替代金屬閘極結構，具有第二有效功函數並包括缺乏該第一閾值調整種類的該第一介電層，其中，該第一有效功函數大於或等於5eV(電子伏)。
通過本發明的技術實現額外的特徵及優點。本發明的其它實施例及態樣在本文中作詳細說明並作為所請求保護的發明的部分。
100‧‧‧中間結構、結構
102‧‧‧基板
104‧‧‧區域
106‧‧‧區域
108‧‧‧區域
110‧‧‧區域
112‧‧‧層間介電材料層、層間介電材料
114‧‧‧介電層
114’‧‧‧介電層
114”‧‧‧介電層
116‧‧‧犧牲功函數層、氮化鈦功函數層
118‧‧‧開口
120‧‧‧多層堆疊結構
122‧‧‧額外犧牲功函數層
124‧‧‧閾值電壓調整層
126‧‧‧第二犧牲功函數層
128‧‧‧開口
130‧‧‧額外多層堆疊結構
132‧‧‧閾值電壓調整層
134‧‧‧覆蓋層
136‧‧‧閘極材料
138‧‧‧功函數層
140‧‧‧閘極材料
本發明的一個或多個態樣被特別指出並在說明書的結束處的聲明中被明確稱為示例。結合附圖參照下面的詳細說明可清楚本發明的上述及其它目的、特徵以及優點，該些附圖中：第1A圖顯示依據本發明的一個或多個態樣在後閘極半導體裝置製程期間所獲得的中間結構的剖視圖並顯示設於基板的一個或多個區域內的介電層；第1B圖顯示依據本發明的一個或多個態樣在該介電層上方共形設置犧牲功函數層以後的第1A圖的結構；第1C圖顯示依據本發明的一個或多個態樣自該基板的第一區域選擇性移除該犧牲功函數層以後的第1B圖的結構；第1D圖顯示依據本發明的一個或多個態樣形成多層堆疊結構以後的第1C圖的結構；第1E圖顯示依據本發明的一個或多個態樣選擇性移除該基板的第二區域內的該多層堆疊結構以後的第1D圖的結構；第1F圖顯示依據本發明的一個或多個態樣形成額外多層堆疊結構以後的第1E圖的結構；第1G圖顯示依據本發明的一個或多個態樣退火以定義該第一區域及該第二區域的閾值電壓並隨後移除該多層堆疊結構及該額外多層堆疊結構以後的第1F圖的結構； 第1H圖顯示依據本發明的一個或多個態樣在該基板的該一個或多個區域內設置一個或多個功函數層以後的第1G圖的結構；以及第1I圖顯示依據本發明的一個或多個態樣在該基板的該一個或多個區域內已形成替代閘極結構的第1H圖的所得結構。
通過參照附圖中所示的非限制例子來更加充分地解釋本發明的態樣及其特定的特徵、優點以及細節。省略對已知材料、製造工具、製程技術等的說明，以免在細節上不必要地模糊本發明。不過，應當理解，該詳細說明及該具體例子儘管標示本發明的實施例，但僅作為示例，而非限制。本領域的技術人員將會從本發明中瞭解在基礎的發明概念的精神和/或範圍內的各種替代、修改、添加和/或佈局。
在某種程度上，本發明提供一種製造一個或多個半導體裝置的方法，該半導體裝置包括具有變化閾值電壓的場效電晶體(FET)裝置。在一個態樣以及在典型積體電路中，可互連數千個或更多FET。作為一個例子，以及在互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)技術中，n型FET(NFET)可例如通過共用共閘極結構與p型FET(PFET)互連，或者可通過金屬接觸連接。在典型積體電路製程期間，可能想要通過以具有不同閾值電壓的不同FET實施該積體電路的不同部分來 優化該積體電路的洩露、功率消耗以及速度。例如，可能想要以相對較高的速度執行邏輯或算術功能，以支持高級特徵，並以相對較低的速度執行記憶體儲存，以節約功率。當使用傳統的製程來設計將NFET及PFET兩者與多個閾值電壓組合的積體電路時，產生挑戰。本文中所使用的變化閾值電壓是指一個FET(例如NFET或PFET)的閾值電壓獨立於該積體電路的不同區域中的對應FET的閾值電壓進行調製。
在本發明的一個態樣中，提供一種製造半導體裝置的方法，該方法包括：設置結構，該結構具有至少一個區域並包括設於基板上方的介電層；在該介電層上方形成包括閾值電壓調整層的多層堆疊結構，該多層堆疊結構包括位於該至少一個區域的第一區域中的第一閾值電壓調整層、以及位於該至少一個區域的第二區域中的第二閾值電壓調整層；以及退火該結構以定義該至少一個區域的變化閾值電壓，該退火促進至少一個閾值電壓調整種類自該第一閾值電壓調整層及該第二閾值電壓調整層擴散進入該介電層中，其中，該第一區域的閾值電壓獨立於該第二區域的該閾值電壓。
在一個實施例中，該多層堆疊結構可包括或由犧牲功函數層(sacrificial work-function layer)製成，且該閾值電壓調整層設於該犧牲功函數層上方，其中，所述形成該多層堆疊結構可包括例如設定該犧牲功函數層的厚度，以定義該至少一個區域的該變化閾值電壓。本文中所 使用的“設定”是指改變或調節至少一個區域中的該犧牲功函數層的厚度，以定義該至少一個區域的閾值電壓。另外，所述形成該多層堆疊結構可包括設定該犧牲功函數層在該第一區域中的第一厚度以及在該第二區域中的第二厚度，其中，該第二厚度小於該第一厚度。在一個例子中，所述形成該多層堆疊結構可包括設定該犧牲功函數層的厚度，以使該犧牲功函數層在該第二區域中不存在。也就是說，沒有犧牲功函數層設於該第二區域中。
在一個態樣中，該多層堆疊結構可包括例如位於該第一區域中的第一多層堆疊結構、以及位於該第二區域中的第二多層堆疊結構，其中，該第一多層堆疊結構不同於該第二多層堆疊結構。例如，該第一多層堆疊結構可包括第一犧牲功函數層、設於該第一犧牲功函數層上方的該第一閾值電壓調整層、以及設於該第一閾值電壓調整層上方的第二犧牲功函數層，以及其中，該第一閾值電壓調整層可包括或由定義該第一區域的該閾值電壓的閾值電壓調整種類製成。該第一區域的該閾值電壓可包括例如p型場效電晶體(pFET)裝置的閾值電壓，該第一區域的該閾值電壓在0mV(毫伏)至200mV的範圍內。在一個例子中，該第一犧牲層的該閾值電壓調整種類可為或包括鋁(Al)、氧化鋁(Al2O3)、鍺(Ge)、氧化鍺(GeO2)等的至少其中一種。
在另一個態樣中，該第二多層堆疊結構可包括例如該第二閾值電壓調整層、設於該第二閾值電壓調 整層上方的覆蓋層、以及設於該覆蓋層上方的犧牲閘極材料，其中，該第二閾值電壓調整層可包括定義該第二區域的該閾值電壓的閾值電壓調整種類。例如，該第二區域的該閾值電壓可包括NFET裝置的閾值電壓，該第二區域的該閾值電壓在0mV至200mV的範圍內。例如，該第二閾值電壓調整層的該閾值電壓調整種類可包括或由含稀土金屬材料或含鹼土金屬材料的至少其中一種製成。在一個例子中，該含稀土金屬材料可為或包括元素週期表的IIIB族元素的至少其中一種。在另一個例子中，該含鹼土金屬材料可為或包括具有式MA的化合物，其中，M可為鹼土金屬，且A可為氧(O)、硫(S)或鹵化物的至少其中一種。
在另一個實施例中，該至少一個區域可包括例如具有NFET裝置或PFET裝置的至少其中一種的閾值電壓的第三區域，其中，該第三區域的該閾值電壓獨立於該第一區域及該第二區域的該閾值電壓。例如，所述形成該多層堆疊結構可包括例如：在該第一區域、該第二區域及該第三區域中的該介電層上方形成犧牲功函數層；在該第一區域中選擇性移除該犧牲功函數層，而不影響該第二區域或該第三區域；以及在該第一區域、該第二區域及該第三區域上方形成額外犧牲功函數層。另外，所述形成該多層堆疊結構可包括相對該第二區域及該第三區域中的該功函數層的該厚度，在該第一區域中設定該額外犧牲功函數層的厚度，該額外犧牲功函數層的該設定定義該第一區域的該閾值電壓。
在又一個實施例中，在所述設定該第一區域中的該額外犧牲功函數層之後，該製造方法還可包括選擇性移除該第二區域中的該多層堆疊結構。所述形成還可包括在該第一區域、該第二區域及該第三區域中形成額外多層堆疊結構，其中，該額外多層堆疊結構不同於該多層堆疊結構。另外，該第一區域中的該多層堆疊結構可包括具有第一閾值電壓調整種類的該第一閾值電壓調整層，以及該第二區域中的該額外多層堆疊結構可包括具有第二閾值電壓調整種類的該第二閾值電壓調整層，其中，該第一閾值電壓調整層不同於該第二閾值電壓調整層。
在另一個實施例中，在所述退火該結構之後，該製造方法還可包括在該至少一個區域上方設置功函數層，其中，該至少一個閾值電壓調整種類向該介電層中的該擴散定義該至少一個區域中的該功函數層的有效功函數，該第一區域、該第二區域及該第三區域中的該功函數層的該有效功函數彼此獨立。例如，該有效功函數可包括該第一區域中的第一PFET裝置的第一有效功函數、以及該第三區域中的第二PFET裝置的第二有效功函數，該第一有效功函數低於該第二有效功函數。
在本發明的又一個態樣中，提供一種半導體裝置，其包括：PFET裝置區域的第一替代金屬閘極結構，具有第一有效功函數並包括具有第一閾值調整種類的第一介電層；以及該PFET裝置區域的第二替代金屬閘極結構，具有第二有效功函數並包括缺乏該第一閾值調整種 類的該第一介電層，其中，該第一有效功函數大於或等於5eV。
例如，該第一有效功函數為200mV或大於該第二有效功函數。另外，該半導體裝置可包括：NFET裝置區域的第一替代金屬閘極結構，包括具有第二閾值調整種類的該第一介電層；以及該NFET裝置區域的第二替代金屬閘極結構，包括缺乏該第一閾值調整種類及該第二閾值調整種類的該第一介電層， 下面參照附圖，為方便理解，該些附圖並非按比例繪製，其中，不同附圖中所使用的相同元件符號表示相同或類似的組件。
例如，第1A至1I圖顯示依據本發明的一個或多個態樣製造其中一個或多個區域中具有變化閾值電壓的半導體裝置的方法的一個實施例。有利地，如下所述，依據本發明的一個或多個態樣，該製造方法可通過獨立於另一個FET的閾值電壓來調製一個FET的閾值電壓而允許針對不同區域中的FET選擇不同的閾值電壓。
第1A圖顯示依據本發明的一個或多個態樣在半導體裝置的替代閘極製程期間所獲得的中間結構的剖視圖。如圖所示並在一個例子中，中間結構100可包括基板102以及一個或多個區域，以支持形成平面場效電晶體(FET)裝置或非平面場效電晶體(FET)裝置，例如鰭式場效電晶體(FINFET)裝置或半導體奈米線FET裝置。
例如，基板102可為塊體半導體材料，例如 塊體矽晶圓。作為另一個例子，基板102還可為或包括任意的含矽材料，例如但不限於矽(Si)、單晶矽、多晶矽或非晶矽。基板102還可包括層式半導體結構，例如空洞層上矽(silicon-on-nothing；SON)、絕緣體上矽(silicon-on-insulator；SOI)、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)、絕緣體上鍺(germanium-on-insulator；GOI)、替代絕緣體上矽(silicon-on replacement insulator；SRI)等。基板102可附加地或替代地包括各種隔離結構或區域、摻雜區域以及/或者裝置特徵。另外，基板102還可包括其它合適的元素半導體，例如鍺(Ge)，或者化合物半導體，例如矽鍺(SiGe)、SiC、SiGeC、砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、砷化銦(InAs)、磷化銦(InP)，和/或所有其它III/V族或II/VI族化合物半導體。
繼續參照第1A圖，中間結構100還可包括設於基板102上方的層間介電材料層(未顯示)，其例如可促進製造所得半導體裝置，例如同一晶圓上的場效電晶體(FET)裝置。僅作為示例，該層間介電材料可為或包括介電材料，例如場氧化物或可流動氧化物材料，在一個例子中，其可通過使用各種技術形成，例如化學氣相沉積(chemical vapor deposition；CVD)、電漿增強型CVD等。
本領域的技術人員將理解，在基板102上方可設置犧牲閘極結構(未顯示)，其可包括或由犧牲閘極材料(也未顯示)例如非晶矽製成，以為將要形成的後續金屬閘極電極保持閘極位置。可執行後續製程以例如在基板 102上方形成源汲區(未顯示)。例如，該源汲區可通過使用任意合適的技術形成，包括例如離子植入、嵌入源/汲材料的磊晶生長以及活化退火。隨後，在基板102上方可設置層間介電材料層112，以填充相鄰犧牲閘極結構之間的間隔，並可採用化學機械拋光或回蝕刻拋光，以通過將該犧牲閘極結構用作蝕刻停止層來拋去多餘的層間介電材料。隨後，可移除該犧牲閘極結構，以在基板102上方形成一個或多個區域104、106、108及110，其例如可由層間介電材料112隔開。
請繼續參照第1A圖，其顯示具有四個場效電晶體(FET)裝置的中間結構100的一個實施例，以提供有關本發明的總體背景。出於上面所解釋的原因，可能想要使積體電路的不同FET具有不同的閾值電壓。例如，CMOS積體電路可能需要一對低閾值電壓以及一對高閾值電壓，每對針對各NFET及PFET提供閾值電壓。如圖所示，例如，一對區域可與提供低閾值電壓及高閾值電壓的一對NFET關聯，而對應的一對區域可與提供低閾值電壓及高閾值電壓的一對PFET關聯，或者反之。尤其，以及在一個例子中，區域104及106可與分別提供低閾值電壓及高閾值電壓的一對NFET關聯，而區域108及110可與分別提供低閾值電壓及高閾值電壓的一對PFET關聯。
例如，作為使用任意合適的沉積製程的一個或多個層，在區域104、106、108及110內可共形設置介電層114，其例如可構成所得閘極結構的部分。本文中 所使用的術語“共形(conformally)”是指介電層114沿著層間介電材料112的輪廓並在其上方設置。例如，介電層114可包括或由具有大於二氧化矽的介電常數(SiO2的k=3.9)的介電常數k的高k介電材料製成，且可通過執行合適的沉積製程沉積，例如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(CVD)等。在特定的例子中，介電層114可具有大於4.0的介電常數，且較佳地，具有大於8.0的介電常數。可用於該介電層的高k介電材料的例子包括但不限於HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy，及其矽酸鹽，以及其合金，其中x=0.5至3，且y=0至2。儘管該介電層的厚度可依據特定的應用以及所採用的沉積製程而變化，但在一個例子中，介電層114可具有在1奈米(nm)至30奈米範圍內的厚度。
第1B圖顯示依據本發明的一個或多個態樣在介電層114上方共形設置犧牲功函數層116以後的第1A圖的結構。依據該閘極結構是例如PFET還是NFET裝置的部分，犧牲功函數層116可包括或者由例如選自元素週期表的IVA-VIA族的適當金屬氮化物例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)等製成。儘管犧牲功函數層116的厚度可依據特定的應用而變化，但在一個例子中，該犧牲功函數層的厚度可在0.5奈米至3奈米的範圍內，且可例如通過沉積製程如ALD、CVD、物 理氣相沉積(physical vapor deposition；PVD)或其電漿增強型版本設於介電層114上方。本文中所使用的“犧牲功函數層”是指依據本發明的一個或多個態樣，在退火該結構以使閾值調整種類擴散進入該介電層中以後所移除的功函數層。
接著，如第1C圖中所示，可執行一個或多個製程以自區域108移除犧牲功函數層116，從而使介電層114暴露於本文中將要揭示的進一步製程步驟。該犧牲功函數層的該移除導致在區域108內選擇性形成開口118，而不影響基板102的區域104、106及110。自區域108移除犧牲功函數層116可通過一個或多個傳統的蝕刻製程實現，例如乾式或濕式蝕刻製程。在一個例子中，犧牲功函數層116例如氮化鈦(TiN)可通過使用氨基溶液例如標準清洗製程(被稱作SC1溶液)移除，以暴露區域108中的下方介電層114。在一個具體例子中，該SC1製程(例如包括由過氧化氫(H2O2)及氫氧化銨(NH4OH)構成的溶液)可在室溫(約20ºC)與約65ºC之間的溫度下執行約30秒至約10分鐘的時長。或者，氮化鈦功函數層116的該移除也可通過使用過氧化氫(H2O2)溶液以及傳統的SC1溶液製程達成。
如第1D圖中所示，在區域104、106、108及110的介電層114上方可共形形成多層堆疊結構120。此多層堆疊結構120包括例如額外犧牲功函數層122、設於額外犧牲功函數層122上方的閾值電壓調整層124、以 及設於閾值電壓調整層124上方的第二犧牲功函數層126。多層堆疊結構120的這些層可通過使用各種不同的材料以及製造技術，例如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或此類製程的電漿增強型版本形成。所示層的厚度也可依據特定的應用而變化。
例如，額外犧牲功函數層122可包括或者由與設於區域104、106及110中的介電層114上方的犧牲功函數層112的材料基本類似或相同的材料製成。如上聯繫第1B圖所述，額外犧牲功函數層122可包括或者由例如選自元素週期表的IVA-VIA族的適當金屬氮化物如氮化鈦(TiN)、氮化鉭(TaN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)等製成，且可通過採用上述一個或多個沉積製程形成。在區域108中的介電層114上方直接沉積額外犧牲功函數層122允許設定或調製多個不同區域中的該犧牲功函數層的厚度，從而使FET具有多個不同的閾值電壓。例如，通過相對不同區域(例如區域104、106及110)中的犧牲功函數層116以及額外犧牲功函數層122的厚度設定或調節區域108中的額外犧牲功函數層122的厚度，可實現不同的閾值電壓。在一個例子中，額外犧牲功函數層118的厚度可在0.5奈米至3奈米的範圍內。
請繼續參照第1D圖，接著在額外犧牲功函數層122上方可形成多層堆疊結構120的閾值電壓調整層124。例如，閾值電壓調整層124(具有0.5奈米至3奈米範圍內的厚度)可包括或由閾值電壓調整種類製成，該閾值電 壓調整種類例如可為PFET閾值電壓調整種類，以定義區域108中的PFET裝置的閾值電壓。本文中所使用的“閾值電壓調整種類”是指依據暴露區域內所製造的裝置類型定義該區域(例如NFET或PFET)的閾值電壓的元素或化學物質。在一個例子中，閾值電壓調整層124的該閾值電壓調整種類可為或包括鋁(Al)、氧化鋁(Al2O3)、鍺(Ge)、氧化鍺(GeO2)、碳化鋁鈦(TiAlC)或其組合的至少其中一種。在一個具體例子中，該閾值電壓調整種類(例如其中設有約5至50%鋁的碳化鋁鈦(TiAlC))可促進定義PFET裝置的閾值電壓。
在閾值電壓調整層124上方可沉積多層堆疊結構120的第二犧牲功函數層126。第二犧牲功函數層126例如可包括或者由與設於區域104、106及110中的介電層114上方的額外功函數層122及犧牲功函數層112的材料基本類似或相同的材料製成。如上聯繫第1B圖所述，第二犧牲功函數層126可包括或者由例如選自元素週期表的IVA-VIA族的適當金屬氮化物如氮化鈦(TiN)、氮化鉭(TaN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)等製成，且可通過採用上述一個或多個沉積製程形成。在一個例子中，第二犧牲功函數層126的厚度可在0.5奈米至3奈米的範圍內。在一個例子中，且當閾值電壓調整層124包括碳化鋁鈦層時，夾置該閾值電壓調整層的額外犧牲功函數層122與第二犧牲功函數層126可有利地促進保護設於該閾值電壓調整層中的鋁免於在周圍條件下被氧化。
接著，如第1E圖中所示，可採用一個或多個微影圖案化製程，以自基板102的區域104選擇性移除多層堆疊結構120並在其中形成開口128。例如，可採用一系列保護遮罩來圖案化該多層堆疊結構，以保護設於區域106、108及110內的該多層堆疊結構，使區域104的多層堆疊結構120暴露於任意合適的蝕刻製程，例如乾式或濕式蝕刻製程。在一個例子中，該濕式蝕刻製程可使用例如SC1溶液(例如包括H2O2及NH4OH)在室溫(約20ºC)與約65ºC之間的溫度下執行約30秒至約10分鐘的時長。要注意的是，如圖所示，多層堆疊結構120自區域104的此選擇性移除導致介電層114暴露於本文中將要揭示的進一步製程步驟。
第1F圖顯示在該晶圓的區域104、106、108及110內共形形成額外多層堆疊結構130以後的第1E圖的結構。此額外多層堆疊結構130包括例如閾值電壓調整層132、設於閾值電壓調整層132上方的覆蓋層134、以及設於覆蓋層134上方的閘極材料136。如圖所示，額外多層堆疊結構130在區域106、108及110中可設於多層堆疊結構120(第1D圖)上方，而在區域104中直接設於介電層114上方。提供額外多層堆疊結構130的該各種層可通過使用各種不同的材料及製造技術，例如化學氣相沉積(CVD)、原子層沉積(ALD)、分子束沉積、金屬有機化學氣相沉積(metallorgano chemical vapor deposition；MOCVD)、物理氣相沉積(PVD)或此類製程的電漿增強型版本形成。所示層 的厚度也可依據特定的應用而變化。
如圖所示，額外多層堆疊結構130的該不同層區別於多層堆疊結構120(第1D圖)的該不同層。例如，閾值電壓調整層132可包括或由閾值電壓調整種類製成，該閾值電壓調整種類例如可為NFET閾值電壓調整種類，以定義該基板的區域104中的NFET裝置的閾值電壓。在一個例子中，閾值電壓調整層132的該閾值電壓調整種類(具有在約0.05奈米至1奈米範圍內的厚度)可為或包括含稀土金屬材料或含鹼土金屬材料的至少其中一種。在一個具體例子中，該含稀土金屬材料可為或包括元素週期表的IIIB族元素(包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其組合)的至少其中一種。尤其，該含稀土金屬材料可為或包括至少La、Ce、Y、Sm、Er和/Tb，較佳為La。在另一個具體例子中，該閾值電壓調整種類可為或包括具有化學式MA的含鹼土金屬材料，其中，M可為選自元素週期表的IIA族的鹼土金屬(包括例如Be、Mg、Ca、Sr、Ba或其組合)，A可為氧(O)、硫(S)或鹵化物的至少其中一種，且X=0、1或2。在一個特定例子中，該含鹼土金屬材料可為Mg。
可設置覆蓋層134以在各種製程步驟期間保護閾值電壓調整層132免受損傷。在一個例子中，覆蓋層134可為或包括氮化鈦(TiN)或氮化鉭(TaN)，且可具有在約1奈米至3奈米之間的厚度。隨後，在覆蓋層134上方可設置犧牲閘極材料136。此犧牲閘極材料136可為或包 括例如非晶矽(a-Si)或多晶矽材料，以在一個實施例中為將要通過使用(例如)後閘極製程方法形成的後續金屬閘極電極保持閘極位置。
如圖所示並在一個實施例中，該一個或多個犧牲功函數層(例如犧牲功函數層116以及多層堆疊結構120的額外犧牲功函數層122)可經設定以在基板102的不同區域中具有不同的厚度，從而支持不同區域中的不同閘極堆疊結構。有利地，不同區域中的這些不同閘極堆疊結構相應能夠實現不同區域中的多個閾值電壓。例如，並如圖所示，在區域108中的介電層114上方直接形成多層堆疊結構120的額外犧牲功函數層122導致該犧牲功函數層具有厚度T1，而在犧牲功函數層116上方形成額外犧牲功函數層122導致該功函數層在區域106及110中具有厚度T2，厚度T1小於厚度T2。相反，該犧牲功函數層經設定而具有的厚度使其在該基板的區域104中不存在。如下面進一步所述，不同區域中的該犧牲功函數層的厚度的這些差別用以獨立於另一個FET的閾值電壓調製一個FET的閾值電壓。
請參照第1G圖，結構100可經歷一個或多個退火製程，以使該閾值電壓調整種類自一個或多個不同的閾值電壓調整層擴散進入下方介電層114中。有利地，該閾值電壓調整種類的此擴散促進定義不同區域(例如區域104、106、108及110)中的閾值電壓。例如，該退火製程可通過使用各種可用的退火技術執行，例如在存在氣體 (如氮氣和/或氬氣)的情況下的浸入式退火(soak anneal)、尖峰式/快速熱退火(spike/rapid thermal anneal；RTA)或雷射退火(laser anneal；LSA)。在一個具體例子中，LSA退火可在約800ºC至1100ºC的溫度下執行約1毫秒至30秒。
另外並在一個實施例中，該退火製程有利於促進該閾值電壓調整種類自該閾值電壓調整層(例如閾值電壓調整層124及132(見第1F圖))至少部分擴散進入下方介電層114中，從而改變介電層114的電性屬性。在一個例子中，在退火以後，來自閾值電壓調整層132(見第1F圖)的該NFET閾值電壓調整種類(例如鑭)可至少部分擴散進入下方介電層114中，從而在區域104中導致形成介電層114’(介電層114’在本文中也可被稱作閾值電壓(Vt)調整介電層)。具有已經改變的電性屬性的此介電層114’定義區域104中的NFET裝置的閾值電壓。在此例子中，區域104中的該NFET裝置的該閾值電壓可在0mV至200mV範圍內。另外，通過改變區域104及區域106中的閘極堆疊結構，並且還通過設定或調節設於該不同的多層堆疊結構的該閾值電壓調整層與介電層114之間的該不同犧牲功函數層的厚度，區域104中的該NFET裝置的閾值電壓可獨立於區域106中的該NFET裝置的閾值電壓而調製。在這樣一個例子中，區域106中的該NFET裝置的閾值電壓可比區域104中的該NFET裝置的閾值電壓高約50mV至約200mV的量級。
在另一個例子中，來自閾值電壓調整層124 (見第1F圖)的該PFET閾值電壓調整種類(例如鋁)可至少部分擴散進入介電層114中，從而導致在區域108中形成介電層114"(介電層114"在本文中也可被稱作閾值電壓(Vt)調整介電層)。具有已經改變的電性屬性的此介電層114"定義區域108中的PFET裝置的閾值電壓。另外，如上所述，通過設定或調節設於該多層堆疊結構的該閾值電壓調整層與介電層114之間的該不同犧牲功函數層的厚度，區域108中的該PFET裝置的閾值電壓可獨立於區域110中的該PFET裝置的閾值電壓而調製。通過調製擴散進入該介電層中的閾值電壓調整種類的濃度/數量，該犧牲功函數層的厚度的該設定或調節相應定義不同區域中的不同閾值電壓。
本領域的技術人員將理解，閘極結構中的材料累積堆疊的有效功函數直接影響FET裝置的閾值電壓。請參照第1F圖，影響該FET的有效功函數的項目之一可為具有厚度T1的犧性功函數層122(見第1F圖)。犧牲功函數層122的厚度促進較大濃度的該閾值電壓調整種類擴散進入區域108中的介電層114中，從而改變電性屬性，例如功函數偏移增加，區域108中的該介電層的Tinv(閘極電容的倒數)增加。電性屬性中的這些變化相應地導致定義區域108中的PFET裝置的閾值電壓。在一個例子中，區域108中的PFET裝置的閾值電壓可為約0mV至約200mV。
在另一個例子中，相對擴散進入區域108中的下方介電層114中的該閾值電壓調整種類的濃度，區 域110中的具有厚度T2的該犧牲功函數層(見第1F圖)(例如，包括犧牲功函數層116及額外犧牲功函數層122)促進該閾值電壓調整種類以較低濃度擴散。擴散進入該介電層中的該閾值電壓調整種類的此降低濃度相應地導致降低該功函數偏移以及較低的Tinv代價，從而定義區域110的閾值電壓。在此例子中，相對區域108的閾值電壓，區域110具有較高的PFET閾值電壓。在一個具體例子中，區域110的該PFET閾值電壓可比區域108的閾值電壓高約50mV至200mV的量級。
如第1G圖中進一步顯示，執行一個或多個蝕刻製程，以自區域104、106、108及110移除犧牲功函數層116(見第1F圖)、多層堆疊結構120(見第1F圖)以及額外多層堆疊結構130(見第1F圖)，並暴露不同區域中的該介電層。例如，該蝕刻製程可通過使用例如氨基蝕刻溶液如標準清洗1製程(被稱為SC1)及標準清洗2製程(被稱為SC2)的一系列等向性濕式蝕刻製程達成。例如，SC1製程可通過使用過氧化氫(H2O2)及氫氧化銨(NH4OH)達成，且SC2製程可通過使用水、過氧化氫(H2O2)及氫氯酸(HCl)達成。蝕刻化學劑的選擇可受在不影響該下方介電層的情況下移除這些層的效率驅動。
第1H圖顯示在該基板的該區域內設置一個或多個功函數層138以後的第1G圖的結構。這些功函數層(例如可構成該替代閘極結構的部分)可為或包括金屬及其氮化物，例如氮化鈦(TiN)、TaN、TiAlN、TaAlN、NbN、 VN、WN。在另一個例子中，一個或多個功函數層138還可包括金屬及其碳化物，例如TiC、TiAlC、TiAl、TaC、TaAlC、NbC等。在另一個例子中，一個或多個功函數層138還可包括Ru、Pt、Mo、Co及合金以及其組合。儘管出於說明方便，在第1H圖中的NFET裝置區域104及106及PFET裝置區域108及110中對該一個或多個功函數層138作相同標記，但本領域的技術人員將意識到，該NFET裝置區域及PFET裝置區域通常具有一個或多個不同的功函數層138。
另外，在一個實施例中，擴散於介電層114內的閾值調整種類的差別摻雜濃度/數量有利地促進定義區域104、106、108及110(例如FET)中的有效功函數，尤其區域104及108中的有效功函數。例如，由於分別設於下方介電層114"及114內的同一閾值調整種類的不同濃度，兩個PFET裝置區域108與110之間的該FET的有效功函數。例如且在一個實施例中，由於擴散於介電層114內的閾值電壓調整種類的最小濃度，PFET裝置區域110的有效功函數可為約4.6eV至約4.8eV。在一個具體例子中，PFET裝置區域110的有效功函數層可為約4.8eV。類似地，由於擴散於介電層114"內的閾值電壓調整種類的較高濃度，PFET裝置區域108的有效功函數可為約4.8eV至約5.0eV。在一個具體例子中，該功函數層的有效功函數層可為約5.0eV。這之所以重要有兩個原因。首先，具有高達5.0eV的有效功函數的替代金屬閘極結構的PFET 裝置在過去無法獲得。其次，調節兩個PFET裝置區域的功函數(以及因此閾值電壓)達200mV或更多的能力是不可能的。在另一個例子中，由於擴散於介電層114’內的閾值電壓調整種類的較高濃度，NFET裝置區域104的有效功函數可在約4.1eV至約4.5eV的範圍內，而在下方介電層114內具有降低濃度的該閾值調整種類的NFET裝置區域106可具有約4.2eV至4.6eV的有效功函數。
第1I圖顯示依據本發明的一個或多個態樣，在該基板的該一個或多個區域內已形成閘極材料140的第1H圖的所得結構。閘極材料(例如可構成所得替代閘極結構的部分)可為任意各種金屬閘極電極材料，例如鎢(W)、鋁(Al)、鎳(Ni)、鈷(Co)、以及鈦(Ti)，且可通過使用製程(例如ALD或CVD)共形沉積於區域104、106、108及110內。本領域的技術人員將理解，替代閘極結構將包括一種或多種閘極材料，該閘極材料被置於通過移除犧牲閘極結構所形成的介電層的開口中。如此，替代閘極結構通常在該閘極開口內具有至少一個具有U型輪廓的膜。
本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本發明。除非上下文中明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複數形式。還應當理解，術語“包括”(以及任意形式的包括)、“具有”(以及任意形式的具有)以及“包含”(以及任意形式的包含)都是開放式連接動詞。因此，“包括”、“具有”或“包含”一個或多個步驟或元件的方法 或裝置具有那些一個或多個步驟或元件，但並不限於僅僅具有那些一個或多個步驟或元件。類似地，“包括”、“具有”或“包含”一個或多個特徵的一種方法的步驟或一種裝置的元件具有那些一個或多個特徵，但並不限於僅僅具有那些一個或多個特徵。而且，以特定方式配置的裝置或結構至少以這種方式配置，但也可以未列出的方式配置。
申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同(如果有的話)意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。本發明的說明是出於示例及說明目的，並非意圖詳盡無遺或將本發明限於所揭示的形式。本領域的技術人員很容易瞭解許多修改及變更，而不背離本發明的範圍及精神。該些實施例經選擇並說明以最好地解釋本發明的一個或多個態樣的原理以及實際應用，並使本領域的技術人員能夠理解針對為適應所考慮的特定應用進行各種修改的各種實施例的本發明的一個或多個態樣。

Claims (20)

  1. 一種製造半導體裝置的方法，該方法包括：設置結構，該結構具有至少一個區域並包括設於基板上方的介電層，其中，該至少一個區域存在於位於直接設置在該基板上的層間介電材料中的開口中；在該介電層上方形成包括閾值電壓調整層的多層堆疊結構，該多層堆疊結構包括位於該至少一個區域的第一區域中的第一閾值電壓調整層、以及位於該至少一個區域的第二區域中的第二閾值電壓調整層；以及退火該結構以定義該至少一個區域的變化閾值電壓，該退火促進至少一個閾值電壓調整種類自該第一閾值電壓調整層及該第二閾值電壓調整層擴散進入該介電層中，其中，該第一區域的閾值電壓獨立於該第二區域的該閾值電壓。
  2. 如申請專利範圍第1項所述的方法，其中，該多層堆疊結構包括犧牲功函數層，且該閾值電壓調整層設於該犧牲功函數層上方，其中，所述形成該多層堆疊結構包括設定該犧牲功函數層的厚度，以定義該至少一個區域的該變化閾值電壓。
  3. 如申請專利範圍第2項所述的方法，其中，所述形成包括設定該犧牲功函數層在該第一區域中的第一厚度以及在該第二區域中的第二厚度，該第二厚度小於該第一厚度。
  4. 如申請專利範圍第2項所述的方法，其中，所述形成包括設定該犧牲功函數層的厚度，以使該犧牲功函數層在該第二區域中不存在。
  5. 如申請專利範圍第1項所述的方法，其中，該多層堆疊結構包括位於該第一區域中的第一多層堆疊結構、以及位於該第二區域中的第二多層堆疊結構，該第一多層堆疊結構不同於該第二多層堆疊結構。
  6. 如申請專利範圍第5項所述的方法，其中，該第一多層堆疊結構包括第一犧牲功函數層、設於該第一犧牲功函數層上方的該第一閾值電壓調整層、以及設於該第一閾值電壓調整層上方的第二犧牲功函數層，以及其中，該第一閾值電壓調整層包括定義該第一區域的該閾值電壓的閾值電壓調整種類。
  7. 如申請專利範圍第6項所述的方法，其中，該第一區域的該閾值電壓包括p型場效電晶體(pFET)裝置的閾值電壓，該第一區域的該閾值電壓為0mV至200mV，以及其中，該第一閾值電壓調整層的該閾值電壓調整種類包括鋁(Al)、氧化鋁(Al2O3)、鍺(Ge)或氧化鍺(GeO2)的至少其中一種。
  8. 如申請專利範圍第5項所述的方法，其中，該第二多層堆疊結構包括該第二閾值電壓調整層、設於該第二閾值電壓調整層上方的覆蓋層、以及設於該覆蓋層上方的犧牲閘極材料，其中，該第二閾值電壓調整層包括定義該第二區域的該閾值電壓的閾值電壓調整種 類。
  9. 如申請專利範圍第8項所述的方法，其中，該第二區域的該閾值電壓包括n型場效電晶體(nFET)裝置的閾值電壓，該第二區域的該閾值電壓在0mV至200mV的範圍內，以及其中，該第二閾值電壓調整層的該閾值電壓調整種類包括含稀土金屬材料或含鹼土金屬材料的至少其中一種。
  10. 如申請專利範圍第1項所述的方法，其中，該至少一個區域包括具有n型場效電晶體(nFET)裝置或p型場效電晶體(pFET)裝置的至少其中一種的閾值電壓的第三區域，該第三區域的該閾值電壓獨立於該第一區域及該第二區域的該閾值電壓。
  11. 如申請專利範圍第10項所述的方法，其中，所述形成包括：在該第一區域、該第二區域及該第三區域中的該介電層上方形成犧牲功函數層；在該第一區域中選擇性移除該犧牲功函數層，而不影響該第二區域或該第三區域；以及在該第一區域、該第二區域及該第三區域上方形成額外犧牲功函數層。
  12. 如申請專利範圍第11項所述的方法，其中，所述形成包括相對該第二區域及該第三區域中的該犧牲功函數層的該厚度，在該第一區域中設定該額外犧牲功函數層的厚度，該額外犧牲功函數層的該設定定義該第一 區域的該閾值電壓。
  13. 如申請專利範圍第11項所述的方法，在所述設定該第一區域中的該額外犧牲功函數層之後，還包括選擇性移除該第二區域中的該多層堆疊結構。
  14. 如申請專利範圍第10項所述的方法，其中，所述形成還包括在該第一區域、該第二區域及該第三區域中形成額外多層堆疊結構，該額外多層堆疊結構不同於該多層堆疊結構。
  15. 如申請專利範圍第14項所述的方法，其中，該第一區域中的該多層堆疊結構包括具有第一閾值電壓調整種類的該第一閾值電壓調整層，以及該第二區域中的該額外多層堆疊結構包括具有第二閾值電壓調整種類的該第二閾值電壓調整層，該第一閾值電壓調整層不同於該第二閾值電壓調整層。
  16. 如申請專利範圍第10項所述的方法，在所述退火該結構之後，還包括在該至少一個區域上方設置功函數層，其中，該至少一個閾值電壓調整種類向該介電層中的該擴散定義該至少一個區域中的該功函數層的有效功函數，該第一區域、該第二區域及該第三區域中的該功函數層的該有效功函數彼此獨立。
  17. 如申請專利範圍第16項所述的方法，其中，該有效功函數包括該第一區域中的第一p型場效電晶體(pFET)裝置的第一有效功函數、以及該第三區域中的第二p型場效電晶體(pFET)裝置的第二有效功函數，該第一有 效功函數低於該第二有效功函數。
  18. 一種半導體裝置，包括：PFET裝置區域的第一替代金屬閘極結構，具有第一有效功函數並包括具有第一閾值調整種類的第一介電層；以及該PFET裝置區域的第二替代金屬閘極結構，具有第二有效功函數並包括缺乏第一閾值調整種類的該第一介電層，其中，該第一有效功函數大於或等於5eV。
  19. 如申請專利範圍第18項所述的半導體裝置，其中，該第一有效功函數為200mV或大於該第二有效功函數。
  20. 如申請專利範圍第18項所述的半導體裝置，還包括：NFET裝置區域的第一替代金屬閘極結構，包括具有第二閾值調整種類的該第一介電層；以及該NFET裝置區域的第二替代金屬閘極結構，包括缺乏該第一閾值調整種類及該第二閾值調整種類的該第一介電層。
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