TWI631818B - 阻抗匹配電路與接口電路 - Google Patents

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Abstract

一種阻抗匹配電路與接口電路。阻抗匹配電路適用於一接口電路，包括參考電壓產生電路、控制信號產生電路以及電路子單元。參考電壓產生電路用以產生一參考電壓。控制信號產生電路用以產生複數控制信號。電路子單元耦接至參考電壓產生電路與控制信號產生電路，用以接收參考電壓以及控制信號。電路子單元包括複數電晶體；電晶體因應控制信號之電壓位準被導通或關閉，用以於接口電路被供電時，提供一阻抗其匹配於一接收器之一阻抗。參考電壓被供應至電晶體之襯底，使得電晶體之襯底之電壓不為零。

Description

阻抗匹配電路與接口電路
本發明係關於一種阻抗匹配電路，特別是一種適用於高解析度多媒體介面(High-Definition Multimedia Interface，縮寫為HDMI)傳送器之阻抗匹配電路，不僅能有效達成與HDMI接收器阻抗匹配的結果，並且可有效保護HDMI傳送器之電晶體無須承受過高之電壓。
因數位信號處理技術以及視頻與音訊信號之數位編碼格式的發展，數位電視信號的分佈已越來越廣。此時，高解析度顯示器也可見於市場上。為符合將高解析度顯示器及數位信號源相互連接之需求，開發出一種數位傳輸介面規格，即高解析度多媒體介面(High-Definition Multimedia Interface，縮寫為HDMI)。
HDMI為是用於發送未壓縮數位資料的音訊/視頻介面。HDMI傳送器(transmitter，縮寫為TX)與HDMI接收器(receiver，縮寫為RX)之間係透過纜線連接。
第1圖係顯示傳統技術中的HDMI傳送器與HDMI接收器方塊圖。HDMI傳送器(HDMI_TX)10與HDMI接收器(HDMI_RX)20之間透過纜線連接。DP_DRV與DN_DRV為用以接收差動輸入信號之輸入端。由於18IO製程製作之電晶體僅能 承受1.8伏特耐壓的限制，因此傳統技術中，HDMI傳送器10之架構會受限於第1圖之架構，其中阻抗匹配電路100不會耦接至3.3伏特之系統高電壓，使得電晶體無須承受3.3伏特之系統高電壓。
然而，於傳統技術的架構中，HDMI規格所規定之電壓擺幅無法被完全應用，使得阻抗匹配電路100形成之阻抗無法達到50歐姆之匹配狀態。為了解決阻抗匹配的問題，同時考慮到電晶體的耐壓限制，需要一種新的阻抗匹配電路，適用於HDMI傳送器，不僅能有效達成阻抗匹配的結果，並且可有效保護電晶體無須承受過高之電壓，以避免電子元件因無法承受過高之電壓而損壞。
有鑑於此，本發明提供了一種阻抗匹配電路與接口電路以解決上述問題。
本發明揭露一種阻抗匹配電路，適用於一接口電路，包括參考電壓產生電路、控制信號產生電路以及電路子單元。參考電壓產生電路用以產生一參考電壓。控制信號產生電路用以產生複數控制信號。電路子單元耦接至參考電壓產生電路與控制信號產生電路，用以接收參考電壓以及控制信號。電路子單元包括複數電晶體，電晶體因應控制信號之電壓位準被導通或關閉，用以於接口電路被供電時，提供一阻抗其匹配於一接收器之一阻抗。參考電壓被供應至電晶體之襯底，使得電晶體之一或多者之一襯底之一電壓不為零。
本發明揭露一種接口電路，包括差動放大器以及 阻抗匹配電路。差動放大器包括用以接收一對差動輸入信號之第一輸入端與第二輸入端，以及用以輸出一對差動輸出信號之第一輸出端與第二輸出端。阻抗匹配電路用以提供一阻抗其匹配於一接收器之一阻抗。阻抗匹配電路包括參考電壓產生電路、控制信號產生電路以及電路子單元。參考電壓產生電路用以產生一參考電壓。控制信號產生電路用以產生複數控制信號。電路子單元耦接至參考電壓產生電路與控制信號產生電路，用以接收參考電壓以及控制信號。電路子單元包括複數電晶體，電晶體因應控制信號之電壓位準被導通或關閉。參考電壓被供應至電晶體之一或多者，使得電晶體之一或多者之一襯底之一電壓不為零。
通過本發明可以為應用阻抗匹配電路的傳送器提供更好的阻抗匹配，並且可有效保護傳送器中的電晶體無須承受過高電壓，以避免電子元件因無法承受過高電壓而損壞。
10、30、HDMI_TX‧‧‧HDMI傳送器
20、HDMI_RX‧‧‧HDMI接收器
50‧‧‧差動放大器
100、200、300、400、500、600‧‧‧阻抗匹配電路
310、410、510、610‧‧‧參考電壓產生電路
320、420、520、620‧‧‧控制信號產生電路
330、430、530、630‧‧‧電路子單元
421、521‧‧‧分壓電路
422、522‧‧‧邏輯電路
CH_M、CH_P‧‧‧輸出端
D1、D2、D3、D4、D314、D34、D35、D42、D52‧‧‧二極體
DN_DRV、DP_DRV‧‧‧輸入端
ENB11、ENB12、ENB13、ENB14、ENB21、ENB22、ENB31、ENB32、POR_RST、POR_RSTB‧‧‧控制信號
M11、M12、M13、M14、M15、M16、M17、M18、M21、M22、M23、M24、M25、M26、M27、M28、M31、M32、M33、M34、M35、M36‧‧‧電晶體
R11、R12、R13、R14、R21、R22、R23、R24、R31、R32、R33、R34‧‧‧電阻
RSTB‧‧‧電源就緒信號
VDD‧‧‧電壓源
V_DIV、Vnwell‧‧‧電壓
V_out‧‧‧參考電壓輸出端
第1圖係顯示傳統技術中的HDMI傳送器與HDMI接收器之接口電路方塊圖。
第2圖係顯示根據本發明之一實施例傳送器與接收器之接口電路方塊圖。
第3圖係顯示根據本發明之一實施例所述之阻抗匹配電路方塊示意圖。
第4圖係顯示根據本發明之第一實施例所述之阻抗匹配電路之範例電路圖。
第5圖係顯示根據本發明之第二實施例所述之阻抗匹配電路之範例電路圖。
第6圖係顯示根據本發明之第三實施例所述之阻抗匹配電路之範例電路圖。
使本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合圖式，作詳細說明。
第2圖係顯示根據本發明之一實施例傳送器與接收器之接口電路方塊圖。於本發明之實施例中，接口電路可以為高解析度多媒體接口(HDMI)電路。因此，第2圖係顯示HDMI傳送器與HDMI接收器之接口電路方塊圖。根據本發明之一實施例，HDMI傳送器(HDMI_TX)之接口電路30可包括一差動放大器50以及一阻抗匹配電路200。差動放大器50包括用以接收一對差動輸入信號之輸入端DN_DRV與DP_DRV，以及用以輸出一對差動輸出信號之輸出端CH_M與CH_P。阻抗匹配電路200用以提供一阻抗其匹配於HDMI接收器(HDMI_RX)20之一阻抗。HDMI傳送器30與HDMI接收器20之間透過纜線連接。
值得注意的是，第2圖中所示阻抗匹配電路200，其包含了電阻與開關裝置，僅為本發明之示意圖。阻抗匹配電路之電路架構將於以下段落做更詳細的討論。
於本發明之實施例中，阻抗匹配電路200可耦接至電壓源VDD，其中電壓源VDD係用以提供系統高電壓，例如，3.3伏特之系統高電壓。藉由適當的設計阻抗匹配電路200之電路架構，使得即便阻抗匹配電路200耦接至電壓源VDD，內部 之電子元件也不會因無法承受過高之電壓而損壞。此外，藉由適當的設計阻抗匹配電路200之電路架構，也可有效解決漏電流自HDMI接收器20回流至HDMI傳送器30的問題。於傳統技術中，當HDMI傳送器未被供電或電源關閉，而HDMI接收器插入HDMI傳送器時，電流從HDMI接收器經過輸出端CH_M與CH_P回流至HDMI傳送器，從而在HDMI傳送器中造成漏電流。然而，於本發明之實施例中，阻抗匹配電路200可於HDMI傳送器未被供電或電源關閉時有效阻擋漏電流，以避免漏電流對於電子元件造成損壞。
此外，相較於傳統技術中電壓擺幅無法被完全應用使得阻抗匹配電路無法提供達到50歐姆之匹配阻抗，於本發明之實施例中，HDMI規格所規定之電壓擺幅可完全被應用，並且阻抗匹配電路200可提供50歐姆之匹配阻抗。
第3圖係顯示根據本發明之一實施例所述之阻抗匹配電路方塊示意圖。阻抗匹配電路300可包括參考電壓產生電路310、控制信號產生電路320以及電路子單元330。參考電壓產生電路310用以產生一參考電壓Vnwell。控制信號產生電路320用以根據參考電壓Vnwell以及電源就緒信號RSTB產生複數控制信號，其中電源就緒信號RSTB係用以指示HDMI傳送器之一電源狀態。舉例而言，當HDMI傳送器已被供電，代表HDMI傳送器之電源狀態已就緒，此時電壓源VDD具有非零之電壓，電源就緒信號RSTB可被設定為高電平。當HDMI傳送器未被供電，代表HDMI傳送器之電源狀態未就緒，此時電壓源VDD之電壓為0，電源就緒信號RSTB可被設定為低電平。
電路子單元330耦接至參考電壓產生電路310與控制信號產生電路320，用以接收參考電壓Vnwell以及控制信號。根據本發明之一實施例，電路子單元330可包括複數電晶體，其中該等電晶體因應控制信號之電壓位準被導通或關閉，使得阻抗匹配電路300可於HDMI傳送器被供電時，提供50歐姆之匹配阻抗。此外，藉由將參考電壓Vnwell供應至該等電晶體之一或多者，使得於HDMI傳送器未被供電且HDMI接收器插入時，一或多個電晶體之一襯底(bulk)之一電壓可被控制不為零，以解決上述漏電流的問題。這是由於PMOS電晶體的漏極到襯底，源極到襯底均存在寄生的PN二極體，襯底電壓需要在傳送器有供電而接收器沒供電，以及傳送器沒供電而接收端有供電這兩種情況下進行切換，以阻止耦接至電壓源VDD之寄生二極體導通，避免漏電流回流。在本發明的實施方式中，電晶體例示為PMOS電晶體，本發明並不限於此。
第4圖係顯示根據本發明之第一實施例所述之阻抗匹配電路之範例電路圖。阻抗匹配電路400可包括參考電壓產生電路410、控制信號產生電路420以及電路子單元430。電路子單元430可包括複數PMOS電晶體M11、M12、M13、M14(即第一組電晶體)、複數PMOS電晶體M21、M22、M23與M24(即第二組電晶體)、以及電阻R13與R14。電晶體M11、M12、M13與M14串聯耦接於電壓源VDD以及輸出端CH_P之間，電晶體M21、M22、M23與M24串聯耦接於電壓源VDD以及輸出端CH_M之間。
參考電壓產生電路410耦接於電晶體M12、M13、 M22與M23之間，用以於電晶體之間取得共模信號，並加以平均作為所生成的參考電壓。參考電壓產生電路410可包括電阻R11與R12。電阻R11之一端點耦接於電晶體M12與M13之間。電阻R12之一端點耦接於電晶體M22與M23之間。電阻R11與R12之間連接點為用以輸出參考電壓Vnwell之一參考電壓輸出端V_out。
根據本發明之一實施例，PMOS電晶體M11至M14的柵極(gate)以及PMOS電晶體M21至M24的柵極分別用於接收控制信號ENB11、ENB12、ENB13以及ENB14，PMOS電晶體M11的漏極(drain)耦接PMOS電晶體M12的源極(source)，PMOS電晶體M11的襯底與PMOS電晶體M12的襯底相連接，共同耦接至PMOS電晶體M12的漏極。PMOS電晶體M21和PMOS電晶體M22以相同的方式連接，PMOS電晶體M21的漏極耦接PMOS電晶體M22的源極，PMOS電晶體M21的襯底與PMOS電晶體M22的襯底相連接，共同耦接至PMOS電晶體M22的漏極。相似地，PMOS電晶體M13的漏極耦接PMOS電晶體M14的源極，PMOS電晶體M13的襯底與PMOS電晶體M14的襯底相連接，共同耦接至PMOS電晶體M13的源極。PMOS電晶體M23和PMOS電晶體M24以與此相同的方式連接，PMOS電晶體M23的漏極耦接PMOS電晶體M24的源極，PMOS電晶體M23的襯底與PMOS電晶體M24的襯底相連接，共同耦接至PMOS電晶體M23的源極。在此實施方式中，PMOS電晶體M11和M21例如可以為並行連接的多個PMOS電晶體，分別由多個並行的控制信號ENB11控制。
控制信號產生電路420包括分壓電路421以及邏輯 電路422。分壓電路421可耦接至參考電壓產生電路410之參考電壓輸出端V_out，用以接收參考電壓Vnwell，並且產生電壓V_DIV。邏輯電路422接收參考電壓Vnwell、電壓V_DIV以及電源就緒信號RSTB，並且進行邏輯運算，以產生控制信號ENB11、ENB12、ENB13以及ENB14。控制信號ENB11、ENB12、ENB13以及ENB14被提供至電路子單元430，用以控制電晶體M11至M14以及M21至M24之導通狀態。
根據本發明之一實施例，當HDMI傳送器被供電時，即電壓源VDD為高電壓，例如3.3V時，系統高電壓自電壓源VDD透過電晶體M11、M12、M21與M22之源極-襯底及漏極襯底之間寄生的二極體往下傳遞，拉起參考電壓Vnwell。具體地，如第4圖中虛線所示，在PMOS電晶體M11的源極與襯底之間具有寄生二極體D1，在PMOS電晶體M21的源極與襯底之間具有寄生二極體D2。此外，在PMOS電晶體M12與M22的漏極與襯底之間亦具有寄生二極體(圖未示)。在電壓源VDD為高電壓時，寄生二極體D1與D2導通，PMOS電晶體M12和M22的漏極處的電壓為VDD減去寄生二極體的壓降，藉此，把參考電壓Vnwell拉為高電壓。
參考電壓Vnwell被拉起後，控制信號產生電路420便可以開始運作，產生對應之控制信號ENB11、ENB12、ENB13與ENB14，以控制電晶體M11、M12、M13、M14、M21、M22、M23與M24導通。此時，電晶體M11、M12、M13、M14、M21、M22、M23與M24之導通電阻與電阻R13以及R14可形成50歐姆之匹配阻抗。
當電晶體M11與M12導通時，電晶體M11之源極與電晶體M12之漏極的壓差為I*(Ron_M11+Ron_M12)*0.5<0.7V(二極體導通電壓)，因此寄生二極體D1被關閉，電路子單元430可以正常工作，其中I為從電壓源VDD至輸出端CH_P之間的電流，Ron_M11為PMOS電晶體M11導通時的導通電阻，Ron_M12為PMOS電晶體M12導通時的導通電阻。同樣地，當電晶體M21與M22導通時，因此寄生二極體D2被關閉。由於電晶體M11與電晶體M12導通時造成的壓降小於二極體的導通電壓，寄生的二極體D1與D2不會導通，電路子單元430可以正常運作。
當HDMI傳送器未被供電，而HDMI接收器電源仍開啟，且HDMI接收器與HDMI傳送器連接時，輸出端CH_P與CH_M所見的電壓為HDMI接收器端之系統高電壓，例如，3.3V，而HDMI傳送器之電壓源VDD為0V。此時，參考電壓產生電路410根據輸出端CH_P與CH_M之回授電壓產生參考電壓Vnwell。
更具體地說，如第4圖中虛線所示，在PMOS電晶體M14的漏極與襯底之間具有寄生二極體D3，在PMOS電晶體M24的漏極與襯底之間具有寄生二極體D4。此外，在PMOS電晶體M13與M23的源極與襯底之間亦具有寄生二極體(圖未示)。輸出端CH_P與CH_M之高電壓(自HDMI接收器回授之電壓)會透過寄生的二極體D3、D4等往上傳遞，進而拉起參考電壓Vnwell，其中Vnwell為0.5*(VCH_M+VCH_P)減去二極體D3和D4的壓降，VCH_M為輸出端CH_M之電壓，VCH_P為輸出端 CH_P之電壓。
由於參考電壓Vnwell被拉起，控制信號產生電路420便可持續產生對應之控制信號，控制電晶體M11與M21導通，並且控制電晶體M12與M22不導通。關閉電晶體M12與M22可截斷自HDMI接收器回流至HDMI傳送器端的漏電流，使其無法再流向電壓源VDD，並且導通電晶體M11與M21可避免讓電晶體M12與M22直接耦接到0伏特的VDD電壓，提高電路的信賴度。由於18IO製程製作之電晶體僅能承受1.8伏特耐壓的限制，電晶體無法直接承受3.3伏特之系統高電壓。因此，藉由關閉電晶體M12與M22，切斷電流的通路，並且將電晶體M11與M21導通，提高電路的信賴度。
藉由上述之電路設計，阻抗匹配電路400內部之電晶體可被適當的保護，無須承受過高之電壓。此外，藉由上述之電路設計，也可有效解決漏電流自HDMI接收器回流至HDMI傳送器的問題。此外，於本發明實施例中，襯底上參考電壓Vnwell的電壓來源可以是電壓源VDD或輸出端CH_M與CH_P之電壓。因此，參考電壓Vnwell為浮動的電壓。藉由上述之電路設計，電路子單元430可以正常運作。
第5圖係顯示根據本發明之第二實施例所述之阻抗匹配電路之範例電路圖。阻抗匹配電路500可包括參考電壓產生電路510、控制信號產生電路520以及電路子單元530。電路子單元530可包括複數PMOS電晶體M15、M16(即第一組電晶體)、複數PMOS電晶體M25與M26(即第二組電晶體)、以及電阻R13與R14。電晶體M15與M16串聯耦接於電壓源VDD以 及輸出端CH_P之間，電晶體M25與M26串聯耦接於電壓源VDD以及輸出端CH_M之間。在此實施方式中，第一組電晶體和第二組電晶體例如均可以為並行連接的多組電晶體，以便提供更準確的匹配阻抗。
參考電壓產生電路510可包括電阻R21與R22，以及PMOS電晶體M31、M32、M33與M34。電阻R21之一端耦接至輸出端CH_P。電阻R22耦接於電阻R21之另一端與輸出端CH_M之間。電晶體M31、M32、M33與M34串聯耦接於電壓源VDD以及電阻R21與R22之一連接點之間。電晶體M32與M33之間連接點為用以輸出參考電壓Vnwell之一參考電壓輸出端V_out。
根據本發明之一實施例，PMOS電晶體M15、M16的柵極以及PMOS電晶體M25、M26的柵極分別用於接收控制信號ENB21以及ENB22。PMOS電晶體M15的漏極耦接PMOS電晶體M16的源極，PMOS電晶體M15的襯底與PMOS電晶體M16的襯底相連接，共同耦接至參考電壓Vnwell。PMOS電晶體M25和PMOS電晶體M26以相同的方式連接，PMOS電晶體M25的漏極耦接PMOS電晶體M26的源極，PMOS電晶體M25的襯底與PMOS電晶體M26的襯底相連接，共同耦接至參考電壓Vnwell。
控制信號產生電路520包括分壓電路521以及邏輯電路522。分壓電路521可耦接至參考電壓產生電路510之參考電壓輸出端V_out，用以接收參考電壓Vnwell，並且產生電壓壓V_DIV。邏輯電路522接收參考電壓Vnwell、電壓V_DIV以及電源就緒信號RSTB，並且進行邏輯運算，以產生控制信號ENB21、ENB22、POR_RST以及POR_RSTB。控制信號ENB21 與ENB22被提供至電路子單元530，用以控制電晶體M15、M16以及M25、M26之導通狀態。控制信號POR_RST與POR_RSTB以及電壓V_DIV被提供至參考電壓產生電路510，用以控制電晶體之導通狀態。
根據本發明之一實施例，當HDMI傳送器被供電時，即電壓源VDD為高電壓，例如3.3伏特時，系統高電壓自電壓源VDD透過電晶體M31與M32之寄生的二極體往下傳遞，拉起參考電壓Vnwell。更具體地說，如第5圖中虛線所示，在PMOS電晶體M31的源極與襯底之間具有寄生二極體D31，在PMOS電晶體M34的漏極與襯底之間具有寄生二極體D34。此外，在PMOS電晶體M32的漏極與襯底之間與M33的源極與襯底之間亦具有寄生二極體(圖未示)。在電壓源VDD為高電壓時，寄生二極體D31及PMOS電晶體M32的漏極與襯底之間的寄生二極體導通，PMOS電晶體M32的漏極處的電壓為VDD減去寄生二極體的壓降，藉此，把參考電壓Vnwell拉為高電壓。
參考電壓Vnwell被拉起後，控制信號產生電路520便可開始運作，產生對應之控制信號POR_RST以及POR_RSTB，控制電晶體M31與M32導通，並且控制電晶體M33不導通。M31與M32導通後，可進一步將Vnwell電壓拉到接近3.3V系統高電壓。此時，如上述，寄生二極體D31及PMOS電晶體M32的漏極與襯底之間的寄生二極體被關閉。
此外，控制信號產生電路520也會產生控制信號ENB21與ENB22，控制電晶體M15、M16、M25與M26導通。此時，電晶體M15、M16、M25與M26之導通電阻與電阻R23以及 R24可形成50歐姆之匹配阻抗。
當HDMI傳送器未被供電，而HDMI接收器電源仍開啟，且HDMI接收器與HDMI傳送器連接時，輸出端CH_P與CH_M所見的電壓為HDMI接收器端之系統高電壓，例如，3.3伏特，而HDMI傳送器之電壓源VDD為0伏特。此時，參考電壓產生電路510根據輸出端CH_P與CH_M之回授電壓產生參考電壓Vnwell。
更具體地說，輸出端CH_P與CH_M之高電壓(自HDMI接收器回授之電壓)會透過二極體D34與電晶體M33的源極與襯底之間的寄生二極體往上傳遞，進而拉起參考電壓Vnwell。
由於參考電壓Vnwell被拉起，控制信號產生電路520便可持續產生對應之控制信號，控制電晶體M31、M33與M34導通，並且控制電晶體M32不導通，以及控制電晶體M16、M26不導通。導通電晶體M33與M34可進一步將Vnwell電壓拉到接近3.3V系統高電壓的位準，例如，Vnwell=0.5*(VCH_M+VCH_P)。關閉電晶體M32、M16、M26可截斷自HDMI接收器回流至HDMI傳送器端的漏電流，使其無法再流向電壓源VDD，並且導通電晶體M31、M15、M25可避免讓電晶體M32直接耦接到0伏特的VDD電壓，提高電路的信賴度。
藉由上述之電路設計，阻抗匹配電路500內部之電晶體可被適當的保護，無須承受過高之電壓。此外，藉由上述之電路設計，也可有效解決漏電流自HDMI接收器回流至HDMI 傳送器的問題。此外，於本發明實施例中，參考電壓Vnwell的電壓來源可以是電壓源VDD或輸出端CH_M與CH_P之電壓。因此，參考電壓Vnwell為浮動的電壓。藉由上述之電路設計，電路子單元530可以正常運作。
第6圖係顯示根據本發明之第三實施例所述之阻抗匹配電路之範例電路圖。阻抗匹配電路600可包括參考電壓產生電路610、控制信號產生電路620以及電路子單元630。電路子單元630可包括複數電晶體M17、M18(即第一組電晶體)、複數電晶體M27與M28(即第二組電晶體)、以及電阻R33與R34。電晶體M17與M18串聯耦接於電壓源VDD以及輸出端CH_P之間，電晶體M27與M28串聯耦接於電壓源VDD以及輸出端CH_M之間。
參考電壓產生電路610可包括電阻R31與R32，以及電晶體M35、M36(即第三組電晶體)、電晶體M41、M42(即第四組電晶體)、M51與M52電晶體(即第五組電晶體)。電阻R31之一端耦接至輸出端CH_P。電阻R32之一端耦接至輸出端CH_M。電晶體M35與M36串聯耦接於電壓源VDD以及用以輸出參考電壓Vnwell之一參考電壓輸出端V_out之間。電晶體M41與M42串聯耦接於參考電壓輸出端V_out以及電阻R31之另一端之間。電晶體M51與M52串聯耦接於參考電壓輸出端V_out以及電阻R32之另一端之間。
根據本發明之一實施例，PMOS電晶體M17、M18的柵極以及PMOS電晶體M27、M28的柵極分別用於接收控制信號ENB31以及ENB32。PMOS電晶體M17的漏極耦接PMOS電晶 體M18的源極，PMOS電晶體M17的襯底與PMOS電晶體M18的襯底相連接，共同耦接至參考電壓Vnwell。PMOS電晶體M27和PMOS電晶體M28以相同的方式連接，PMOS電晶體M27的漏極耦接PMOS電晶體M28的源極，PMOS電晶體M27的襯底與PMOS電晶體M28的襯底相連接，共同耦接至參考電壓Vnwell。
控制信號產生電路620包括分壓電路621以及邏輯電路622。分壓電路621可耦接至參考電壓產生電路610之參考電壓輸出端V_out，用以接收參考電壓Vnwell，並且產生電壓V_DIV。邏輯電路622接收參考電壓Vnwell、電壓V_DIV以及電源就緒信號RSTB，並且進行邏輯運算，以產生控制信號ENB31、ENB32、POR_RST以及POR_RSTB。控制信號ENB21與ENB22被提供至電路子單元530，用以控制電晶體M17、M18以及M27、M28之導通狀態。控制信號POR_RST與POR_RSTB以及電壓V_DIV被提供至參考電壓產生電路610，用以控制電晶體M35、M36、M41、M42、M51與M52之導通狀態。
根據本發明之一實施例，當HDMI傳送器被供電時，即電壓源VDD為高電壓，例如3.3伏特時，系統高電壓自電壓源VDD透過電晶體M35與M36之寄生的二極體往下傳遞，拉起參考電壓Vnwell。更具體地說，如第6圖中虛線所示，在PMOS電晶體M35的源極與襯底之間具有寄生二極體D35。此外，在PMOS電晶體M36的漏極與襯底之間亦具有寄生二極體(圖未示)。在電壓源VDD為高電壓時，寄生二極體D35及PMOS電晶體M36的漏極與襯底之間的寄生二極體導通，PMOS電晶體M36的漏極處的電壓為VDD減去寄生二極體的壓降，藉此， 把參考電壓Vnwell拉為高電壓。
參考電壓Vnwell被拉起後，控制信號產生電路620便可開始運作，產生對應之控制信號POR_RST以及POR_RSTB，控制電晶體M35與M36導通，並且控制電晶體M41與M51不導通。M35與M36導通後，可進一步將Vnwell電壓拉到接近3.3V系統高電壓。此時，如上述，寄生二極體D35及PMOS電晶體M36的漏極與襯底之間的寄生二極體被關閉。
此外，控制信號產生電路620也會產生控制信號ENB31與ENB32，控制電晶體M17、M18、M27與M28導通。此時，電晶體M17、M18、M27與M28之導通電阻與電阻R33以及R34可形成50歐姆之匹配阻抗。
當HDMI傳送器未被供電，而HDMI接收器電源仍開啟，且HDMI接收器與HDMI傳送器連接時，輸出端CH_P與CH_M所見的電壓為HDMI接收器端之系統高電壓，例如，3.3伏特，而HDMI傳送器之電壓源VDD為0伏特。此時，參考電壓產生電路610根據輸出端CH_P與CH_M之回授電壓產生參考電壓Vnwell。
更具體地說，輸出端CH_P與CH_M之高電壓(自HDMI接收器回授之電壓)會透過電晶體M41、M42、M51與M52之寄生的二極體往上傳遞，進而拉起參考電壓Vnwell。如第6圖中虛線所示，在PMOS電晶體M42的漏極與襯底之間具有寄生二極體D42，在PMOS電晶體M52的漏極與襯底之間具有寄生二極體D52。此外，在PMOS電晶體M41與M51的源極與襯底之間亦具有寄生二極體(圖未示)。輸出端CH_P與CH_M之高電壓 (自HDMI接收器回授之電壓)會透過寄生二極體D42、D52以及PMOS電晶體M41與M51的源極與襯底之間的寄生二極體往上傳遞，進而拉起參考電壓Vnwell。
由於參考電壓Vnwell被拉起，控制信號產生電路620便可持續產生對應之控制信號，控制電晶體M17、M27、M35、M41、M42、M51與M52導通，並且控制電晶體M36、M18、M28不導通。導通電晶體M41、M42、M51與M52可進一步將Vnwell電壓拉到接近3.3V系統高電壓的位準，例如，Vnwell=0.5*(VCH_M+VCH_P)。關閉電晶體M36、M18、M28可截斷自HDMI接收器回流至HDMI傳送器端的漏電流，使其無法再流向電壓源VDD，並且導通電晶體M35可避免讓電晶體M36直接耦接到0伏特的VDD電壓，提高電路的信賴度。
藉由上述之電路設計，阻抗匹配電路600內部之電晶體可被適當的保護，無須承受過高之電壓。此外，藉由上述之電路設計，也可有效解決漏電流自HDMI接收器回流至HDMI傳送器的問題。此外，於本發明實施例中，參考電壓Vnwell的電壓來源可以是電壓源VDD或輸出端CH_M與CH_P之電壓。因此，參考電壓Vnwell為浮動的電壓。藉由上述之電路設計，電路子單元630可以正常運作。
此外，相較於傳統技術中電壓擺幅無法被完全應用使得阻抗匹配電路無法提供達到50歐姆之匹配阻抗，於本發明之各實施例中，HDMI規格所規定之電壓擺幅可完全被應用，並且阻抗匹配電路可提供50歐姆之匹配阻抗，有效解決傳統技術之缺陷。
申請專利範圍中用以修飾元件之“第一”、“第二”、“第三”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)之不同元件
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種阻抗匹配電路，適用於一接口電路，包括：一參考電壓產生電路，用以產生一參考電壓；一控制信號產生電路，用以根據該參考電壓以及用以指示該接口電路之一電源狀態之一電源就緒信號產生複數控制信號；以及一電路子單元，耦接至該參考電壓產生電路與該控制信號產生電路，用以接收該參考電壓以及該等控制信號，其中該電路子單元包括複數電晶體，該等電晶體因應該等控制信號之電壓位準被導通或關閉，用以於該接口電路被供電時，提供一阻抗其匹配於一接收器之一阻抗；其中該參考電壓被供應至該等電晶體之襯底，使得該等電晶體之襯底之電壓不為零。
  2. 如申請專利範圍第1項所述之阻抗匹配電路，其中該電源狀態用以指示該接口電路是否已被供電。
  3. 如申請專利範圍第1項所述之阻抗匹配電路，其中於該接口電路未被供電時，該參考電壓產生電路根據該接口電路之一第一輸出端與一第二輸出端之回授電壓產生該參考電壓。
  4. 如申請專利範圍第1項所述之阻抗匹配電路，其中該電路子單元包括：第一組電晶體，該第一組電晶體耦接於一電壓源以及一第一輸出端之間；以及第二組電晶體，該第二組電晶體耦接於該電壓源以及一第 二輸出端之間。
  5. 如申請專利範圍第4項所述之阻抗匹配電路，其中，該第一組電晶體和該第二組電晶體均包括串聯耦接的第一電晶體、第二電晶體、第三電晶體和第四電晶體，該第一電晶體的襯底和該第二電晶體的襯底均連接至該第二電晶體的漏極，第三電晶體的襯底和該第四電晶體的襯底均連接至該第三電晶體的源極。
  6. 如申請專利範圍第4項所述之阻抗匹配電路，其中，該第一組電晶體和該第二組電晶體均包括串聯耦接的第一電晶體和第二電晶體，該第一電晶體的襯底和該第二電晶體的襯底彼此連接用以接收該參考電壓。
  7. 如申請專利範圍第5項所述之阻抗匹配電路，其中該參考電壓產生電路包括：一第一電阻，耦接至該第一組電晶體中的該第二電晶體和該第三電晶體之間；以及一第二電阻，耦接至該第二組電晶體中的該第二電晶體和該第三電晶體之間，其中該第一電阻與該第二電阻之一連接點耦接至用以輸出該參考電壓之一參考電壓輸出端。
  8. 如申請專利範圍第5項所述之阻抗匹配電路，其中在該接口電路未被供電且有已被供電的另一接口電路與該接口電路相連接時，該第一電晶體、第三電晶體和第四電晶體導通，該第二電晶體關斷。
  9. 如申請專利範圍第6項所述之阻抗匹配電路，其中在該接口電路未被供電且有已被供電的另一接口電路與該接口電路 相連接時，該第一電晶體導通，該第二電晶體關斷。
  10. 如申請專利範圍第4項所述之阻抗匹配電路，其中該參考電壓產生電路包括：一第一電阻，耦接至一第一輸出端；一第二電阻，耦接於該第一電阻以及一第二輸出端之間；以及第三組電晶體，該第三組電晶體耦接於一電壓源以及該第一電阻與該第二電阻之一連接點之間，該第三組電晶體包括串聯耦接的第一電晶體、第二電晶體、第三電晶體和第四電晶體，該第一電晶體的襯底和該第二電晶體的襯底均連接至該第二電晶體的漏極，第三電晶體的襯底和該第四電晶體的襯底均連接至該第三電晶體的源極，其中該第二電晶體與該第三電晶體之一連接點耦接至用以輸出該參考電壓之一參考電壓輸出端。
  11. 如申請專利範圍第4項所述之阻抗匹配電路，其中該參考電壓產生電路包括：一第一電阻，耦接至一第一輸出端；一第二電阻，耦接至一第二輸出端；第三組電晶體，耦接於一電壓源以及用以輸出該參考電壓之一參考電壓輸出端之間，其中該第三組電晶體包括串聯耦接的第一電晶體和第二電晶體，該第一電晶體的襯底和該第二電晶體的襯底均連接至該第二電晶體的漏極；第四組電晶體，耦接於該參考電壓輸出端以及該第一電阻之間；以及 第五組電晶體，耦接於該參考電壓輸出端以及該第二電阻之間，其中該第四組電晶體和該第五組電晶體均包括串聯耦接的第三電晶體和第四電晶體，該第三電晶體的襯底和該第四電晶體的襯底均連接至該第四電晶體的源極。
  12. 一種接口電路，包括；一差動放大器，包括用以接收一對差動輸入信號之一第一輸入端與一第二輸入端，以及用以輸出一對差動輸出信號之一第一輸出端與一第二輸出端；以及如申請專利範圍第1至11項中任一項所述之阻抗匹配電路。
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