TWI612619B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI612619B
TWI612619B TW104137723A TW104137723A TWI612619B TW I612619 B TWI612619 B TW I612619B TW 104137723 A TW104137723 A TW 104137723A TW 104137723 A TW104137723 A TW 104137723A TW I612619 B TWI612619 B TW I612619B
Authority
TW
Taiwan
Prior art keywords
layer
filler
trench
substrate
precursor solution
Prior art date
Application number
TW104137723A
Other languages
English (en)
Other versions
TW201701402A (zh
Inventor
林伯俊
張慶裕
陳海清
包天一
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201701402A publication Critical patent/TW201701402A/zh
Application granted granted Critical
Publication of TWI612619B publication Critical patent/TWI612619B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric

Abstract

一種製造半導體之方法，包含接收具有基板及置於基板上之第一層之裝置，其中第一層包含溝渠。此方法還包含於施加第一材料於第一層之上及溝渠之中，其中此第一材料包含填充物和與填充物化學鍵結之成孔劑。此方法更包含固化第一材料以形成多孔材料層。多孔材料層具有第一部分和第二部分，第一部分置於溝渠之中，而第二部分則置於第一層之上。第一和第二部分大致上含有相同百分比的矽、氧和碳。第一和第二部分大致上含有相同的孔隙率。

Description

半導體裝置及其製造方法
本揭示內容係有關於半導體積體電路領域，特別是有關於一種具有間隙填充材料之半導體積體電路及其製造方法。
為了追求更高的裝置密度、更高的效能和更低的成本，半導體產業已經進步到奈米節點的製程技術。在積體電路(IC)的演化中，功能性密度(即單位晶圓面積上的內連線裝置數量)已普遍增加，而幾何尺寸(即使用的製程所能製造出最小組件或線)則已普遍縮減。一般而言，尺寸縮減製程藉著提升生產效率並降低相關成本而提供益處；然而，也同時提高處理和製造積體電路的複雜程度。為了實現這些益處，需要發展相關的積體電路製造技術。
舉例來說，在裝置尺寸持續縮減的製程中，間隙填充(或溝渠填充)介電材料的使用將遇到困難。新世代的裝置通常具有複雜的表面形貌，需填入介電材料於其中以提供平坦的上表面以利於後續的製程。一般而言，現存的間隙填充介電材料通常具有多分子成分，其中一部分傾向於停駐 於表面之上，而另一部分則傾向於停駐在表面之下和/或側邊。此現象將造成介電填充層具有不均勻的薄膜性質，且可能造成裝置剝落問題和/或其他問題。
在一例示性面向中，本揭露內容係針對一種製造半導體的方法。此方法包含接收具有基板和置於基板上之第一層的裝置，其中第一層具有溝渠。此方法還包含施加第一材料於第一層之上和溝渠之中，其中第一材料含有填充物及與填充物化學鍵結之成孔劑。此方法更包含固化第一材料。
在另一例示性面向，本揭露內容係針對一種方法。此方法包含形成具有填充物和與填充物化學鍵結之成孔劑的前驅物溶液。此方法還包含應用前驅物溶液於包含置於基板上之第一層的裝置中；其中，第一層具有溝渠；其中，前驅物溶液形成前驅物層於第一層之上和溝渠之中。此方法更包含固化前驅物層以形成多孔材料層，其具有第一部分於溝渠之內及第二部分於第一層之上。
在又一例示性面向中，本揭露內容係針對具有基板、位於基板上且具有第一溝渠之金屬材料層和具有第一部份及第二部份之多孔材料層的裝置。第一部分係置於溝渠之內，而第二部分則置於金屬材料層之上。第一和第二部分含有大致相同成分百分比的各個元素(矽、氧和碳)。
100‧‧‧方法
102、104、106、108、 110‧‧‧步驟
120、122、124‧‧‧步驟
126‧‧‧前驅物溶液
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧第一層
206‧‧‧溝渠
208‧‧‧前驅物層
208A‧‧‧填充部分
208B‧‧‧主體部分
210‧‧‧多孔材料層
210A‧‧‧填充部分
210B‧‧‧主體部分
250‧‧‧裝置
252‧‧‧基板
254‧‧‧金屬層
260‧‧‧多孔材料層
260A‧‧‧填充部分
260B‧‧‧主體部分
300‧‧‧圖
302‧‧‧虛線
304‧‧‧虛線
352‧‧‧虛線
354‧‧‧虛線
400‧‧‧裝置
402‧‧‧基板
404‧‧‧特徵
X‧‧‧X方向
Z‧‧‧Z方向
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本發明的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1A圖係根據本揭露內容中一個或多個實施例，一種製造半導體裝置方法的流程圖。
第1B圖係根據本揭露內容中一個或多個實施例，一種製備間隙填充介電材料方法的流程圖。
第2A、2B、2C和2D圖係根據一些實施例，依照第1A圖的方法所製造之半導體裝置的剖面圖。
第3A圖係根據本揭露內容之一些實施例，間隙填充介電材料的化學成分。
第3B圖繪示另一種間隙填充介電材料的化學成分。
第4圖係根據一些實施例，依照第1A圖的方法所製造之另一種半導體裝置的剖面圖。
以下的揭露內容提供許多不同的實施例或實例，以實現本發明的不同特徵。特定實例的組成及佈局敘述如下，以簡化本發明。當然這些僅是實例，並非用以限制。舉例而言，在敘述中，第一特徵形成於第二特徵上方或之上時，隨之而來可包含實施例，其中第一及第二特徵形成以直接接觸；且亦可包含實施例，其中額外的特徵可形成於第一 及第二特徵之間，因此第一及第二特徵可不直接接觸。此外，本發明可在各實例中重複元件編號及/或文字。重複的目的在於簡化且明確，但不在其中決定介於所討論的多種實施例及/或組態之間的相對關係。
此外，空間上的相對用語，例如「在..之下」、「以下」、「下」、「上方」、「上」及其類，在此為了易於敘述可用以描述如圖所示的元件或特徵對於其他元件或特徵的相對關係。除了圖示所描繪的面向之外，空間上的相對用語意旨於圍繞所使用或操作的裝置的不同面向。要不然就是，設備可被導向(旋轉90度或於其他面向)，且在此所用的空間上的相對描述符號可據此同樣的被解讀。此外，「由…所製成」其意思表示「包含…」或「由…所構成」。
本揭露內容係有關於一種新型間隙填充介電材料及其於半導體製程上之應用。更特別地，此新型間隙填充介電材料包含主要的填充物和次要的成孔劑，其中，此成孔劑與主要的填充物之間具有化學鍵結。「成孔劑」一詞指稱任何添加於介電材料中，用作造孔劑之可移除的材料，其係分散於介電材料中的高分子粒子，並於後續製程中消失並形成孔洞。「孔洞」一詞指稱形成於介電材料中的孔洞。在各態樣的實施例中，此新型的間隙填充介電材料可用於填充基板上之一個或多個材料層中的溝渠，並可在表面上形成均勻形貌之介電填充層。
在特定的實施例中，新型的間隙填充之介電材料用於填充基板上一個或多個材料層中的溝渠，以得到金屬 間之介電填充層。由於成孔劑與新型介電材料中之主要的填充物之間具有化學鍵結，金屬間之介電填充層大致上提供不均勻的介電性質於金屬溝渠內及金屬層上。這替多層金屬內連線結構(包含金屬線)的臨界尺寸縮減進一步提供方法。金屬線用以連結各種的裝置(如：電晶體、電阻、電容等)以形成積體電路。隨著裝置進一步縮小，金屬線的臨界尺寸也需要跟著縮小。
一種製造金屬線的傳統方法使用單金屬鑲嵌法製程或雙層金屬鑲嵌法製程。在金屬鑲嵌法製程中，蝕刻介電層以形成介電溝渠，並填滿金屬於介電溝渠之中。接著進行化學機械研磨(CMP)以去除多餘的金屬，而形成金屬線於介電溝渠之中。為了縮減金屬線的臨界尺寸，需要縮小介電溝渠的尺寸。然而，填入金屬於微小的介電溝渠具有其困難之處，且形成的金屬線可能包含孔洞於其中，並缺乏均勻的尺寸和性質。
在一種替代的方法中，沉積金屬層於基板上，並蝕刻出金屬溝渠於其中。剩餘的金屬材料形成金屬線於基板上。之後形成介電材料於金屬層上並填入介電材料於金屬溝渠之內。由於金屬線係自金屬之一部分而形成，故其具有良好的均勻性。然而，在有間隙填充介電材料的情況下，使得金屬間介電層具有均勻的性質是相當困難的。一般而言，現存的間隙填介電材料係化學化合物，其具有多個各自互相獨立的分子成分。一般而言，部分的分子成分傾向於停留在金屬溝渠中，而另一部分則傾向於停留在金屬層上。此不均 勻的金屬間介電層可能造成不均勻的電容值，其影響訊號的傳輸或甚至造成裝置的剝離。如本揭露內容所示，新型間隙填充介電材料可處理上述之問題。
第1A圖和第1B圖係根據本揭露內容之各面向，繪示一種製備新型間隙填充介電材料的方法100及其於半導體製程上之應用。方法100僅為一例子，並不侷限本發明之範圍，本發明之範圍明確描述於請求項中。可於方法100進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟可由本方法中額外的實施例所取代、刪除或變動。方法100將於後參照第1A圖及第1B圖進行敘述，並搭配第2A圖至第2D圖，其繪示各製程階段之半導體裝置200的剖面圖。半導體裝置200係作闡明之用，並不侷限本揭露內容的實施例於各數量的裝置、各數量的區域或各結構的組成。此外，半導體裝置200可能為積體電路製造中的中間裝置或其一部分。此積體電路可包含靜態隨機存取記憶體(SRAM)和/或其他邏輯電路、被動元件(如：電阻、電容和電感)和主動元件(如：P型場效電晶體(PFET)、N型場效電晶體(NFET)、鰭式電晶體(FinFET)、金氧半場效應電晶體(MOSFET)、互補式金氧半場效電晶體(CMOS)、雙極性電晶體、高電壓電晶體、高頻率電晶體、其他記憶單元和其任意之組合)。
請參照第1A圖，於步驟102中，方法100係製備新型間隙填充介電材料，此介電材料係前驅物溶液126(參見第1B圖)。前驅物溶液126包含主要的填充物(或填充物) 及成孔劑。在各態樣的實施例中，填充物可能包含單體，如四甲氧矽烷(tetramethoxysilane，TMOS)、甲基三甲氧基矽烷(methyltrimethoxysilane，MTMS)、甲基三乙氧基矽烷(methyltriethoxysilane，MTES)及四乙基矽氧烷(tetraethyl orthosilicate，TEOS)。單體可由下列化學式表示之：
Figure TWI612619BD00001
 在化學式(1)中，R係為烷基，例如：甲基、乙基、丙基或丁基。在一些實施例中，填充物可能包含兩個或多個單體。此外，填充物可能包含親水性單體或疏水性單體。其中，可藉由改變單體的比例以調整前驅物溶液126的性質。在各態樣的實施例中，成孔劑可能包含團聯聚合物，例如：雙團聯式共聚合物和三團聯式共聚合物。在又一些實施例中，成孔劑包含-OH功能基於-EO-或-PO-單體的側練上。在一實施例中，成孔劑係為雙團聯式共聚合物，其具有下列之化學示：
Figure TWI612619BD00002
 在另一實施例中，成孔劑係為三團聯式共聚合物，其具有下列之化學示：
Figure TWI612619BD00003
接續前驅物溶液126的製備，方法100係藉由將填充物及成孔劑混合於溶劑之中，並促使其產生化學反應以產生化學鍵結於填充物及成孔劑之間。第1B圖代表步驟102之一實施例，其係形成前驅物溶液126。請參照第1B圖，方法100(步驟120)形成具有填充物及成孔劑之混合物，並添加溶劑(例如：乙醇、水、水解催化劑(如氯化氫))於其中。隨後，方法100(步驟122)於混合物中引發溶膠-凝膠反應以產生膠粒(colloid)。溶膠-凝膠反應可能進行於室溫或於室溫至100℃之間或更高。在一些實施例中，溶膠-凝膠反應可能持續30分鐘或達24小時之久。此外，於溶膠-凝膠反應時，可能攪拌混合物以加速製程並得到更均勻的膠粒。溶膠-凝膠反應產生Si-O-[CH2CH2O]X鍵結於填充物單體及成孔劑之間，並可能產生額外的鍵結於填充物單體之間，其化學示如下所示：
Figure TWI612619BD00004
Figure TWI612619BD00005
 如上所示，化學式(4)繪示一些介於填充物單體(和水)間的化學反應，而化學式(5)則繪示介於填充物單體和成孔劑之間的化學反應。如化學式(5)所示，成孔劑係透過Si-O-[CH2CH2O]X鍵與填充物鍵結。仍請參照第1B圖，方法100(步驟124)可能添加稀釋溶劑於由溶膠-凝膠反應所產生之膠粒之中。在各態樣的實施例中，稀釋溶劑可能包含乙醇、異丙基(IPA)、丙二醇甲醚丙酸酯(PGME)、丙二醇甲醚醋酸酯(PGMEA)或其任意之組合。混合並攪拌稀釋溶劑和膠粒以得到前驅物溶液126。在以下敘述中，前驅物溶液126用作間隙填充材料。
請參照第1A圖，於步驟102中，方法100係接收包含基板202及形成於其上之第一層204之裝置200。如第2A圖所示，裝置200更包含溝渠206於第一層204之中。在一些實施例中，基板202包含矽基板(例如：晶圓)。或者，基板202可能包含：基本半導體(例如：鍺)；化合物半導體，例如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，例如：鍺化矽、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銅鎵(GaInP)和/或砷磷化銦鎵(GaInAsP)；或其任意之組合。在又一實施例中，基板202 係為絕緣層上矽(SOI)。基板202包含主動裝置，例如：P型場效電晶體(PFET)、N型場效電晶體(NFET)、金氧半場效電晶體(MOSFET)、互補式金氧半場效電晶體(CMOS)、雙極性電晶體、高電壓電晶體和高頻率電晶體。電晶體可能為平面電晶體或多閘極電晶體(例如：鰭式電晶體)。基板202可能更包含被動裝置，例如：電阻、電容和電感。
在本實施例中，第一層204包含金屬材料，例如：金屬氮化物(metallic nitride)、金屬或導電氧化物、元素金屬或其任意之組合。因此，第一層204也稱作金屬層。在各態樣的實施例中，元素金屬係選自，但不局限於銅、鋁、鈦。在一實施例中，第一層204包含氮化鈦(TiN)。可藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺鍍、電鍍或其他適合之製程。可藉由乾蝕刻、濕蝕刻、反應式離子蝕刻或其他合適之製程，蝕刻第一層204以形成溝渠206。在蝕刻第一層204之前，可能進行光微影技術製程以形成硬罩幕於第一層204之上，以定義溝渠206。一例示性光微影技術製程包含塗佈光阻(或抵抗)層、軟烤光阻層、對準罩幕、曝光、曝光後烘烤、光阻層顯影以形成光阻圖案、清洗和乾燥(例如：硬烤)光阻圖案。光阻圖案可用做第一層204蝕刻製程的硬罩幕。或者，光阻圖案可轉印至底下的另一層上，用作第一層204蝕刻製程的硬罩幕。之後，透過硬罩幕蝕刻第一層204以去除部分的第一層204並形成溝渠206。在一實施例中，第一層204的剩餘部分形成裝置200的金屬內連線結構。在各態樣的實施例中，溝渠206可能具有一深 度(沿著Z方向的尺寸)介於15奈米至60奈米之間(例如：45奈米)，及一寬度(沿著X方向的尺寸)介於5奈米至30奈米之間(例如：20奈米)。在一些實施例中，溝渠206於其上部較其下部具有較寬的開孔。在一實施例中，裝置200更包含單層或多層結構(例如：無氮添加之抗反射塗層(nitrogen-free anti-reflective coating，NFARC)於基板202和第一層204之間。在一些實施例中，NFARC層可能包含材料如：二氧化矽、碳氧化矽和電漿輔助化學氣相沉積之二氧化矽。
於步驟106中，方法100(第1A圖)施加步驟102所製備的前驅物溶液126於裝置200上，因此形成前驅物層208。請參照第2B圖，前驅物層208包含填充部分208A於溝渠206(第2A圖)之中，及主體部分208B於第一層204之上。由於前驅物溶液126中的成孔劑與其中的填充物鍵結，成孔劑均勻分布於填充部分208A及主體部分208B。在一實施例中，藉由旋轉途佈法將前驅物溶液126置入裝置200。舉例來說，當裝置200以特定轉速(例如：介於500rpm至3000rpm之間)旋轉時，前驅物溶液126可分布於裝置200之上表面。在溝渠206(第2A圖)填滿前驅物溶液之後，可藉由控制前驅物溶液的散佈速率(dispense rate)及轉速以大致上得到均勻厚度的主體部分206B。旋轉塗佈製程可進行於室溫或任一合適的溫度之下。在一些實施例中，可藉由其他方法(例如：浸漬塗佈、噴射塗佈和滾動塗佈)以施加前驅物溶液126。
於步驟108中，方法100(第1A圖)對裝置200進行軟烤。請參照第2C圖，其繪示前驅物層208進行軟烤製程。軟烤製程將溶劑驅逐出前驅物層208並可促進化學反應(例如：交連作用)於前驅物層208之中。由於軟烤製程，前驅物層208更加的固化且通常伴隨著厚度的收縮。在各態樣的實施例中，軟烤製程可進行於溫度範圍介於約100℃至約300℃之間，持續約30秒至約180秒。
於步驟110中，方法100(第1A圖)固化前驅物層208，因此形成多孔材料層210(如第2D圖所示)。在各態樣的實施例中，步驟110可能使用紫外線固化製程、熱固化製程或其他合適之固化製程。舉例來說，可藉由高密度紫外線，於約400℃的溫度之下進行約10分鐘，以固化前驅物層208。另一例子中，前驅物層208係熱固化於約400℃溫度下，通以氮氣並持續進行約1至約2小時。請參照第2D圖，固化製程將成孔劑擴散出前驅物層208，而保留孔洞(小孔)於多孔材料層210之中。在一些例子中，成孔劑完全擴散出前驅物層208。此外，固化製程可能引發進一步的化學反應於前驅物層208之中，例如：高分子交連作用。因此，多孔材料層210更加地固化且厚度也更加地收縮。
如第2D圖所示，多孔材料層210包含填充部分210A於溝渠206(第2A圖)之中，及主體部分210B於第一層204之上。在各態樣的實施例中，填充部分210A的高度(沿著Z方向)介於約15奈米至約60奈米之間，而主體部分210B的厚度(沿著Z方向)則介於約1奈米至約200奈米之間。由於 成孔劑均勻分佈於前驅物層208之中，其所形成之孔洞也均勻分佈於多孔材料層210之中。換句話說，填充部分210A及主體部分210B大致上包含相同程度的孔隙率，此點優於那些成孔劑未與填充物鍵結的間隙填充材料。在成孔劑未與填充物鍵結的間隙填充材料中，成孔劑傾向於停留在填充部分(於溝渠內)，而填充物則傾向於停留在主體部分(於下層之上表面上)。其所形成之多孔材料，於填充部分相較於主體部分可能具有較高的孔隙率，此將造成相分離的問題。可從第3A圖及第3B圖中得知前驅物溶液126所形成之薄膜與另一間隙填充材料所形成之薄膜之間的薄膜性質差異性。
第3A圖係根據一些實施例所繪示的圖300，其顯示由前驅物溶液126所形成之多孔材料層210內，化學元素(矽、氧、氮和碳)的原子計數。化學元素的原子計數係藉由對一實施例中的裝置200裡的多孔材料層210進行X光晶體繞射(XRD)分析所得。水平軸「D」代表多孔材料層210的深度(或厚度)，其原點(即D為0微米)係為主體部分210B之上表面。虛線302代表主體部分210B及填充部分210A間的虛擬界面。垂直軸「CT」代表相關化學元素的原子計數，其測量方式係沿著虛線304延伸並橫穿主體部分210B及填充部分210A。如圖300所示，任何一個化學元素(矽、氧、氮及碳)幾乎均勻分佈於多孔材料層210之中。在此特殊的實施例中，主體部分210B的平均矽含量百分比相當於填充部分210A的平均矽含量百分比，其間的差異小於10%。在此特殊實施例中，每個元素(氧、碳和氮)皆具有相同的現象。 此現象係成孔劑與填充物化學鍵結的前驅物溶液126之獨特性質所致，即多孔材料層210中幾乎均勻分佈之孔洞所導致的現象。
第3B圖繪示一圖350，其顯示使用另一種間隙填充材料(即成孔劑與填充物間無化學鍵結，故不同於前驅物溶液126)所形成的多孔材料層260中，各個化學元素(矽、氧、氮和碳)之原子計數。多孔材料層260形成於包含基板252和金屬層254的裝置250之上。基板252及金屬層254大致上與基板202及第一層204相同。多孔材料層260也包含填充部分260A於金屬溝渠中及主體部分260B於金屬層254之上表面上。因為在此間隙填充材料中，成孔劑未與填充物化學鍵結，所以填充部分260A相較於主體部分260B具有較高的孔隙率。水平軸「D」代表多孔材料層260的深度，其原點(即D為0微米)係為主體部分260B之上表面。虛線352代表主體部分260B及填充部分260A間的虛擬界面。垂直軸「CT」代表相關化學元素的原子計數，其測量方式係沿著虛線354延伸並橫穿主體部分260B及填充部分260A。如圖350所示，任何一個化學元素(矽、氧及碳)幾乎均勻分佈於多孔材料層260之中。特別的是，矽及氧的含量百分比自主體部分260B往填充部分260A，皆顯示下降趨勢；而碳的含量百分比則顯示上升趨勢。對於矽而言，其含量百分比自主體部分260B(平均原子計數為1300)至填充部分260A(平均原子計數950)下降了27%。對於氧而言，其含量百分比自主體部分260B(平均原子計數為1200)至填充部 分260A(平均原子計數850)下降了29%。此不均勻的薄膜性質可能造成主體部分260B自填充部分260A剝落脫離。相反地，多孔材料層210(第3A圖)具有均勻或幾近均勻的薄膜性質，其有益於裝置200。
本揭露內容之前驅物溶液126並不侷限於填充金屬層內的間隙。在各態樣的實施例中，前驅物溶液126可用於填充介電溝渠以形成低介電常數材料成；或用於光蝕刻製程中的光阻。第4圖繪示間隙填充材料於上述任一實施例中的應用。
請參照第4圖，其顯示裝置400，包含基板402、各種特徵404及介電層210，此介電層係形成於基板402之上和特徵404之間的溝渠內。在一些實施例中，基板402大致上與基板202(第2A圖)相同。在一些實施例中，特徵404可能為鰭式電晶體中的鰭片、平面電晶體或3D立體電晶體中的閘極堆疊或其他電路特徵。在一實施例中，先旋轉塗佈前驅物溶液126於基板402和特徵404之上，再依照上述方法固化前驅物溶液126，以形成介電層210。在一些實施例中，於固化製程前，可能先軟烤前驅物溶液126。於成孔劑大致上擴散出前驅物溶液126之外後，形成低介電常數層210，其填充部分210A及主體部分210B具有幾乎均勻的薄膜性質。在一些實施例中，可能形成其他電路特徵(如：源極、汲極和閘極接點)於低介電常數的介電層210中。
雖非有意限制，本揭露內容中對於積體電路及其製造方法的一個或多個實施例，提供許多優點。根據本揭 露內容，在一實施例中，間隙填充介電材料可用於填充金屬溝渠以得到均勻的金屬間介電層。此提供一種新的形成金屬內連線結構之方法，其能降低臨界尺寸並應用於新世代的積體電路。在一些實施例中，製備間隙填充介電材料和應用其於前驅物裝置上的製程，皆屬簡易並可輕易整合至現有的製造流程裡。此外，間隙填充材料本身具有成本效益。
雖然本發明已以實施方式及實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。體現本發明特徵與優點的典型實施方式已在以上的說明中詳細叙述。應理解的是本發明能夠在不同的實施例上具有各種的變化，其皆不脫離本發明的範圍，且其中的說明及附圖在本質上是當作說明之用，而非用以限制本發明。
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧第一層
210‧‧‧多孔材料層
210A‧‧‧填充部分
210B‧‧‧主體部分
X‧‧‧X方向
Z‧‧‧Z方向

Claims (10)

  1. 一種製造半導體裝置之方法，包含：接收一包含一基板及一置於該基板上之第一層的裝置，其中該第一層包含一溝渠；施加一第一材料於該第一層之上並填入該溝渠之中，其中該第一材料包含一填充物及一與該填充物化學鍵結之成孔劑；以及固化該第一材料。
  2. 如請求項1所述之方法，其中該填充物包含一個或多個下列之單體：四甲氧矽烷(tetramethoxysilane，TMOS)、甲基三甲氧基矽烷(methyltrimethoxysilane，MTMS)、甲基三乙氧基矽烷(methyltriethoxysilane，MTES)及四乙基矽氧烷(tetraethyl orthosilicate，TEOS)。
  3. 如請求項2所述之方法，其中該成孔劑包含下列其中一種：雙團聯式共聚合物和三團聯式共聚合物。
  4. 如請求項1所述之方法，其中該成孔劑係透過Si-O-[CH2CH2O]X鍵與該填充物化學鍵結。
  5. 一種製造半導體裝置之方法，包含：形成一前驅物溶液，其包含一填充物及一與該填充物化學鍵結之成孔劑；施加該前驅物溶液於一裝置，該裝置具有一置於一基板上之第一層，其中該第一層包含一溝渠，且其中該前驅物溶液形成一前驅物層於該第一層之上和該溝渠之中；以及 固化該前驅物層以形成一多孔材料層，其具有一第一部分於該溝渠之中及一第二部分於該第一層之上。
  6. 如請求項5所述之方法，其中形成該前驅物溶液，包含：形成一具有該填充物及該成孔劑之混合物；以及引發一溶膠-凝膠反應介於該填充物及該成孔劑之間。
  7. 如請求項6所述之方法，其中形成該前驅物溶液，更包含：於引發該溶膠-凝膠反應之後，添加稀釋溶劑於該混合物之中。
  8. 如請求項5所述之方法，其中該填充物包含一個或多個下列之單體：四甲氧矽烷(tetramethoxysilane，TMOS)、甲基三甲氧基矽烷(methyltrimethoxysilane，MTMS)、甲基三乙氧基矽烷(methyltriethoxysilane，MTES)及四乙基矽氧烷(tetraethyl orthosilicate，TEOS)；其中該成孔劑係為一團塊共聚合物，其具有-OH功能基於-EO-或-PO-單體之一側練上。
  9. 一種半導體之裝置，包含：一基板；一金屬材料層於該基板之上且具有一第一溝渠；以及一具有一第一部分及一第二部分之多孔材料層，其中該第一部分係置於該溝渠之中，而該第二部分則置於該金屬材 料層之上；其中該第一和第二部分含有大致相同的矽、氧及碳的百分比。
  10. 如請求項9所述之裝置，其中該第一和第二部分含有大致相同的孔隙率。
TW104137723A 2015-06-26 2015-11-16 半導體裝置及其製造方法 TWI612619B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/752,097 2015-06-26
US14/752,097 US9941157B2 (en) 2015-06-26 2015-06-26 Porogen bonded gap filling material in semiconductor manufacturing

Publications (2)

Publication Number Publication Date
TW201701402A TW201701402A (zh) 2017-01-01
TWI612619B true TWI612619B (zh) 2018-01-21

Family

ID=57601249

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104137723A TWI612619B (zh) 2015-06-26 2015-11-16 半導體裝置及其製造方法

Country Status (4)

Country Link
US (3) US9941157B2 (zh)
KR (1) KR101714257B1 (zh)
CN (1) CN106298640B (zh)
TW (1) TWI612619B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941157B2 (en) 2015-06-26 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing
US10008382B2 (en) 2015-07-30 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a porous low-k structure
US9773698B2 (en) * 2015-09-30 2017-09-26 International Business Machines Corporation Method of manufacturing an ultra low dielectric layer
US10361137B2 (en) * 2017-07-31 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10573519B2 (en) 2017-09-08 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for performing a photolithography process
US10770354B2 (en) 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
US11605558B2 (en) 2021-03-26 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit interconnect structure having discontinuous barrier layer and air gap

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6203613B1 (en) * 1999-10-19 2001-03-20 International Business Machines Corporation Atomic layer deposition with nitrate containing precursors
US6270572B1 (en) * 1998-08-07 2001-08-07 Samsung Electronics Co., Ltd. Method for manufacturing thin film using atomic layer deposition
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US20110244677A1 (en) * 2010-03-31 2011-10-06 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device and semiconductor device manufacturing apparatus
US20150200133A1 (en) * 2014-01-13 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270259A (en) * 1988-06-21 1993-12-14 Hitachi, Ltd. Method for fabricating an insulating film from a silicone resin using O.sub.
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
US6846515B2 (en) 2002-04-17 2005-01-25 Air Products And Chemicals, Inc. Methods for using porogens and/or porogenated precursors to provide porous organosilica glass films with low dielectric constants
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
EP1632956A1 (en) 2004-09-07 2006-03-08 Rohm and Haas Electronic Materials, L.L.C. Compositions comprising an organic polysilica and an arylgroup-capped polyol, and methods for preparing porous organic polysilica films
US20060105567A1 (en) * 2004-11-12 2006-05-18 Intel Corporation Method for forming a dual-damascene structure
KR100745986B1 (ko) 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US8399349B2 (en) 2006-04-18 2013-03-19 Air Products And Chemicals, Inc. Materials and methods of forming controlled void
US8736014B2 (en) * 2008-11-14 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High mechanical strength additives for porous ultra low-k material
US8889544B2 (en) 2011-02-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer as a chemical-mechanical polishing stop layer
JP2013012653A (ja) 2011-06-30 2013-01-17 Panasonic Corp 光学素子およびその製造方法
US9054110B2 (en) 2011-08-05 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Low-K dielectric layer and porogen
US9941157B2 (en) 2015-06-26 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Porogen bonded gap filling material in semiconductor manufacturing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US6270572B1 (en) * 1998-08-07 2001-08-07 Samsung Electronics Co., Ltd. Method for manufacturing thin film using atomic layer deposition
US6203613B1 (en) * 1999-10-19 2001-03-20 International Business Machines Corporation Atomic layer deposition with nitrate containing precursors
US20110244677A1 (en) * 2010-03-31 2011-10-06 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device and semiconductor device manufacturing apparatus
US20150200133A1 (en) * 2014-01-13 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure

Also Published As

Publication number Publication date
US20180226293A1 (en) 2018-08-09
US10867922B2 (en) 2020-12-15
CN106298640A (zh) 2017-01-04
TW201701402A (zh) 2017-01-01
US20230299003A1 (en) 2023-09-21
US20160379874A1 (en) 2016-12-29
CN106298640B (zh) 2019-11-08
US9941157B2 (en) 2018-04-10
KR20170001542A (ko) 2017-01-04
US11658120B2 (en) 2023-05-23
KR101714257B1 (ko) 2017-03-08
US20210098378A1 (en) 2021-04-01

Similar Documents

Publication Publication Date Title
TWI612619B (zh) 半導體裝置及其製造方法
US9299603B2 (en) Air gap formation by damascene process
JP5060129B2 (ja) ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法
TWI639196B (zh) 半導體元件及其製造方法
TWI618190B (zh) 形成積體電路結構的方法及積體電路結構
JP2000260870A (ja) ドライエッチングを用いた半導体装置の製造方法
KR101812878B1 (ko) 듀얼 다마신 왜곡을 감소시키기 위한 방법
TWI362718B (en) Method for forming dual damascene pattern
US11901189B2 (en) Ambient controlled two-step thermal treatment for spin-on coating layer planarization
TW569340B (en) Electronic devices and methods of manufacture
US20070232062A1 (en) Damascene interconnection having porous low k layer followed by a nonporous low k layer
US20070232047A1 (en) Damage recovery method for low K layer in a damascene interconnection
TWI641082B (zh) 半導體裝置及其形成方法
US20050255695A1 (en) Decreasing the residue of a silicon dioxide layer after trench etching
US11984316B2 (en) Porogen bonded gap filling material in semiconductor manufacturing
US9018097B2 (en) Semiconductor device processing with reduced wiring puddle formation
US20230386852A1 (en) Ambient controlled two-step thermal treatment for spin-on coating layer planarization
JP2001164184A (ja) 被覆形成用塗布液及び被覆膜及びそれを用いた半導体装置
US10340182B2 (en) Enhanced via fill material and processing for dual damscene integration
CN107464775A (zh) 一种半导体结构的形成方法
JP2004296955A (ja) エッチングマスクの形成方法、及び半導体装置の製造方法
CN112687612A (zh) 制造半导体装置的方法
JP2004071819A (ja) 膜形成方法及び半導体素子の製造方法