KR101714257B1 - 반도체 제조에서 포로겐 결합된 갭 충전 재료 - Google Patents

반도체 제조에서 포로겐 결합된 갭 충전 재료 Download PDF

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Abstract

반도체 제조 방법으로서, 기판 및 기판 위에 배치된 제1 층을 포함하는 디바이스를 제공받는 단계로서, 제1 층이 트렌치를 포함하는 것인 단계를 포함한다. 이 방법은 제1 재료를 제1 층 위에 적용하고 트렌치 내에 충전하는 단계로서, 제1 재료가 매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐을 함유하는 것인 단계를 더 포함한다. 이 방법은 제1 재료를 경화하여 다공성 재료층을 형성하는 단계를 더 포함한다. 다공성 재료층은 제1 부위 및 제2 부위를 갖는다. 제1 부위는 트렌치 내에 배치된다. 제2 부위는 제1 층 위에 배치된다. 제1 및 제2 부위는 실질적으로 동일 퍼센티지의 Si, O, 및 C 각각을 함유한다. 제1 및 제2 부위는 실질적으로 동일 수준의 공극율을 갖는다.

Description

반도체 제조에서 포로겐 결합된 갭 충전 재료{POROGEN BONDED GAP FILLING MATERIAL IN SEMICONDUCTOR MANUFACTURING}
본 발명은 반도체 제조에서 포로겐 결합된 갭 충전 재료에 관한 것이다.
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 재료 및 디자인에 있어 기술적 진보는 IC 세대들을 만들어내고 있으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 발달 과정에서, 기능 밀도(즉, 칩 영역 당 배선 소자(interconnected devices)의 개수)는 일반적으로 증가되어져 왔지만 지오메트리 사이즈(즉, 제조 공정을 사용하여 형성될 수 있는 가장 작은 컴포넌트 (또는 라인))는 감소되어져 왔다. 이러한 크기 축소(scaling down) 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이익을 제공한다. 이러한 크기 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시키고 있으며, 구현될 이러한 진보를 위해, IC 프로세싱 및 제조에 있어 마찬가지의 개발이 요구된다.
예를 들어, 지속적인 디바이스 소형화는 갭-충전 (또는 트렌치-충전) 유전체 재료(dielectric material)에 대한 도전을 제시한다. 차세대 디바이스는 종종, 추가 제조 공정을 위해 평탄한 상부 표면을 제공하기 위해 유전체 재료에 의해 충전될 필요가 있는 복잡한 토포그래피를 갖는다. 기존의 갭-충전 유전체 재료는 일반적으로 복수 분자 성분을 함유하며, 이 중 일부는 토포그래피의 상부 표면 상에 있는 경향이 있고 일부는 토포그래피의 바닥 및/또는 측벽 상에 있는 경향이 있다. 이는 생성된 유전체 충전층에 비균질 필름 성질을 야기하고 디바이스의 박리 및/또는 다른 이슈를 일으킬 수 있다.
일본 공개특허공보 특개2013-012653호(2013.01.17)
본 개시의 양태들은 첨부 도면과 함께 해석되는 경우 하기의 상세한 설명으로부터 가장 적절히 이해되어진다. 관련 산업에서의 표준 프랙티스에 따라 다양한 특징부들이 스케일에 맞게 작성되지 않은 점에 주목해야 한다. 실제로, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 확대되거나 축소될 수 있다.
도 1a는 하나 이상의 실시양태들에서 본 개시의 양태들에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 1b는 본 개시의 일부 실시양태들에 따른, 갭-충전 유전체 재료를 제조하는 방법의 흐름도이다.
도 2A, 2B, 2C, 및 2D는 일부 실시양태들에 따른, 도 1a의 방법에 의해 제조된 반도체 디바이스의 개략적인 단면도를 도시한다.
도 3a는 본 개시의 일부 실시양태들에 따른, 갭-충전 유전체 재료의 화학적 함량(chemical contents)을 도시한다.
도 3b는 또 다른 갭-충전 유전체 재료의 화학적 함량을 도시한다.
도 4는 일부 실시양태들에 따른, 도 1a의 방법에 의해 제조된 또 다른 반도체 디바이스의 개략적인 단면도를 도시한다.
하기 개시는 제공된 주제의 다양한 특징들을 실시하기 위한 다수의 다양한 실시양태, 또는 실시예를 제공한다. 본 개시를 단순화시키기 위해 이하에서는 컴포넌트 및 배열의 구체적인 예들이 기재된다. 이들은 물론 단순히 예시적인 것이며, 제한적인 의도는 아니다. 부가적으로, 본 개시는 다양한 예들에서 참조번호 및/문자를 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며, 논의된 다양한 실시양태들 및/또는 구조들 간의 상관관계에 본질적으로 영향을 미치지는 않는다. 또한, 이하의 상세한 설명에서 제2 공정 이전에 제1 공정의 실시는 제2 공정이 제1 공정 직후에 수행되는 실시양태들을 포함할 수 있고, 또한 추가 공정들이 제1 및 제2 공정 사이에 실시될 수 있는 실시양태들을 포함할 수 있다. 다양한 특징부들이 단순성 및 명료성을 위해 다른 스케일로 임의로 도시될 수 있다. 또한, 후술되는 상세한 설명에서 제2 특징부 위에 또는 그 상에 제1 특징부의 형성은 제1 특징부와 제2 특징부가 직접 접촉되어 형성되는 실시양태들을 포함할 수 있고, 또한 제1 특징부와 제2 특징부가 직접적으로 접촉될 수 없도록 제1 특징부와 제2 특징부 사이에 추가 특징부들이 형성될 수 있는 실시양태들도 포함할 수 있다.
추가로, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면에 도시된 바와 같은 일 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위해 본원에서 설명의 용이성을 위해 사용될 수 있다. 이러한 공간적으로 상대적인 용어들은 도면에 도시된 배향 이외에 사용 또는 작동 시의 디바이스의 다른 배향을 포괄하는 것으로 의도된다. 예를 들면, 도면 내 디바이스가 뒤집힌다면, 다른 요소들 또는 특징부들의 "아래에" 또는 "밑에" 있는 것으로 기재된 요소들은 그 다른 요소들 또는 특징부들 "보다 위쪽에" 배향되어진다. 이에, 예시적인 용어 "아래에"는 위 및 아래의 배향 둘다를 포괄할 수 있다. 장치는 달리 배향될 수 있으며 (90도 또는 다른 배향으로 회전됨) 본원에서 사용된 공간적으로 상대적인 기술어들은 이에 걸맞게 해석될 수 있다.
본 개시는 일반적으로 신규의 갭-충전 유전체 재료 및 반도체 제조에서 이의 적용에 관한 것이다. 보다 구체적으로, 신규 갭-충전 유전체 재료는 주된(main) 매트릭스 및 주된 매트릭스에 화학적으로 결합되는 포로겐을 포함한다. 용어 "포로겐"은 유전체 재료에 공극(pores)을 형성하기 위해 추후 제거되는 유전체 재료에 분산된 중합체 입자와 같은 재료인 공극 형성 재료로서 유전체 재료에 첨가되는 임의의 제거가능한 재료를 지칭한다. 용어 "공극"은 유전체 재료에 형성된 보이드(voids)를 지칭한다. 다양한 실시양태들에서, 신규의 갭-충전 유전체 재료는 기판 위에 배치된 하나 이상의 재료층들 내의 트렌치를 메우기 위해 사용될 수 있고 토포그래피 전반에 걸쳐 균질한 유전체 충전층을 형성할 수 있다.
특정 실시양태에서, 신규의 갭-충전 유전체 재료는 금속간(inter-metal) 유전체 충전층을 얻기 위해 기판 위에 배치된 금속층 내의 트렌치를 메우기 위해 사용된다. 신규 유전체 재료에서 포로겐과 주된 매트릭스 간의 화학 결합의 결과, 금속간 유전체 충전층은 금속 트렌치 내부 및 금속층 위에 실질적으로 균일한 유전성을 제공한다. 이는 금속 와이어를 포함한 다층 금속 배선의 임계 치수(CD)를 더 감소시킴에 있어 새로운 방향을 가능하게 한다. 금속 와이어는 IC 형성을 위해 다양한 디바이스(트랜지스터, 레지스터, 커패시터, 등)를 연결하는데 사용된다. 디바이스 소형화가 계속됨에 따라, 금속 와이어의 CD를 감소시킬 필요가 있다.
금속 와이어를 제조하는 전통적인 방법은 단일 또는 이중 다마신 공정을 사용한다. 다마신 공정에서, 유전체 층은 에칭되어 유전체 트렌치를 형성하고, 유전체 트렌치는 이후에 금속으로 과충전된다. 화학적-기계적 평탄화(CMP)를 사용하여 과잉 금속을 제거하여 유전체 트렌치 내에 금속 와이어를 형성한다. 금속 와이어의 CD를 감소시키기 위해, 유전체 트렌치는 보다 작아질 필요가 있다. 그러나, 보다 작은 유전체 트렌치의 금속을 이용한 충전은 점점 도전적이며 생성된 금속 와이어는 그 속에 보이드를 가질 수 있고 종종 균일한 치수 및 성질을 결여할 수 있다.
대안적인 방법에서는, 금속층이 기판 위에 침착되고 그 속에 금속 트렌치를 갖도록 에칭된다. 나머지 금속 재료는 기판 위에서 금속 와이어가 된다. 이후 유전체 재료가 금속층 위에 형성되고 금속 트렌치 내에 충전된다. 금속 와이어는 금속의 일 피스(piece)로부터 형성되기 때문에, 우수한 균일성을 갖는다. 그러나, 기존의 갭-충전 유전체 재료를 사용하여 금속간 유전체에 있어 균일한 성질을 달성하기는 어렵다. 기존의 갭-충전 유전체 재료는 일반적으로 서로 분리된 다수의 분자 성분들을 갖는 화합물이다. 흔히 알 수 있는 바와 같이, 성분들 중 일부는 금속 트렌치 내에 체류하는 경향이 있고 일부는 금속층 상에 체류하는 경향이 있다. 이러한 비-균질 금속간 유전체 층은 비균일 커패시턴스를 야기하여 신호 전달에 영향을 미치거나 또는 심지어 디바이스 박리를 야기할 수 있다. 본원에 개시된 바와 같은 신규의 갭-충전 유전체 재료는 다른 적용 중에서 이러한 이슈를 어드레싱한다.
도 1a 및 1b는 본 개시의 다양한 양태에 따른, 신규의 갭-충전 유전체 재료를 제조하고 이를 반도체 제조 공정에 적용하는 방법(100)을 도시한다. 방법(100)은 단지 일례이며, 본 개시를 청구범위에 명시된 것을 넘어 한정하고자 하는 의도가 아니다. 추가 작업들이 방법(100) 이전, 도중, 및 이후에 제공될 수 있으며, 기재된 일부 작업은 방법의 추가 실시양태들을 위해 교체되거나, 배제되거나, 또는 이동될 수 있다. 방법(100)은 다양한 제조 스테이지에서 반도체 디바이스(200)의 개략적인 단면도를 도시하는 도 2A-2D와 함께 도 1a 및 1b를 참조하여 하기에서 설명될 것이다. 반도체 디바이스(200)는 설명 목적으로 제공된 것이며 본 개시의 실시양태들을 임의 개수의 디바이스, 임의 개수의 영역, 또는 구조물의 임의의 구조에 반드시 한정하고자 함이 아니다. 또한, 반도체 디바이스(200)는 IC의 프로세싱 동안 제작된 중간 디바이스, 또는 이의 일부일 수 있으며, 이는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로, 수동 컴포넌트 예컨대 레지스터, 커패시터, 및 인덕터, 및 능동 컴포넌트 예컨대 p-형 전계 효과 트랜지스터(PFET), n-형 FET(NFET), 핀-유사(fin-like) FET(FinFET), 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속-산화물 반도체(CMOS) 트랜지스터, 바이폴러 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합을 포함할 수 있다.
도 1a를 참조하면, 작업 102에서, 방법(100)은 신규의 갭-충전 유전체 재료를 전구체 용액(126)으로서 준비한다 (도 1b 참조). 전구체 용액(126)은 주된 매트릭스(또는 단순히, 매트릭스)를 포함하고 포로겐을 더 포함한다. 다양한 실시양태들에서, 매트릭스는 단량체 예컨대 테트라메톡시실란(TMOS), 메틸트리메톡시실란(MTMS), 메틸트리에톡시실란(MTES), 테트라에틸 오르토실리케이트(TEOS), 다른 적합한 단량체, 및/또는 이의 조합을 포함할 수 있다. 단량체는 하기 식으로 표시될 수 있다:
Figure 112015110854650-pat00001
식 (1)에서, R은 알킬 기 예컨대 메틸, 에틸, 프로필, 또는 부틸 기이다. 일부 실시양태들에서, 매트릭스는 2 이상의 단량체를 포함할 수 있다. 나아가, 매트릭스는 친수성 단량체 및/또는 소수성 단량체를 포함할 수 있고, 이들의 다양한 비가 전구체 용액(126)의 성질을 튜닝하는데 이용될 수 있다. 다양한 실시양태들에서, 포로겐은 블록 공중합체, 예컨대 디블록 공중합체 또는 트리블록 공중합체를 포함할 수 있다. 추가 실시양태들에서, 포로겐은 -EO- 또는 -PO- 단량체의 측쇄 상의 -OH 작용기를 포함한다. 일례에서, 포로겐은 하기 식을 갖는 디블록 공중합체이다:
Figure 112015110854650-pat00002
또 다른 예에서, 포로겐은 하기 식을 갖는 트리블록 공중합체이다:
Figure 112015110854650-pat00003
전구체 용액(126)의 제조에 연속하여, 방법(100)은 용매에서 매트릭스와 포로겐을 혼합하고 이들 간에 화학 반응을 유도함으로써 매트릭스와 포로겐 간의 화학 결합을 형성한다. 도 1b는 작업 102의 일 실시양태를 도시하며, 이는 전구체 용액(126)의 형성을 설명한다. 도 1b를 참조하면, 방법(100)은 용매 예컨대 에탄올(EtOH), 물(H2O), 및 일부 가수분해 촉매 예컨대 염화수소(HCl)를 첨가하면서 매트릭스 및 포로겐과의 혼합물을 형성한다 (작업 102). 그 후에, 방법(100)은 혼합물에서 졸-겔 반응을 유도하여 콜로이드를 형성한다 (작업 122). 졸-겔 반응은 실온에서 수행될 수 있거나, 또는 실온에서 100℃ 범위 또는 그 보다 높은 범위의 온도에서 수행될 수 있다. 실시양태들에서, 졸-겔 반응은 30분 또는 최대 24시간 지속될 수 있다. 부가적으로, 공정을 가속시키고 보다 균일한 콜로이드를 얻기 위해 혼합물은 졸-겔 반응 동안 교반될 수 있다. 하기 반응에서 설명하고 있는 바와 같이, 졸-겔 반응은 매트릭스 단량체와 포로겐 간에 Si-O-[CH2CH2O]x 결합을 형성하며, 부가적으로 매트릭스 단량체들 간에 결합을 형성할 수 있다:
Figure 112015110854650-pat00004
상기에서, 식 (4)는 매트릭스 단량체들(및 물)간의 몇몇 화학 반응을 나타내며, 식 (5)는 매트릭스 단량체와 포로겐 간의 화학 반응을 나타낸다. 식 (5)에 나타낸 바와 같이, 포로겐이 Si-O-[CH2CH2O]x 결합을 통해 매트릭스에 결합된다. 도 1b를 참조하면, 방법(100)은 졸-겔 반응에 의해 형성된 콜로이드에 희석 용매를 첨가할 수 있다 (작업 124). 다양한 실시양태들에서, 희석 용매는 에탄올, 이소프로필 알콜(IPA), 프로필렌 글리콜 모노메틸 에테르(PGME), 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA), 또는 이의 혼합물을 포함할 수 있다. 희석 용매와 콜로이드를 혼합 및 교반하여 전구체 용액(126)을 얻는다. 하기 논의에서, 전구체 용액(126)은 또한 갭-충전 재료(126)로서 지칭된다.
도 1a를 참조하면, 작업 104에서, 방법(100)은 기판(202) 및 그 위에 형성된 제1 층(204)을 포함하는 디바이스(200)를 공급받는다. 도 2A에 도시된 바와 같이, 디바이스(200)는 제1 층(204)에 트렌치(206)를 더 포함한다. 실시양태들에서, 기판(202)은 실리콘 기판(예를 들면, 웨이퍼)을 포함한다. 대안으로, 기판(202)은 또 다른 원소 반도체, 예컨대 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이의 조합을 포함할 수 있다. 또 다른 대안으로, 기판(202)은 절연체 상 반도체(SOI)이다. 기판(202)은 능동 디바이스 예컨대 p-형 전계 효과 트랜지스터(PFET), n-형 FET(NFET), 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속-산화물 반도체(CMOS) 트랜지스터, 바이폴러 트랜지스터, 고전압 트랜지스터, 및 고주파 트랜지스터를 포함한다. 트랜지스터는 평면 트랜지스터 또는 멀티-게이트 트랜지스터 예컨대 FinFET일 수 있다. 기판(202)은 수동 디바이스 예컨대 레지스터, 커패시터, 및 인덕터를 더 포함할 수 있다.
본 실시양태에서, 제1 층(204)은 금속성(metallic) 재료 예컨대 금속성 질화물, 금속성 또는 전도성 산화물, 원소 금속, 또는 이의 조합을 포함한다. 따라서, 제1 층(204)은 또한 금속층(204)으로서 지칭된다. 다양한 실시양태들에서, 원소 금속은 구리(Cu), 알루미늄(Al), 및 티타늄(Ti)으로 이루어진 군에서 선택될 수 있지만 이에 한정되지 않는다. 일 실시양태에서, 금속층(204)은 질화티탄(TiN)을 포함한다. 금속층(204)은 물리적 증착(PVD), 화학적 증착(CVD), 스퍼터링, 플레이팅, 또는 다른 적합한 공정을 사용하여 기판(202) 위에 형성될 수 있다. 트렌치(206)는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적합한 에칭 방법을 사용하여 금속층(204)을 에칭함으로써 형성된다. 금속층(204)의 에칭 이전에, 포토리소그래피 공정을 실시하여 금속층(204) 위에 하드 마스크를 형성할 수 있고, 하드 마스크는 트렌치(206)를 규정한다. 예시적인 포토리소그래피 공정은 포토레지스트 (또는 레지스트) 층의 코팅, 레지스트 층의 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 패턴 형성을 위한 레지스트 층의 현상, 세정, 및 레지스트 패턴의 건조(예를 들면, 하드 베이킹)를 포함한다. 레지스트 패턴은 금속층(204)의 에칭을 위한 하드 마스크로서 사용될 수 있다. 대안으로, 레지스트 패턴은 금속층(204)의 에칭을 위한 하드 마스크로서 사용되는 아래쪽의 또 다른 층으로 전사될 수 있다. 그 후에, 금속층(204)은 하드 마스크를 통해 에칭되어 금속층(204)의 일부를 제거하여, 트렌치(206)를 형성한다. 일 실시양태에서, 금속층(204)의 나머지 부위는 디바이스(200)용 금속 배선 층을 형성한다. 다양한 실시양태들에서, 트렌치(206)는 15 나노미터(nm) 내지 60 nm 범위의 깊이("z" 방향 치수), 예컨대 약 45 nm의 깊이, 및 5 nm 내지 30 nm 범위의 폭("x" 방향의 치수), 예컨대 약 20 nm의 폭을 가질 수 있다. 일부 실시양태들에서, 트렌치(206)는 자신의 바닥 부위에서보다 자신의 상단 부위에서 보다 넓은 개구를 갖는다. 일 실시양태에서, 디바이스(200)는 기판(202)과 금속층(204) 사이에 하나 이상의 층, 예컨대 질소-무함유 반사방지 코팅(NFARC) 층을 더 포함한다. 실시양태들에서, NFARC 층은 산화규소, 규소 산소 카바이드, 및 플라즈마 강화(plasma enhanced) 화학 증착된 산화규소로 이루어진 군에서 선택되는 재료를 포함할 수 있다.
작업 106에서, 방법(100)(도 1a)은 작업 102에서 제조된 전구체 용액(126)을 디바이스(200)에 적용하여, 전구체층(208)을 형성한다. 도 2B를 참조하면, 전구체층(208)은 트렌치(206) 내에 충전부(208A)(도 2A) 및 금속층(204) 위에 벌크부(208B)를 포함한다. 전구체 용액(126)에서 포로겐은 그 용액 내의 매트릭스와 결합하기 때문에, 충전부(208A)와 벌크부(208B)는 포로겐이 고르게 분포한다. 일 실시양태에서, 전구체 용액(126)은 스핀-온 코팅 공정을 사용하여 디바이스(200)에 적용된다. 예를 들어, 전구체 용액(126)은 디바이스(200)의 상부 표면 위에 분배될 수 있지만 디바이스(200)(예를 들면, 웨이퍼)는 특정 회전 속도, 예컨대 500 rpm 내지 3000 rpm 범위의 회전 속도로 스피닝된다. 전구체 용액 분배 속도 및 회전 속도 둘다는 트렌치(206)(도 2A)가 완전히 충전된 후 벌크부(208B)에서 실질적으로 균일한 두께를 달성하도록 제어될 수 있다. 스핀-온 코팅 공정은 실온에서 또는 또 다른 적합한 온도에서 수행될 수 있다. 실시양태들에서, 전구체 용액(126)은 다른 방법, 예컨대 딥 코팅, 스프레이 코팅, 및 롤 코팅으로 적용될 수 있다.
작업 108에서, 방법(100)(도 1a)은 디바이스(200)에 소프트 베이킹 공정을 실시한다. 도 2C를 참조하면, 전구체층(208)이 소프트 베이킹 공정을 거치는 과정이 도시되어 있다. 소프트 베이킹 공정은 전구체층(208) 밖으로 용매를 몰아내고 전구체층(208) 내부에서 화학 반응(예컨대 가교 공정)을 촉진할 수 있다. 소프트 베이킹 공정의 결과, 전구체층(208)은 더욱 고형화되고 종종 두께가 수축된다. 다양한 실시양태들에서, 소프트 베이킹 공정은 약 100℃ 내지 약 300℃ 범위의 온도에서 약 30초 내지 약 180초 범위의 기간 동안 실시될 수 있다.
작업 110에서, 방법(100)(도 1a)은 전구체층(208)을 경화하여 도 2D에 도시된 바와 같이 다공성 재료층(210)을 형성한다. 다양한 실시양태들에서, 작업 110은 자외선(UV) 경화 공정, 열 경화 공정, 또는 다른 적합한 경화 공정을 이용할 수 있다. 예를 들어, 전구체층(208)은 약 400℃에서 약 10분간 고강도 UV 광을 사용하여 경화될 수 있다. 또 다른 예로서, 전구체층(208)은 약 400℃에서 N2 가스 흐름 하에 약 1시간 내지 약 2시간 동안 열 경화될 수 있다. 도 2D를 참조하면, 경화 공정은 전구체층(208) 밖으로 포로겐을 몰아내어, 다공성 재료층(210)에 공극(작은 보이드)을 남긴다. 일부 경우에, 포로겐은 전구체층(208) 밖으로 완전히 몰아내어질 수 있다. 부가적으로, 경화 공정은 전구체층(208)에서 추가 화학 반응, 예컨대 중합체 가교를 야기할 수 있다. 그 결과, 다공성 재료층(210)은 더욱 고형화되고 두께가 수축한다.
도 2D에 도시된 바와 같이, 다공성 재료층(210)은 트렌치(206) 내부의 충전부(210A)(도 2A) 및 금속층(204) 위의 벌크부(210B)를 포함한다. 다양한 실시양태들에서, 충전부(210A)는 약 15 nm 내지 약 60 nm 높이("z" 방향을 따라)를 가지며 벌크부(210B)는 약 1 nm 내지 약 200 nm 두께("z" 방향을 따라)이다. 포로겐이 전구체층(208)에 고르게 분포하기 때문에, 생성된 공극이 또한 다공성 재료층(210)에 고르게 분포한다. 다시 말해, 충전부(210A) 및 벌크부(210B)는 실질적으로 동일 수준의 공극율(porosity)을 갖는다. 이는 매트릭스와 결합된 포로겐을 갖지 않은 갭-충전 재료에 비해 유리하다. 이러한 갭-충전 재료의 경우, 포로겐은 (트렌치 내의) 충전부에 체류하는 경향이 있고 매트릭스는 (하부 층의 상부 표면 위의) 벌크부에 체류하는 경향이 있다. 생성된 다공성 재료는 벌크부에서보다 충전부에서 보다 높은 공극율을 가지며, 이는 상분리 이슈를 야기한다. 갭-충전 재료(126)로 형성된 필름과 또 다른 갭-충전 재료로 형성된 또 다른 필름 간의 필름 성질의 비교가 도 3a 및 3b에 도시되어 있다.
도 3a는 일부 실시양태에 따른, 갭-충전 재료(126)로 형성된 다공성 재료층(210)에서 화학 원소 Si, O, N, 및 C 각각의 원자 카운트에 대한 그래프(300)를 도시한다. 화학 원소들의 원자 카운트는 디바이스(200)의 일 실시양태에서 다공성 재료층(210)에 대한 x-선 회절(XRD) 분석을 이용하여 얻어진다. 수평축 "D"는 기점에서 (깊이 D = 0 ㎛) 벌크부(210B)의 상부 표면과 함께 다공성 재료층(210)의 깊이 (또는 두께)를 나타낸다. 파선(302)은 벌크부(210B)와 충전부(210A) 간의 가상의 경계 표면을 나타낸다. 수직축 "CT"는 벌크부(210B)와 충전부(210A)를 횡단하는 파선(304)을 따라 취한 관심 화학 원소 각각에 대한 원자 카운트를 나타낸다. 그래프(300)에 도시된 바와 같이, 화학 원소 Si, O, N, 및 C 각각이 다공성 재료층(210)에 거의 균일하게 분포되어 있다. 이러한 특정 실시양태에서, 벌크부(210B)에서 Si의 평균 함량 퍼센티지는 충전부(210A)에서 Si의 평균 함량 퍼센티지와 대략 동일하고, 둘 간의 차이는 10% 미만이다. 이는 이러한 특정 실시양태의 경우 원소 O, C, 및 N 각각에 대해서도 마찬가지이다. 이는 다공성 재료층(210)에서 거의 균일하게 분포된 공극의 결과이며, 이는 또한 포로겐이 매트릭스와 화학 결합된 전구체 용액(126)의 독특한 성질의 결과이다.
도 3b는 갭-충전 재료(126)와 달리 매트릭스와 화학적으로 결합된 포로겐을 갖지 않는 또 다른 갭-충전 재료로 형성된 다공성 재료층(260)에서 화학 원소 Si, O, N, 및 C 각각의 원자 카운트의 그래프(350)를 도시한다. 다공성 재료층(260)은 기판(252)과 금속층(254)을 포함하는 디바이스(250) 위에 형성된다. 기판(252)과 금속층(254)은 기판(202)과 금속층(204) 각각과 실질적으로 동일하다. 다공성 재료층(260)은 또한 금속 트렌치 내에 충전부(260A) 및 금속층(254)의 상부 표면 위에 벌크부(260B)를 포함한다. 포로겐이 이러한 갭-충전 재료에서 매트릭스와 화학적으로 결합하지 않기 때문에, 충전부(260A)는 벌크부(260B)보다 더 높은 공극율을 갖는다. 수평축 "D"는 기점에서 (깊이 D = 0 ㎛) 벌크부(260B)의 상부 표면과 함께 다공성 재료층(260)의 깊이를 나타낸다. 파선(352)은 벌크부(260B)와 충전부(260A) 간의 가상의 경계 표면을 나타낸다. 수직축 "CT"는 벌크부(260B)와 충전부(260A)를 횡단하는 파선(354)을 따라 취한 관심 화학 원소들 각각에 대한 원자 카운트를 나타낸다. 그래프(350)에 도시된 바와 같이, 화학 원소 Si, O, 및 C 각각은 다공성 재료층(260)에 불균일하게 분포한다. 특히, Si 및 O 각각의 함량 퍼센티지는 벌크부(260B)에서 충전부(260A)로 감소하는 경향을 나타내지만, C의 함량 퍼센티지는 벌크부(260B)에서 충전부(260A)로 증가하는 경향을 나타낸다. Si의 경우, 이의 함량 퍼센티지는 벌크부(260B)(평균 카운트 약 1300)에서 충전부(260A)의 바닥부(평균 카운트 약 950)까지 약 27% 감소한다. O의 경우, 이의 함량 퍼센티지는 벌크부(260B)(평균 카운트 약 1200)에서 충전부(260A)의 바닥부(평균 카운트 약 850)까지 약 29% 감소한다. 이러한 비균질 필름 성질은 충전부(260A)로부터 벌크부(260B)의 박리를 야기할 수 있다. 이에 반해, 다공성 재료층(210)(도 3a)은 균질한 또는 거의-균질한 성질을 가지며, 이는 디바이스(200)에 유리하다.
본 개시에 따른 갭-충전 재료(126)는 금속층 내의 갭을 충전하는 것에 한정되지 않는다. 다양한 실시양태들에서, 갭-충전 재료(126)는 유전체 트렌치를 메우기 위해, 낮은-k 유전체 재료 층을 형성하기 위해, 또는 포토리소그래피용 포토레지스트에 사용될 수 있다. 도 4는 이들 실시양태들 중 하나에서 갭-충전 재료(126)의 적용을 도시한다.
도 4를 참조하면, 기판(402), 다양한 특징부들(404), 및 기판(402) 위에 형성되고 특징부들(404) 사이의 트렌치를 메우는 유전체 층(210)을 포함하는 디바이스(400)가 도시되어 있다. 실시양태들에서, 기판(402)은 기판(202)(도 2A)과 실질적으로 동일할 수 있다. 실시양태들에서, 특징부들(404)은 FinFET에서 핀(fins)일 수 있거나, 또는 평면 트랜지스터 또는 삼차원(3D) 트랜지스트에서 게이트 스택일 수 있거나, 또는 다른 회로 특징부일 수 있다. 일 실시양태에서, 유전체 층(210)은 기판(402) 및 특징부(404) 위에 갭-충전 재료(126)를 스핀 코팅한 다음 앞서 언급된 방법을 사용하여 갭-충전 재료(126)를 경화함으로써 형성된다. 갭-충전 재료(126)는 일부 실시양태들에서 경화 공정 이전에 소프트 베이킹될 수 있다. 포로겐이 갭-충전 재료(126) 밖으로 실질적으로 몰아내어진 후, 낮은-k 유전체 층(210)이 형성되며, 이는 이의 충전부(210A) 및 이의 벌크부(210B)에서 거의 균질한 필름 성질을 갖는다. 실시양태들에서, 추가 회로 특징부, 예컨대 소스, 드레인, 및 게이트 컨택이 낮은-k 유전체 층(210)에 형성될 수 있다.
한정을 위한 의도는 아니지만, 본 개시의 하나 이상의 실시양태들은 집적 회로 및 이의 형성에 다수의 이점을 제공한다. 일 실시양태에서, 본 개시에 따른 갭-충전 유전체 재료는 균질한 금속간 유전체 층을 얻기 위해 금속 트렌치를 메우는데 사용될 수 있다. 이는 차세대 IC를 위한 감소된 임계 치수를 갖는 금속 배선을 형성하는데 있어 새로운 접근을 제공한다. 실시양태들에서, 갭-충전 유전체 재료의 제조 공정과 이를 전구체 디바이스에 적용하는 공정 둘다 단순하고 기존 제조 흐름에 용이하게 통합될 수 있다. 나아가, 갭-충전 재료 자체는 비용 효과적이다.
하나의 예시적인 양태에서, 본 개시는 반도체 제조 방법에 관한 것이다. 이 방법은 기판 및 기판 위에 배치된 제1 층을 포함하는 디바이스를 제공받는 단계를 포함하며, 여기서 제1 층은 트렌치를 포함한다. 이 방법은 제1 재료를 제1 층 위에 적용하고 트렌치를 메우는 단계를 더 포함하며, 여기서 제1 재료는 매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐을 함유한다. 방법은 제1 재료를 경화하는 단계를 더 포함한다.
또 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은 매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐을 포함하는 전구체 용액을 형성하는 단계를 포함한다. 방법은 기판 위에 배치된 제1 층을 포함하는 디바이스에 전구체 용액을 적용하는 단계를 더 포함하며, 여기서 제1 층은 트렌치를 포함하고, 전구체 용액은 제1 층 위에 그리고 트렌치 내에 전구체층을 형성한다. 방법은 전구체층을 경화하여 트렌치 내에 제1 부위 및 제1 층 위에 제2 부위를 갖는 다공성 재료층을 형성하는 단계를 더 포함한다.
또 다른 예시적인 양태에서, 본 개시는 기판, 기판 위에 존재하고 제1 트렌치를 갖는 금속성 재료층, 및 제1 부위와 제2 부위를 갖는 다공성 재료층을 포함하는 디바이스에 관한 것이다. 제1 부위는 트렌치 내에 배치되고, 제2 부위는 금속성 재료층 위에 배치되며, 제1 및 제2 부위는 실질적으로 동일 퍼센티지의 Si, O, 및 C 각각을 함유한다.
상술한 바는 업계의 숙련인이 본 기재의 양태를 보다 잘 이해할 수 있도록 다수의 실시양태의 특징들을 개괄하고 있다. 업계의 숙련인은 본원에 도입된 실시양태들의 동일한 이점을 달성하고/하거나 동일한 목적을 달성하기 위해 다른 공정 및 구조를 디자인하거나 변경하기 위한 기초로서 본 기재를 용이하게 사용할 수 있음을 인지하고 있을 것이다. 업계의 숙련인은 또한 이러한 등가의 구성들이 본 기재의 취지 및 범위에서 벗어나지 않고, 이들이 본 기재의 취지 및 범위에서 벗어남이 없이 본원에서 다양한 수정, 치환, 및 변경을 행할 수 있음을 또한 인지하고 있을 것이다.

Claims (10)

  1. 반도체 제조 방법으로서,
    기판 및 기판 위에 배치된 제1 층을 포함하는 디바이스를 제공받는 단계로서, 제1 층이 트렌치를 포함하는 것인 단계;
    제1 재료를 제1 층 위에 도포하고 트렌치 내에 충전하는 단계로서, 제1 재료가 매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐(porogen)을 함유하는 것인 단계; 및
    제1 재료를 경화하는 단계를 포함하며,
    상기 매트릭스는 테트라메톡시실란(TMOS), 메틸트리메톡시실란(MTMS), 메틸트리에톡시실란(MTES), 및 테트라에틸 오르토실리케이트(TEOS)로 이루어진 군으로부터 선택된 하나 이상의 단량체를 포함하는 것인 방법.
  2. 삭제
  3. 반도체 제조 방법으로서,
    기판 및 기판 위에 배치된 제1 층을 포함하는 디바이스를 제공받는 단계로서, 제1 층이 트렌치를 포함하는 것인 단계;
    제1 재료를 제1 층 위에 도포하고 트렌치 내에 충전하는 단계로서, 제1 재료가 매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐을 함유하는 것인 단계; 및
    제1 재료를 경화하는 단계를 포함하며,
    상기 포로겐은 Si-O-[CH2CH2O]x 결합을 통해 매트릭스와 화학적으로 결합되는 것인 방법.
  4. 제1항에 있어서, 제1 재료의 도포 이전에, 매트릭스와 포로겐 간의 졸-겔 반응을 유도하는 것을 포함하는, 제1 재료를 마련하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 제1 재료의 경화 이전에, 제1 재료를 소프트 베이킹하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 제1 층은 금속성 재료를 포함하는 것인 방법.
  7. 반도체 제조 방법으로서,
    매트릭스 및 매트릭스와 화학적으로 결합되는 포로겐을 포함하는 전구체 용액을 형성하는 단계;
    기판 위에 배치된 제1 층을 포함하는 디바이스에 전구체 용액을 도포하는 단계로서, 제1 층이 트렌치를 포함하고, 전구체 용액이 제1 층 위에 그리고 트렌치 내에 전구체층을 형성하는 것인 단계; 및
    전구체층을 경화하여 트렌치 내의 제1 부위 및 제1 층 위의 제2 부위를 갖는 다공성 재료층을 형성하는 단계를 포함하며,
    상기 매트릭스는 테트라메톡시실란(TMOS), 메틸트리메톡시실란(MTMS), 메틸트리에톡시실란(MTES), 및 테트라에틸 오르토실리케이트(TEOS)로 이루어진 군으로부터 선택된 하나 이상의 단량체를 포함하는 것인 방법.
  8. 기판;
    기판 위에 있고 제1 트렌치를 갖는 금속성 재료층; 및
    제1 부위 및 제2 부위를 갖는 다공성 재료층으로서, 제1 부위는 트렌치 내에 배치되고, 제2 부위는 금속성 재료층 위에 배치되며, 제1 및 제2 부위는 동일 퍼센티지의 Si, O, 및 C 각각을 함유하는 것인 다공성 재료층을 포함하며,
    상기 다공성 재료는 테트라메톡시실란(TMOS), 메틸트리메톡시실란(MTMS), 메틸트리에톡시실란(MTES), 및 테트라에틸 오르토실리케이트(TEOS)로 이루어진 군으로부터 선택된 하나 이상의 단량체를 포함하는 것인 디바이스.
  9. 제8항에 있어서, 금속성 재료층은 구리, 알루미늄, 티타늄, 질화티탄, 및 이의 조합 중 하나를 포함하는 것인 디바이스.
  10. 제8항에 있어서, 제1 및 제2 부위는 동일 수준의 공극율(porosity)을 갖는 것인 디바이스.
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