TWI607104B - Sputtering target, oxide semiconductor film and their manufacturing method - Google Patents

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Description

濺鍍靶、氧化物半導體薄膜及彼等之製造方法
本發明係關於一種氧化物半導體或透明導電膜等氧化物薄膜製作用之濺鍍靶、使用該靶製作之薄膜、包含該薄膜之薄膜電晶體及該等之製造方法。
薄膜電晶體(TFT，thin film Transistor)等場效型電晶體廣泛用作半導體記憶體積體電路之單位電子元件、高頻信號放大元件、液晶驅動用元件等，係當前實用最多之電子器件。其中，隨著近年來之顯示裝置之飛速發展，於液晶顯示裝置(LCD，Liquid-crystal display)、電致發光顯示裝置(EL，electroluminescence，電致發光)、場發射顯示器(FED，field emission display)等各種顯示裝置中，大多使用TFT作為對顯示元件施加驅動電壓而使顯示裝置驅動之開關元件。
作為場效型電晶體之主要構件即半導體層(通道層)之材料，最廣泛使用矽半導體化合物。通常，於需要高速動作之高頻放大元件或積體電路用元件等使用單晶矽。另一方面，於液晶驅動用元件等，因大面積化之要求而使用非晶質性矽半導體(非晶矽)。
非晶矽之薄膜雖然可於相對低溫下形成，但與晶體性薄膜相比，開關速度較慢，故而於驅動顯示裝置之開關元件時，存在無法追隨於高速動態畫面之顯示之情形。具體而言，於解像度為VGA(Video Graphics Array，視頻圖形陣列)之液晶電視中，可使用移動度為0.5~1cm2/Vs之非晶矽，若解像度成為SXGA(Super Extended Graphics Array，超級擴展圖形陣列)、UXGA(Ultra Extended Graphics Array，極速擴展圖形陣列)、QXGA(Quantum Extended Graphics Array，量子擴展圖形陣列)或其以上，則要求2cm2/Vs以上之移動度。另外，若為了提昇畫質而提高驅動頻率，則需要更高之移動度。
另一方面，晶體性之矽系薄膜雖然移動度較高，但存在製造時需要很大之能量及步驟數等問題、或大面積化較為困難之問題。例如，於使矽系薄膜晶體化時，需要800℃以上之高溫或使用昂貴之設備之雷射退火。另外，晶體性之矽系薄膜由於通常將TFT之元件構成限定於頂閘極構成，故而掩膜片數之削減等成本降低較為困難。
為了解決上述問題，對使用包含氧化銦、氧化鋅及氧化鎵之氧化物半導體膜之薄膜電晶體進行了研究。通常，氧化物半導體薄膜之製作係藉由使用包含氧化物燒結體之靶(濺鍍靶)之濺鍍而進行。
例如，已知包含顯示通式In2Ga2ZnO7、InGaZnO4表示之同源晶體結構之化合物之靶(專利文獻1、2及3)。
然而，為了提高該靶之燒結密度(相對密度)，必需於氧化性環境中進行燒結，於該情形時，為降低靶之電阻而必需於燒結後進行高溫下之還原處理。另外，若長時間使用靶，則存在如下等問題：所獲得之膜之特性或成膜速度變化較大，產生因燒結時異常成長之InGaZnO4或In2Ga2ZnO7所致之異常放電，及成膜時產生較多微粒。若頻繁地引起異常放電，則電漿放電狀態變得不穩定，無法進行穩定之成膜，對膜特性造成不良影響。
另一方面，亦提出有使用不含鎵而含有氧化銦及氧化鋅之非晶質氧化物半導體膜之薄膜電晶體(專利文獻4)。
然而，若不提高成膜時之氧分壓，則存在無法實現TFT之常斷開動作之問題。
另外，對於以氧化錫作為主成分之In2O3-SnO2-ZnO系氧化物中包 含Ta、Y或Si等添加元素之光資訊記錄媒體之保護層用濺鍍靶進行了研究(專利文獻5及6)。
然而，該等靶並非用於氧化物半導體，另外，存在容易形成絕緣性物質之凝集體，電阻值變高，或者容易引起異常放電之問題。
先前技術文獻 專利文獻
專利文獻1：日本專利特開平8-245220號公報
專利文獻2：日本專利特開2007-73312號公報
專利文獻3：國際公開第2009/084537號公報
專利文獻4：國際公開第2005/088726號公報
專利文獻5：國際公開第2005/078152號公報
專利文獻6：國際公開第2005/078153號公報
本發明之目的在於提供一種包含含有銦元素(In)、錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)之氧化物，且可實現具有較高之移動度及較高之可靠性之TFT之濺鍍靶。
進而，本發明之目的在於提供一種可藉由後通道蝕刻法而以較高之生產性製造具有較高之移動度及較高之可靠性之TFT之濺鍍靶。
根據本發明，可提供以下之濺鍍靶等。
1.一種濺鍍靶，其包含含有氧化物，且以In2O3(ZnO)m(m為0.1~20)表示之同源結構化合物、及以Zn2SnO4表示之尖晶石結構化合物，該氧化物含有銦元素(In)、錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)。
2.如上述1之濺鍍靶，其中上述銦元素、錫元素、鋅元素及鎂元素之原子比滿足下述式(1)~(4)。
0.05≦In/(In+Sn+Zn+Mg)≦0.70 (1)
0.01≦Sn/(In+Sn+Zn+Mg)≦0.35 (2)
0.01≦Zn/(In+Sn+Zn+Mg)≦0.90 (3)
0.01≦Mg/(In+Sn+Zn+Mg)≦0.30 (4)
(式中，In、Sn、Zn及Mg分別表示濺鍍靶中之各元素之原子比)
3.如上述1或2之濺鍍靶，其中相對密度為97%以上，體比電阻為10mΩcm以下。
4.一種如上述1至3中任一項之濺鍍靶之製造方法，其包括如下步驟：於300℃~500℃之溫度範圍內以2℃/分鐘鐘以下之升溫速度使成形體升溫，且以1200℃~1650℃保持10~50小時而對上述成形體進行燒結。
5.一種氧化物半導體薄膜，其係使用如上述1至3中任一項之濺鍍靶且藉由濺鍍法進行成膜而成。
6.如上述5之氧化物半導體薄膜，其不溶於磷酸系蝕刻液，且可溶於草酸系蝕刻液。
7.如上述6之氧化物半導體薄膜，其中利用上述磷酸系蝕刻液之於35℃之蝕刻速度為10nm/分鐘以下，且利用上述草酸蝕刻液之於35℃之蝕刻速度為20nm/分鐘以上。
8.一種氧化物半導體薄膜之製造方法，其係於含有選自水蒸氣、氧氣及一氧化二氮氣體中之1種以上及稀有氣體之混合氣體之環境下，使用如上述1至3中任一項之濺鍍靶並利用濺鍍法進行成膜。
9.如上述8之氧化物半導體薄膜之製造方法，其於至少含有水蒸氣及稀有氣體之混合氣體的環境下進行上述氧化物半導體薄膜之成膜。
10.如上述8或9之氧化物半導體薄膜之製造方法，其中上述混合氣體中所含之水蒸氣之比率以分壓比計為0.1%~25%。
11.如上述8至10中任一項之氧化物半導體薄膜之製造方法，其中 上述混合氣體中所含之氧氣之比率以分壓比計為0.1%~30%。
12.如上述8至11中任一項之氧化物半導體薄膜之製造方法，其中藉由如下濺鍍方法而進行上述氧化物半導體薄膜之成膜，該濺鍍方法係將基板依序搬送至與隔開特定間隔而並排設置於真空腔室內之3片以上之靶對向之位置，於自交流電源對上述各靶交替施加負電位及正電位之情形時，一面將來自上述交流電源之輸出之至少1者分支而於連接之2片以上之靶間進行施加電位之靶的切換，一面於靶上產生電漿而於基板表面成膜。
13.如上述12之氧化物半導體薄膜之製造方法，其中上述交流電源之交流功率密度為3W/cm2以上且20W/cm2以下。
14.如上述12或13之氧化物半導體薄膜之製造方法，其中上述交流電源之頻率為10kHz~1MHz。
15.一種薄膜電晶體，其具有如上述5至7中任一項之氧化物半導體薄膜作為通道層。
16.如上述15之薄膜電晶體，其中場效移動度為10cm2/Vs以上。
17.一種薄膜電晶體，其於如上述5至7中任一項之氧化物半導體薄膜上具有至少含有SiNx(x為任意數)之保護膜。
18.一種薄膜電晶體之製造方法，其係使用如上述5至7中任一項之氧化物半導體薄膜作為半導體活性層之薄膜電晶體之製造方法，且包括如下步驟，即不於上述半導體薄膜上積層蝕刻終止層，而使用不同之蝕刻液使上述半導體薄膜及電極圖案化，且於使電極圖案化時蝕刻液直接接觸於上述半導體薄膜。
19.一種顯示裝置，其具備如上述15至17中任一項之薄膜電晶體。
根據本發明，可提供一種包含含有銦元素(In)、錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)之氧化物，且可實現具有較高之移動度及較高 之可靠性的TFT之濺鍍靶。
另外，可提供一種可藉由後通道蝕刻法而以較高之生產性製造具有較高之移動度及較高之可靠性的TFT之濺鍍靶。
17a‧‧‧交流電源
17b‧‧‧交流電源
17c‧‧‧交流電源
31a‧‧‧靶
31b‧‧‧靶
31c‧‧‧靶
31d‧‧‧靶
31e‧‧‧靶
31f‧‧‧靶
40a‧‧‧磁場形成機構
40b‧‧‧磁場形成機構
40c‧‧‧磁場形成機構
40d‧‧‧磁場形成機構
40e‧‧‧磁場形成機構
40f‧‧‧磁場形成機構
圖1係實施例1中所獲得之燒結體之X射線圖表。
圖2係實施例2中所獲得之燒結體之X射線圖表。
圖3係實施例3中所獲得之燒結體之X射線圖表。
圖4係表示本發明之一實施形態中所使用之濺鍍裝置之圖。
以下，對本發明之濺鍍靶、氧化物薄膜、薄膜電晶體、顯示裝置及其等之製造方法進行詳細地說明，但本發明並不限定於下述實施態樣及實施例。
本發明之濺鍍靶包含含有氧化物，且以In2O3(ZnO)m(m為0.1~20)表示之同源結構化合物、及以Zn2SnO4表示之尖晶石結構化合物，該氧化物含有銦元素(In)、錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)。
同源結構化合物及尖晶石結構化合物可藉由X射線折射而確認其是否存在。
所謂同源結構，係指包括具有使不同物質之晶體層重疊有若干層之長週期的「自然超晶格」結構之晶體結構。於晶體週期或各薄膜層之厚度為奈米程度之情形時，藉由其等各層之化學組成或層之厚度的組合而獲得與單一物質或均勻地混合各層而成之混晶之性質不同之固有特性。而且，同源相之晶體結構例如可根據將靶粉碎而得之粉末之X射線折射圖案與自組成比所設想的同源相之晶體結構X射線折射圖案一致之情況而確認。具體而言，可根據與自JCPDS(Joint Committee of Powder Diffraction Standards)卡或ICSD(Inorganic Crystal Structure Database)所獲得之同源相之晶體結構X射線折射圖案一致之情況而確認。
關於尖晶石結構，對濺鍍靶進行X射線折射測定，結果觀察到尖晶石結構化合物之峰值，藉此可確認出尖晶石結構。
對於尖晶石結構，於「西方固態化學入門」(講談社科技)中進行了詳細地記載，根據上述情況，尖晶石結構為如下所述之結構。
尖晶石具有AB2O4之組成式，若根據A離子與B離子之配位狀態而分類，則可分成正尖晶石結構、逆尖晶石結構、兩者中間之結構。
正尖晶石具有於O2-所形成之立體面心形晶格之四面體間隙之八分之一中填充有A且於八面體間隙之二分之一中填充有B的結構。逆尖晶石結構具有於四面體間隙之八分之一中填充有B且於八面體間隙之二分之一中填充有A及B之結構。雖然通常為立方晶，但其中亦存在立方晶變形者。
另外，於尖晶石結構化合物中亦包括使晶體結構中之原子或離子之一部分由其他原子取代之取代型固溶體、及於晶格間位置加入有其他原子之侵入型固溶體。
藉由包含以In2O3(ZnO)m(m為0.1~20)表示之同源結構化合物，可製成靶之相對密度容易提昇、比電阻亦容易降低、不易進行異常放電之靶。
m例如為整數，較佳為0.1~10，更佳為0.5~7，進而佳為2~5。
另外，藉由包含以Zn2SnO4表示之尖晶石結構化合物而使Mg元素固溶，即便Mg之含量較多，亦可防止靶中生成高電阻之MgO，藉此容易降低靶電阻，容易抑制異常放電。
本發明之濺鍍靶較佳為各元素之原子比滿足下述式(1)~(4)。
0.05≦In/(In+Sn+Zn+Mg)≦0.70 (1)
0.01≦Sn/(In+Sn+Zn+Mg)≦0.35 (2)
0.01≦Zn/(In+Sn+Zn+Mg)≦0.90 (3)
0.01≦Mg/(In+Sn+Zn+Mg)≦0.30 (4)
(式中，In、Sn、Zn及Mg分別表示濺鍍靶中之各元素之原子比)
上述式(1)中，若In元素之量為0.05以上，則濺鍍靶之體電阻值容易變低，容易進行DC(Direct Current，直流)濺鍍。
另一方面，若In元素之量為0.70以下，則使用該靶製作之薄膜之載子濃度不會變得過高，可用作半導體用薄膜。
根據以上，In之濃度較佳為0.05≦In/(In+Sn+Zn+Mg)≦0.70。更佳為In元素之量[In/(In+Sn+Zn+Mg)]為0.10~0.60。
上述式(2)中，若Sn元素之量為0.01以上，則靶之密度容易提昇，濺鍍靶之體電阻值容易降低。
另一方面，若Sn元素之量為0.35以下，則成為異常放電之原因之SnO2不易於靶中析出。
根據以上所述，Sn之濃度較佳為0.01≦Sn/(In+Sn+Zn+Mg)≦0.35。
Sn元素之量[Sn/(In+Sn+Zn+Mg)]更佳為0.03~0.35，進而佳為0.05~0.30。
上述式(3)中，若Zn元素之量為0.01以上，則靶密度容易提昇，且靶電阻亦容易變低。另一方面，若Zn元素之量為0.90以下，則成為異常放電之原因之ZnO不易於靶中析出。
根據以上所述，Zn之濃度較佳為0.01≦Zn/(In+Sn+Zn+Mg)≦0.90。
Zn元素之量[Zn/(In+Sn+Zn+Mg)]更佳為0.03~0.85，進而佳為0.05~0.80。
上述式(4)中，若Mg元素之量為0.01以上，則使用該靶製作之薄膜之載子濃度不易變高，容易顯示良好之半導體特性。
另一方面，若Mg元素之量為0.30以下，則不易引起由MgO之單獨表現所導致的靶之高電阻化。
根據以上，Mg之濃度較佳為0.01≦Mg/(In+Sn+Zn+Mg)≦0.30。
Mg元素之量[Mg/(In+Sn+Zn+Mg)]更佳為0.02~0.27，進而佳為0.02~0.25。
濺鍍靶所含之各元素之原子比可藉由感應耦合電漿發光分析裝置(ICP-AES，inductively coupled plasma-optical emission spectroscop，感應耦合電漿原子發射光譜儀)對所含元素進行定量分析而求出。
具體而言，若利用噴霧器使溶液試樣成為霧狀而導入至氬氣電漿(約6000~8000℃)中，則試樣中之元素吸收熱能而被激發，軌道電子自基態移至較高能階之軌道。該軌道電子歷經10-7~10-8秒左右移至更低能階之軌道。此時，作為光而放射能量差並發光。該光顯示元素固有之波長(光譜線)，故而可藉由光譜線之有無而確認元素之存在(定性分析)。
另外，各條光譜線之大小(發光強度)由於與試樣中之元素數成比例，故而可藉由與已知濃度之標準液比較而求出試樣濃度(定量分析)。
利用定性分析而特定所含之元素後，利用定量分析求出含量，根據其結果，可求出各元素之原子比。
如上所述，濺鍍靶所含之金屬元素實質上包含In、Sn、Zn及Mg，亦可於不損害本發明之效果之範圍內包含其他不可避免之雜質。
本發明中，所謂「實質上」，係指作為濺鍍靶之效果由上述以In、Sn、Zn及Mg所引起，或濺鍍靶之金屬元素之95重量%以上且100 重量%以下(較佳為98重量%以上且100重量%以下)為In、Sn、Zn及Mg。
本發明之濺鍍靶較佳為相對密度為97%以上。於大型基板(1G尺寸以上)提高濺鍍輸出而使氧化物半導體薄膜成膜之情形時，較佳為相對密度為97%以上。所謂相對密度，係指相對於自加權平均值算出之理論密度而相對性地算出之密度。自各原料之密度之加權平均值算出之密度為理論密度，將其設為100%。
若相對密度為97%以上，則可保持穩定之濺鍍狀態。於利用大型基板提高濺鍍輸出而成膜之情形時，若相對密度未達97%，則存在靶表面黑化或產生異常放電之情況。相對密度更佳為98.5%以上，進而佳為99%以上。
相對密度可根據藉由阿基米德法測得之實測密度及理論密度而算出。相對密度較佳為100%以下。若為100%以下，則不易於燒結體中產生金屬粒子或者生成低級氧化物，即便不嚴格地調整成膜時之氧供給量亦可完成。
另外，燒結後，亦可進行還原性環境下之熱處理操作等後處理步驟等而調整密度。還原性環境可使用氬氣、氮氣、氫氣等環境、或該等之混合氣體環境。
另外，本發明之濺鍍靶較佳為相對密度為97%以上，且體比電阻為10mΩcm以下。藉此，於對本發明之濺鍍靶進行濺鍍時，可抑制異常放電之產生。本發明之濺鍍靶可使高品質氧化物半導體薄膜有效率地、廉價地且節能地成膜。
體比電阻例如可藉由實施例中所記載之方法而測定。
本發明之濺鍍靶中之晶體之最大粒徑較理想為8μm以下。若晶體之粒徑為8μm以下，則不易產生結核。
於藉由濺鍍削刮靶表面之情形時，其削刮速度根據晶體面之方 向而不同，於靶表面產生凹凸。該凹凸之大小依存於濺鍍靶中所存在之晶體粒徑。關於具有較大之晶體粒徑之靶，可認為其凹凸變大，自該凸部產生結核。
該等濺鍍靶之晶體之最大粒徑係對在如下5個部位在100μm見方之框內觀察到的具有最大徑之粒子測定其最大徑，以於該等5個部位之框內分別存在的最大粒子之粒徑之平均值表示，上述5個部位於濺鍍靶之形狀為圓形之情形時，為圓之中心點(1個部位)、及於該中心點正交之2條中心線上之中心點與周緣部的中間點(4個部位)之合計5個部位，另外，於濺鍍靶之形狀為四邊形之情形時，為其中心點(1個部位)、及四邊形之對角線上之中心點與角部的中間點(4個部位)之合計5個部位。粒徑係對晶粒之長徑進行測定。晶粒可藉由掃描型電子顯微鏡(SEM，scanning electron microscope)進行觀察。
本發明之濺鍍靶之製造方法包括以下之2個步驟。
(1)使原料化合物混合並成形而形成成形體之步驟
(2)對上述成形體進行燒結之步驟
以下，對各步驟進行說明。
(1)使原料化合物混合並成形而形成成形體之步驟
原料化合物並無特別限定，只要使用包含In、Sn、Zn及Mg且燒結體可具有以下之原子比之化合物即可。
0.05≦In/(In+Sn+Zn+Mg)≦0.70 (1)
0.01≦Sn/(In+Sn+Zn+Mg)≦0.35 (2)
0.01≦Zn/(In+Sn+Zn+Mg)≦0.90 (3)
0.01≦Mg/(In+Sn+Zn+Mg)≦0.30 (4)
(式中，In、Sn、Zn及Mg分別表示濺鍍靶中之各元素之原子比)
例如可列舉氧化銦、氧化錫、氧化鋅及氧化鎂之組合等。再者，原料較佳為粉末。
原料較佳為氧化銦、氧化錫、氧化鋅及氧化鎂之混合粉末。
於原料使用單體金屬之情形時，例如於使用氧化銦、氧化錫、氧化鋅及單體Mg之組合作為原料粉末之情形時，有時於所獲得之燒結體中存在單體Mg之顆粒，靶表面之金屬粒在成膜過程中熔融而不會自靶中釋放出，存在所獲得之膜之組成與燒結體的組成差異較大之情況。
原料粉末之平均粒徑較佳為0.1μm~1.2μm，更佳為0.1μm~1.0μm以下。原料粉末之平均粒徑可利用雷射折射式粒度分佈裝置等進行測定。
例如，以包含平均粒徑為0.1μm~1.2μm之In2O3粉末、平均粒徑為0.1μm~1.2μm之SnO2粉末、平均粒徑為0.1μm~1.2μm之ZnO粉末及平均粒徑為0.1μm~1.2μm之MgO粉末的氧化物作為原料粉末，按照滿足上述式(1)~(4)之比率對該等進行調合。
步驟(1)之混合、成形方法並無特別限定，可利用公知之方法而進行。例如，於包含含有氧化銦粉末、氧化錫、氧化鋅及氧化鎂粉末之氧化物之混合粉末的原料粉末中調配水系溶劑，將所獲得之漿料混合12小時以上，其後進行固液分離‧乾燥‧造粒，繼而，將該造粒物加入至模框中而進行成形。
混合可使用濕式或乾式之球磨機、振磨機、珠磨機等。為了獲得均勻且微細之晶粒及空孔，最佳為於短時間內凝集體之壓碎效率高且添加物之分散狀態亦良好之珠磨機混合法。
利用球磨機之混合時間較佳為設為15小時以上，更佳為設為19小時以上。其原因在於，若混合時間不足，則有於最終所獲得之燒結體中生成MgO等之高電阻化合物之虞。
利用珠磨機之粉碎、混合時間係根據裝置之大小、處理之漿料量而不同，但以使漿料中之粒度分佈全部為1μm以下而變得均勻之方 式適當調整。
另外，較佳為混合時僅添加任意量之黏合劑，同時進行混合。黏合劑可使用聚乙烯醇、乙酸乙烯酯等。
其次，自原料粉末漿料中獲得造粒粉末。造粒時，較佳為進行急速乾燥造粒。作為用以進行急速乾燥造粒之裝置，廣泛使用噴霧乾燥器。具體之乾燥條件係根據乾燥之漿料之漿料濃度、乾燥所使用之熱風溫度、風量等各條件而決定，故而實施時，必需預先求出最佳條件。
若進行自然乾燥，由於沈澱速度係根據原料粉末之比重差而不同，故而有引起In2O3粉末、Sn2O2粉末、ZnO粉末及MgO粉末之分離而無法獲得均勻之造粒粉末之虞。
對於造粒粉末，通常藉由模具加壓或冷均壓加壓(CIP，cold isostatic pressing)並以例如1.2ton/cm2以上之壓力實施成形而獲得成形體。
(2)對成形體進行燒結之步驟
可將所獲得之成形物於1200~1650℃之燒結溫度燒結10~50小時而獲得燒結體。
燒結溫度較佳為1300~1600℃，更佳為1350~1550℃，進而佳為1400~1500℃。燒結時間較佳為12~40小時，更佳為13~30小時。
若燒結溫度為1200℃以上，燒結時間為10小時以上，則可製成不易於靶內部形成氧化鋅或氧化鎂且不易引起異常放電之靶。另一方面，若燒結溫度為1650℃以下，燒結時間為50小時以下，則可抑制由明顯之晶粒成長所導致的平均晶體粒徑之增大或粗大空孔之產生等，不易引起燒結體強度之降低或異常放電。
另外，於使成形體升溫至上述燒結溫度之過程中，300~500℃之溫度範圍內之平均升溫速度為2℃/分鐘鐘以下(較佳為0.05~1℃/分 鐘，更佳為0.05~0.5℃/分鐘)。
氧化鎂具有吸濕性且於300℃以上引起脫水反應。藉由將300~500℃之溫度範圍內之平均升溫速度設為2℃/分鐘鐘以下，可製成能防止引起急遽之脫水反應且不易產生孔之靶。
作為本發明中所使用之燒結方法，除常壓燒結法以外，亦可採用熱壓、氧加壓、熱均壓加壓等加壓燒結法。其中，就製造成本之降低、大量生產之可能性、可容易地製造大型燒結體等觀點而言，較佳為採用常壓燒結法。
常壓燒結法係於大氣環境或氧化性氣體環境、較佳為氧化性氣體環境下對成形體進行燒結。所謂氧化性氣體環境，較佳為氧氣環境。氧氣環境較佳為氧氣濃度為例如10~100體積%之環境。於本發明之濺鍍靶之製造方法中，可藉由在升溫過程中導入氧氣環境而進一步提高燒結體密度。
為了使上述燒結步驟中所獲得之燒結體之體電阻於靶整體中均勻化，亦可視需要設置還原步驟。
作為還原方法，例如可列舉利用還原性氣體之方法、或者利用真空煅燒或惰性氣體之還原等。於為利用還原性氣體之還原處理之情形時，可使用氫氣、甲烷、一氧化碳、或該等氣體與氧氣之混合氣體等。於為藉由於惰性氣體中進行煅燒之還原處理之情形時，可使用氮氣、氬氣、或該等氣體與氧氣之混合氣體等。
還原處理時之溫度通常為100~800℃，較佳為200~800℃。另外，還原處理之時間通常為0.01~10小時，較佳為0.05~5小時。
若總結以上，則例如可藉由如下方式獲得燒結體：於包含氧化銦粉末、氧化錫粉末、氧化鋅粉末及氧化鎂粉末之混合粉末之原料粉末中調配水系溶劑，將所獲得之漿料混合12小時以上，其後進行固液分離‧乾燥‧造粒，繼而，將該造粒物加入至模框中而進行成形，其 後，於氧氣環境中、將300~500℃之溫度範圍內之升溫速度設為2℃/分鐘鐘以下、在1200~1650℃下將所獲得之成形物煅燒10~50小時。
可藉由對上述中所獲得之燒結體進行加工而製成本發明之濺鍍靶。具體而言，可藉由將燒結體切削加工成適合向濺鍍裝置上安裝之形狀而製成濺鍍靶材，藉由將該靶材接著於襯板上而製成濺鍍靶。
為了將燒結體製成靶材，利用例如平面磨削盤對燒結體進行削刮而製成表面粗糙度Ra為0.5μm以下之素材。此處，亦可進而對靶材之濺鍍面進行鏡面加工而使平均表面粗糙度Ra成為1000埃以下。
鏡面加工(研磨)可利用機械研磨、化學研磨、機械化學研磨(機械研磨與化學研磨之併用)等公知之研磨技術。例如可藉由利用固定研磨粒拋光儀(拋光液：水)拋光成#2000以上、或利用游離研磨粒拋光(研磨材料：SiC膏等)進行摩擦後將研磨材料變更為金剛石膏進行研磨而獲得。上述研磨方法並無特別限定。
靶材之表面較佳為利用200~10，000號金剛石磨輪進行最後加工，尤佳為利用400~5，000號金剛石磨輪進行最後加工。若使用大於200號且小於10，000號之金剛石磨輪，靶材變得不易破裂。
較佳為靶材之表面粗糙度Ra為0.5μm以下且具備無方向性之研磨面。若Ra為0.5μm以下且於研磨面無方向性，則不易引起異常放電或產生微粒。
其次，對所獲得之靶材進行淨化處理。淨化處理可使用鼓風或流水清洗等。於利用鼓風去除異物時，若利用集塵機自噴嘴之對向側進行吸氣，則可更有效地去除。
再者，以上之鼓風或流水清洗存在極限，因此亦可進一步進行超音波清洗等。對於該超音波清洗，較為有效的是於頻率25~300kHz之間以多重振動方式進行之方法。例如較佳為於頻率25~300kHz之間以每25kHz使12種頻率多重振動之方式進行超音波清洗。
靶材之厚度通常為2~20mm，較佳為3~12mm，尤佳為4~6mm。
可藉由將如上所述般獲得之靶材接合於襯板上而獲得濺鍍靶。另外，亦可將複數之靶材安裝於1個襯板上而製成實質上為1個之靶。
本發明之氧化物半導體薄膜係藉由使用上述所說明之本發明之濺鍍靶並利用濺鍍法進行成膜而獲得。
本發明之氧化物半導體薄膜包含銦、錫、鋅、鎂、氧，通常原子比係如(1)~(4)般：0.05≦In/(In+Sn+Zn+Mg)≦0.70 (1)
0.015≦Sn/(In+Sn+Zn+Mg)≦0.35 (2)
0.01≦Zn/(In+Sn+Zn+Mg)≦0.90 (3)
0.01≦Mg/(In+Sn+Zn+Mg)≦0.30 (4)
(式中，In、Sn、Zn及Mg分別表示氧化物半導體薄膜中之各元素之原子比)。
上述式(1)中，若In元素之量為0.05以上，則於將成膜之膜應用於TFT之通道層時移動度容易提昇。另一方面，若In元素之量為0.70以下，則於將成膜之膜應用於TFT之通道層時，不易成為常導通之特性，作為TFT容易顯示良好之特性。
上述式(2)中，若Sn元素之量為0.01以上，則所獲得之薄膜相對於濕式蝕刻之溶解速度不會過快而容易進行濕式蝕刻。另一方面，若Sn元素之量為0.35以下，則即便於濕式蝕刻後，殘渣亦不易殘存。
上述式(3)中，若Zn元素之量為0.01以上，則所獲得之膜作為非晶質膜而變得容易穩定。另一方面，若Zn元素之量為0.90以下，則所獲得之薄膜相對於濕式蝕刻之溶解速度不會過快而容易進行濕式蝕刻。
上述式(4)中，若Mg元素之量為0.01以上，則膜中之載子濃度不 會變得過高，可防止TFT特性成為常導通。另一方面，若Mg元素之量為0.30以下，則移動度不易降低。
本發明之濺鍍靶具有較高之導電性，因此可使用成膜速度較快之DC濺鍍法。
本發明之濺鍍靶除應用於上述DC濺鍍法以外，亦可應用於RF(Radio Frequency，射頻)濺鍍法、AC(Alternating Current，交流)濺鍍法、脈衝DC濺鍍法，可進行無異常放電之濺鍍。
氧化物半導體薄膜亦可使用上述濺鍍靶並利用蒸鍍法、離子鍍著法、脈衝雷射蒸鍍法等而製作。
作為濺鍍氣體(環境)，可使用氬氣等稀有氣體與氧化性氣體之混合氣體。所謂氧化性氣體，可列舉O2、CO2、O3、水蒸氣(H2O)、N2O等。濺鍍氣體較佳為含有稀有氣體與選自水蒸氣、氧氣及一氧化二氮氣體中之一種以上的混合氣體，更佳為至少含有稀有氣體與水蒸氣之混合氣體。
氧化物半導體薄膜之載子濃度通常為1019cm-3以下，較佳為1013~1018cm-3，進而佳為1014~1018cm-3，尤佳為1015~1018cm-3。
若氧化物層之載子濃度為1019cm-3以下，則於構成薄膜電晶體等元件時，可防止漏電之產生或TFT特性成為常導通。進而，若載子濃度為1013cm-3以上，則容易作為TFT顯示良好之特性。
氧化物半導體薄膜之載子濃度可藉由霍爾效應測定方法而測定。
濺鍍成膜時之氧分壓比較佳為設為0.1%~30%。於氧分壓比為30%以上之條件下製作之薄膜有載子濃度大幅降低而載子濃度成為未達1013cm-3之虞。
更佳為0.1%~20%。
本發明之氧化物薄膜堆積時之濺鍍氣體(環境)所含之水蒸氣(水 分子)之分壓比、即[水蒸氣(H2O)]/([水蒸氣(H2O)]+[稀有氣體]+[其他氣體分子])較佳為0.1~25%。
另外，若水之分壓比為25%以下，則可防止膜密度之降低，In於5 s軌道上之重複不會變小，因此移動度不易降低。濺鍍時之環境中之水之分壓比更佳為0.7~13%，尤佳為1~6%。
利用濺鍍進行成膜時之基板溫度較佳為25~120℃，進而佳為25~100℃，尤佳為25~90℃。若成膜時之基板溫度為120℃以下，則成膜時導入之氧氣等之吸收不易減少，即便於加熱後，薄膜之載子濃度亦容易成為1019cm-3以下。另外，若成膜時之基板溫度高於25℃，則薄膜之膜密度提昇，TFT之移動度不易降低。
較佳為使由濺鍍所獲得之氧化物薄膜進而於150~500℃保持15分鐘~5小時而實施退火處理。成膜後之退火處理溫度更佳為200℃以上450℃以下，進而佳為250℃以上350℃以下。藉由實施上述退火而獲得半導體特性。
另外，加熱時之環境並無特別限定，就載子控制性之觀點而言，較佳為大氣環境、氧氣流通環境。
於氧化物薄膜之後處理退火步驟中，可於氧氣之存在下或不存在下使用燈退火裝置、雷射退火裝置、熱電漿裝置、熱風加熱裝置、接觸加熱裝置等。
濺鍍時之靶與基板之間的距離相對於基板之成膜面而於垂直方向上較佳為1~15cm，進而佳為2~8cm。若該距離為1cm以上，則到達基板之靶構成元素之粒子之運動能量不會過度變大，故而不易引起膜厚或電氣特性之面內分佈。另一方面，若靶與基板之間隔為15cm以下，則到達基板之靶構成元素之粒子之運動能量不會過度變小，膜密度不易降低，容易獲得良好之半導體特性。
氧化物薄膜之成膜較理想為於磁場強度為300~1500高斯之環境 下進行濺鍍。若磁場強度為300高斯以上，則可提高電漿密度，故而即便為高電阻濺鍍靶，亦可無問題地進行濺鍍。另一方面，若為1500高斯以下，則容易控制膜厚及膜中之電氣特性。
氣體環境之壓力(濺鍍壓力)只要為電漿可穩定地放電之範圍，則並無特別限定，較佳為0.1~3.0Pa，進而佳為0.1~1.5Pa，尤佳為0.1~1.0Pa。若濺鍍壓力為3.0Pa以下，則可延長濺鍍粒子之平均自由步驟，容易提昇薄膜之密度。另外，若濺鍍壓力為0.1Pa以上，則容易防止成膜時於膜中生成微晶體。再者，所謂濺鍍壓力，係指導入氬氣等稀有氣體、水蒸氣、氧氣等後之濺鍍開始時之系統內總壓。
另外，亦可利用如下交流濺鍍進行氧化物半導體薄膜之成膜。
將基板依序搬送至與隔開特定間隔並排設置於真空腔室內之3片以上的靶對向之位置，自交流電源對於各靶交替施加負電位及正電位，於靶上產生電漿而於基板表面上成膜。
此時，分支而於連接之2片以上之靶間一面進行施加電位之靶的切換一面進行源自交流電源之輸出之至少1者。即，將來自上述交流電源之輸出之至少1者分支地連接於2片以上之靶上，一面對鄰接之靶施加不同之電位一面進行成膜。
再者，於利用交流濺鍍使氧化物半導體薄膜成膜之情形時，例如亦較佳為於含有稀有氣體與選自水蒸氣、氧氣及一氧化二氮氣體中之一種以上的混合氣體之環境下進行濺鍍，尤佳為於至少含有稀有氣體與水蒸氣之混合氣體之環境下進行濺鍍。
於利用AC濺鍍進行成膜之情形時，獲得工業上大面積均勻性優異之氧化物層，並且可期待靶之利用效率之提昇。
另外，於1邊超過1m之大面積基板上進行濺鍍成膜之情形時，例如較佳為使用如日本專利特開2005-290550號公報記載之大面積生產用AC濺鍍裝置。
日本專利特開2005-290550號公報記載之AC濺鍍裝置具體而言具有真空槽、配置於真空槽內部之基板固持器、及配置於與該基板固持器對向之位置之濺鍍源。於圖4中表示AC濺鍍裝置之濺鍍源之主要部分。濺鍍源具有複數之濺鍍部，分別具有板狀之靶31a~31f，若將各靶31a~3tf之濺鍍之面設為濺鍍面，則以濺鍍面位於相同平面上之方式配置各濺鍍部。各靶31a~31f係形成為具有長度方向之細長形狀，各靶為同一形狀，濺鍍面之長度方向之邊緣部分(側面)相互隔開特定間隔而平行地配置。因此，鄰接之靶31a~31f之側面變得平行。
於真空槽之外部配置有交流電源17a~17c，於各交流電源17a~17c之二個端子中，一端子與鄰接之二個電極中之一電極連接，另一端子與另一電極連接。各交流電源17a~17c之2個端子輸出正負不同之極性之電壓，以與電極密接之方式安裝有靶31a~31f，因此對於鄰接之2個靶31a~31f，自交流電源17a~17c施加相互不同之極性之交流電壓。因此，成為相互鄰接之靶31a~31f中之一者位於正電位時另一者位於負電位之狀態。
所謂電極之靶31a~31f，係指於相反側之面配置有磁場形成機構40a~40f。各磁場形成機構40a~40f分別具有外周之大小與靶31a~31f之外周大致相等的細長之環狀磁石、及長度短於環狀磁石之較短之棒狀磁石。
各環狀磁石係相對於靶31a~31f之長度方向而平行地配置於對應之1個靶31a~31f之正背側位置。
如上所述，靶31a~31f係隔開特定間隔而平行配置，因此環狀磁石亦隔開與靶31a~31f相同之間隔而配置。
於AC濺鍍中使用氧化物靶之情形時之交流功率密度較佳為3W/cm2以上且20W/cm2以下。若功率密度為3W/cm2以上，則可加快成膜速度，於生產上較為經濟。若為20W/cm2以下，則可防止靶破 損。更佳之功率密度為3W/cm2~15W/cm2。
AC濺鍍之頻率較佳為10kHz~1MHz之範圍。藉由超過10kHz，不易產生噪音之問題。若不超過1MHz，則可防止電漿過度擴展並於所需之靶位置以外進行濺鍍而損害均勻性。更佳之AC濺鍍之頻率為20kHz~500kHz。
上述以外之濺鍍時之條件等只要根據如上所述者而適當選擇即可。
本發明氧化物半導體薄膜不溶於磷酸系蝕刻液，且可溶於草酸系蝕刻液。如此，對於蝕刻液具有選擇性，藉此可利用草酸系蝕刻進行氧化物薄膜之蝕刻，進而，可使用磷酸系蝕刻液使形成於該氧化物薄膜上之電極圖案化。
較佳為利用上述磷酸系蝕刻液之於35℃之蝕刻速度為10nm/分鐘以下，且藉由上述草酸系蝕刻液之35℃下之蝕刻速度為20nm/分鐘以上。藉由蝕刻速度於上述範圍內，可發揮蝕刻液之選擇性，可利用後通道蝕刻製作TFT。
作為草酸系蝕刻液，可列舉ITO-06N(關東化學股份有限公司製造)。較佳為含有草酸0.5~10wt%者。但是，除草酸以外，亦可含有丙二酸或琥珀酸、乙酸等羧酸或其他酸，並非必需含有草酸。
作為磷酸系蝕刻液，例如可列舉包含磷酸、乙酸、硝酸之PAN(Polyacrylonitrile，聚丙烯腈)系蝕刻液。PAN系蝕刻液較佳為於磷酸45~95wt%、乙酸3~50wt%、硝酸0.5~5wt%之範圍內者。
本發明之氧化物半導體薄膜可用於薄膜電晶體，尤其是可較佳地用作通道層。
本發明之薄膜電晶體只要具有上述所說明之本發明之氧化半導體薄膜作為通道層，則其元件構成並無特別限定，可採用公知之各種元件構成。
本發明之薄膜電晶體中之通道層之膜厚通常為10~300nm，較佳為20~250nm，更佳為30~200nm，進而佳為35~120nm，尤佳為40~80nm。若通道層之膜厚為10nm以上，則可降低大面積地成膜時之膜厚之不均勻性，可防止所製作之TFT之特性於面內變得不均勻。另一方面，若膜厚為300nm以下，則成膜時間不會過度延長，於工業上變得有利。
本發明之薄膜電晶體中之通道層通常用於N型區域，亦可與P型Si系半導體、P型氧化物半導體、P型有機半導體等各種P型半導體組合而用於PN接合型電晶體等各種半導體裝置。
本發明之薄膜電晶體之場效移動度較佳為10cm2/Vs以上，更佳為11cm2/Vs以上。
本發明之薄膜電晶體較佳為於上述通道層上具備保護膜。本發明之薄膜電晶體中之保護膜較佳為至少含有SiNx。SiNx由於與SiO2相比可形成更細密之膜，故而具有TFT之劣化抑制效果較高之優點。
再者，x為任意數，SiNx之化學計量比亦可不固定。
保護膜除包含SiNx以外，例如亦可包含SiO2、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、HfO2、CaHfO3、PbTiO3、BaTa2O6、Sm2O3、SrTiO3或AlN等氧化物等。
本發明之含有銦元素(In)錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)之氧化物半導體薄膜由於含有Mg元素，故而CVD(Chemical Vapor Deposition，化學氧相成長)製程之耐還原性提昇，不易藉由製作保護膜之製程而使後通道側還原，可使用SiNx作為保護膜。
於形成保護膜前，較佳為對於通道層實施臭氧處理、氧電漿處理、二氧化氮電漿處理或一氧化二氮電漿處理。若上述處理於形成通道層後且形成保護膜前，則可以任一時序進行，但較理想為於即將形 成保護膜前進行。藉由進行上述前處理，可抑制通道層中之氧缺陷之產生。
另外，若氧化物半導體膜中之氫於TFT驅動中擴散，則有引起閾值電壓之漂移而降低TFT之可靠性之虞。藉由對通道層實施臭氧處理、氧電漿處理或一氧化二氮電漿處理，可於薄膜結構中使In-OH之鍵結穩定化而抑制氧化物半導體膜中之氫之擴散。
薄膜電晶體通常具備基板、閘極電極、閘極絕緣層、有機半導體層(通道層)、源極電極及汲極電極。通道層係如上所述，基板可使用公知之材料。
形成本發明之薄膜電晶體中之閘極絕緣膜之材料亦無特別限定，可任意地選擇通常使用之材料。具體而言，例如可使用SiO2、SiNx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、HfO2、CaHfO3、PbTiO3、BaTa2O6、SrTiO3、Sm2O3或AlN等化合物。該等之中，較佳為SiO2、SiNx、Al2O3、Y2O3、HfO2、CaHfO3，更佳為SiO2、SiNx、HfO2、Al2O3。
閘極絕緣膜例如可藉由電漿CVD(Chemical VaPor Deposttion：化學氣相成長)法而形成。
於利用電漿CVD法形成閘極絕緣膜並使通道層於其上成膜之情形時，有閘極絕緣膜中之氫擴散至通道層而導致通道層之膜質降低或TFT之可靠性降低之虞。為了防止通道層之膜質降低或TFT之可靠性降低，較佳為於使通道層成膜前對閘極絕緣膜實施臭氧處理、氧電漿處理、二氧化氮電漿處理或一氧化二氮電漿處理。藉由進行上述前處理，可防止通道層之膜質之降低或TFT之可靠性降低。
再者，上述之氧化物之氧數並非必需與化學計量比一致，例如可為SiO2，亦可為SiOx。
閘極絕緣膜亦可為積層有包含不同材料之2層以上之絕緣膜之結 構。另外，閘極絕緣膜可為晶質、多晶質、非晶質之任一者，但較佳為工業上容易製造之多晶質或非晶質。
形成本發明之薄膜電晶體中之汲極電極、源極電極及閘極電極之各電極的材料並無特別限定，可任意地選擇通常使用之材料。例如可使用銦錫氧化物(ITO)、銦鋅氧化物、ZnO、SnO2等之透明電極、或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、Ta等之金屬電極、或包含該等之合金之金屬電極。
本發明之薄膜電晶體可利用氧化物薄膜之蝕刻液選擇性，不於作為活性層之氧化物薄膜上形成蝕刻終止層，而藉由後通道蝕刻而製作。
關於將IGZO系等通常之氧化物半導體薄膜用於活性層之薄膜電晶體，就對電極進行蝕刻時之蝕刻液而言，亦可對氧化物半導體薄膜進行蝕刻，故而必需形成用以於氧化物半導體薄膜上防止蝕刻之例如SiOx等之蝕刻終止層。因包括形成蝕刻終止層之步驟而降低了生產性。
但是，本發明之氧化物半導體薄膜藉由於製作薄膜電晶體時適當地選擇使半導體薄膜與電極圖案化時之蝕刻液，可不形成蝕刻終止層即能完成，故而生產性提昇。
即，使用本發明之氧化物半導體薄膜作為半導體活性層之薄膜電晶體可藉由包括如下步驟之製造方法而製造，該步驟係不於半導體薄膜上積層蝕刻終止層，而使用不同蝕刻液使半導體薄膜與電極圖案化，於使電極圖案化時使蝕刻液直接與半導體薄膜接觸。
具體而言，於使氧化物半導體薄膜圖案化時，使用草酸系蝕刻液等可進行蝕刻之溶液，另一方面，於使電極圖案化時，使用可對銦鋅氧化物、ZnO、SnO2等透明導電氧化物、或Al、Ag、Cu、Cr、Ni、Mo、Ti、Ta等金屬、或者包含該等之合金等電極材料進行蝕刻 且不易對氧化物半導體薄膜進行蝕刻的例如磷酸系蝕刻，藉此即便電極之蝕刻液直接與半導體薄膜接觸，亦不會對半導體薄膜進行蝕刻，故而無需形成蝕刻終止層。
汲極電極、源極電極及閘極電極之各電極亦可形成為積層有不同之2層以上之導電層的多層結構。尤其是源極‧汲極電極由於對低電阻配線之要求較強，故而亦可利用Ti或Mo等密接性優異之金屬對Al或Cu等良導體進行夾層而使用。
本發明之薄膜電晶體亦可用於場效型電晶體、邏輯電路、記憶體電路、差動放大電路等各種積體電路。進而，除場效型電晶體以外，亦可用於靜電感應型電晶體、肖特基能障型電晶體、肖特基二極體、電阻元件。
本發明之薄膜電晶體之構成可無限制地採用底部閘極、底部接觸、頂部接觸等公知之構成。
尤其是底部閘極構成可獲得與非晶矽或ZnO之薄膜電晶體相比較高之性能，因此較為有利。底部閘極構成容易減少製造時之掩膜片數，且容易降低大型顯示器等用途之製造成本，故而較佳。
本發明之薄膜電晶體可較佳地用於顯示裝置。
作為大面積顯示器用途，尤佳為溝道蝕刻型底部閘極構成之薄膜電晶體。溝道蝕刻型底部閘極構成之薄膜電晶體係光微影步驟時之光罩之數量較少，可以低成本製造顯示器用面板。其中，溝道蝕刻型之底部閘極構成及頂部接觸構成之薄膜電晶體由於移動度等特性良好且易於工業化，故而尤其較佳。
實施例 實施例1~3
[燒結體之製造]
作為原料粉體，使用下述氧化物粉末。再者，氧化物粉末之平 均粒徑係利用雷射折射式粒度分佈測定裝置SALD-300V(島津製作所製造)進行測定，平均粒徑係採用中值徑D50。
氧化銦粉末：平均粒徑0.98μm
氧化錫粉：平均粒徑0.96μm
氧化鋅粉末：平均粒徑0.98μm
氧化鎂粉：平均粒徑0.98μm
以成為表1所示之原子比(百分率)之方式秤量上述粉體，均勻地微粉碎混合後，添加成形用黏合劑而進行造粒。其次，將該原料顆粒均勻地填充於模具中，利用冷壓機以加壓壓力140MPa進行加壓成形。
對以此種方式獲得之成形體進行燒結。首先，將成形體載置於燒結爐內，以該燒結爐內之每0.1m3容積為5升/分之比率流入氧氣。於該環境中，在表1所記載之條件(300~500℃之升溫速度、燒結保持溫度、燒結時間)下進行燒結。再者，500℃~100℃之升溫速度係設為0.5℃/分鐘，自800℃至燒結保持溫度之升溫速度係設為1℃/分鐘。
根據藉由阿基米德法測得之實測密度及理論密度而算出所獲得之燒結體之相對密度。關於實施例1~3之燒結體，確認相對密度為97%以上。
另外，使用電阻率計(三菱化學股份有限公司製造、Loresta)並基於四探針法(JIS R 1637)而測定所獲得之燒結體之體比電阻(導電性)。將結果示於表1。如表1所示，實施例1~3之燒結體之體比電阻為10mΩcm以下。
[燒結體之分析]
對於所獲得之燒結體進行ICP-AES分析，確認為表1所示之原子比。
另外，對於所獲得之燒結體，利用X射線折射測定裝置(XRD)檢 查晶體結構。XRD之測定條件如下所述。
‧裝置：Rigaku股份有限公司製造之Ultima-III
‧X射線：Cu-Kα射線(波長1.5406Å、利用石墨單色器使其單色化)
‧2θ-θ反射法、連續掃描(1.0°/分)
‧取樣間隔：0.02°
‧狹縫DS、SS：2/3°、RS：0.6mm
將實施例1~3中所獲得之燒結體之X射線折射圖表示於圖1~3。對圖表進行分析，結果於實施例1之燒結體中觀測到In2Zn4O7之同源結構與Zn2SnO4之尖晶石結構。
晶體結構可藉由JCPDS卡或ICSD而確認。
In2Zn4O7之同源結構為ICSD#162451，Zn2SnO4之尖晶石結構為JCPDS卡No.24-1470。
關於實施例2~3，亦如表1所示觀測到In2O3(ZnO)m之同源結構與Zn2SnO4之尖晶石結構。
於實施例2~3中，In2Zn7O10之同源結構為ICSD#162453，In2Zn3O6之同源結構為ICSD#162450，Zn2SnO4之尖晶石結構為JCPDS卡No.24-1470。
[濺鍍靶之製造]
利用平面磨削盤對實施例1~3中所獲得之燒結體之表面進行削刮，使用金剛石切割器將側邊切斷並貼合於襯板上，分別製作直徑4英吋之濺鍍靶。
另外，分別製作用於AC濺鍍成膜之寬度200mm、長度1700mm、厚度10mm之6片靶。
[有無異常放電之確認]
將所獲得之直徑4英吋之濺鍍靶安裝於DC濺鍍裝置中，作為環 境，使用於氬氣中以2%之分壓比添加有水蒸氣之混合氣體，於濺鍍壓力0.4Pa、將基板溫度設為室溫、DC輸出400W之條件下進行10kWh連續濺鍍。將濺鍍中之電壓變動儲存於資料記錄器中，確認有無異常放電。將結果示於表1。
再者，上述有無異常放電係藉由觀察電壓變動並檢測異常放電而確認。具體而言，將5分鐘之測定時間中所產生之電壓變動為濺鍍運轉過程中之恆定電壓的10%以上之情形設為異常放電。尤其是於濺鍍運轉過程中之恆定電壓於0.1秒鐘內變動±10%之情形時，有產生濺鍍放電之異常放電即微電弧，元件之良率降低，不適於量產化之虞。
[是否產生結核之確認]
另外，使用所獲得之直徑4英吋之濺鍍靶，作為環境，使用於氬氣中以3%之分壓比添加有氫氣之混合氣體，連續進行40小時濺鍍，確認是否產生結核。
其結果，於實施例1~3之濺鍍靶表面未觀測到結核。
再者，濺鍍條件係設為濺鍍壓0.4Pa、DC輸出100W，基板溫度係設為室溫。為了促進結核之產生而於環境氣體中添加氫氣。
結核係採用如下方法：該方法係於圓形濺鍍靶之中心點(1個部位)、及於該中心點正交之2條中心線上之中心點與周緣部的中間點(4個部位)之合計5個部位，利用實體顯微鏡放大至50倍而觀察濺鍍後之靶表面之變化，對於9mm2視野中產生之長徑20μm以上的結核測定數平均。將所產生之結核數示於表1。
比較例1~2
以表1所示之原子比(百分率)將原料粉末混合，以與實施例1相同之方式製造燒結體及濺鍍靶並進行評價。將結果示於表1。
於比較例1、2中，未同時觀測到In2O3(ZnO)m之同源結構與Zn2SnO4之尖晶石結構。
MgIn2O4之尖晶石結構對應於ICSD#24992，MgO之石鹽型結構對應於JCPDS卡No.45-0946，SnO2之金紅石型結構對應於JCPDS卡No.00-1024。
比較例1、2係密度為90%以下而為低密度。可認為其原因在於，300℃~500℃下之升溫速度為2.5℃/分鐘以上而較快，故而MgO所吸濕之水分快速地脫離，生成多個孔。
於比較例1之濺鍍靶中，濺鍍時產生異常放電，於靶表面觀測到結核。比較例2係電阻較高而無法放電。
實施例4~6
[氧化物半導體薄膜之製造]
於磁控濺鍍裝置上安裝實施例1~3中所製作之表2所示之組成的4英吋靶，作為基板，分別安裝載玻片(康寧公司製造之#1737)。藉由DC磁控濺鍍法而使膜厚50nm之非晶質膜於載玻片上成膜。成膜時，以表2所示之分壓比(%)導入氬氣、氧氣及水蒸氣。
濺鍍條件如下所述。
‧基板溫度：25℃(其中，實施例6為100℃)
‧到達壓力：8.5×10-5Pa
‧環境氣體：氬氣、氧氣、水蒸氣(分壓比參照表2)
‧濺鍍壓力(總壓)：0.4Pa
‧投入電力：DC100W
‧S(基板)-T(靶)距離：70mm
對於玻璃基板上成膜之薄膜，利用X射線折射(XRD)測定裝置(Rigaku製造之Ultima-III)檢查晶體結構。
於實施例4~6中，確認於薄膜堆積後未觀測到折射峰而為非晶質。
XRD之測定條件如下所述。
‧裝置：Rigaku股份有限公司製造之Ultima-III
‧X射線：Cu-Kα射線(波長1.5406Å、利用石墨單色器使其單色化)
‧2θ-θ反射法、連續掃描(1.0°/分)
‧取樣間隔：0.02°
‧狹縫DS、SS：2/3°、RS：0.6mm
其次，於大氣中、在表2所示之退火溫度下、於退火時間內，對形成有非晶質膜之基板進行加熱而形成氧化物半導體膜。使用於該玻 璃基板上成膜之基板作為霍爾效應測定用元件，設置於Resi Test8300型(東陽技術公司製造)上而於室溫下評價霍爾效應。
另外，藉由ICP-AES分析而確認氧化物半導體薄膜所含之各元素之原子比與濺鍍靶相同。
[薄膜電晶體之製造]
作為基板，使用附有膜厚100nm之熱氧化膜之導電性矽基板。熱氧化膜作為閘極絕緣膜發揮功能，導電性矽部作為閘極電極發揮功能。
於閘極絕緣膜上進行濺鍍成膜而製作膜厚50nm之非晶質薄膜。使用OFPR#800(東京應化工業股份有限公司製造)作為抗蝕劑而進行塗佈、預烤(80℃、5分)、曝光。顯像後進行後烘烤(120℃、5分)並利用草酸進行蝕刻而按照所需之形狀圖案化。其後，於熱風加熱爐內、在表2所示之退火溫度下、於退火時間內進行加熱處理(退火處理)。
其後，根據剝離法，利用濺鍍成膜使Mo(100nm)成膜，使源極/汲極電極按照所需之形狀圖案化。進而，作為形成保護膜之前階段之處理，對氧化物半導體膜實施一氧化二氮電漿處理。其後，利用電漿CVD法(PECVD)使SiOx成膜而形成保護膜。使用氟酸對接觸孔進行開口而製作薄膜電晶體。
[蝕刻速度之評價]
使用除將非晶質膜之膜厚設為100nm以外於相同之條件下進行成膜之實施例4~6之氧化物半導體薄膜評價蝕刻速度。
將作為草酸系蝕刻液之ITO-06N(關東化學股份有限公司)設為35℃並浸漬氧化物半導體薄膜，根據浸漬時間及浸漬前後之膜厚而算出蝕刻速度。
另外，將作為磷酸系蝕刻液之PAN蝕刻液(磷酸91.4wt%、硝酸3.3wt%、乙酸5.3wt%)設為35℃並浸漬氧化物半導體薄膜，根據浸漬 時間及浸漬前後之膜厚而算出蝕刻速度。
[薄膜電晶體之評價]
對於實施例4~6中所製作之薄膜電晶體，評價場效移動度(μ)、S值及閾值電壓(Vth)。該等之特性值係使用半導體參數分析儀(Keithley Instruments股份有限公司製造之4200SCS)於室溫、遮光環境下(屏蔽盒)進行測定。Vth係設為汲極電流(Id)為1nA時之閘極電壓(Vg)。
另外，對於所製造之電晶體，將汲極電壓(Vd)設為5V並將閘極電壓(Vg)設為-15~25V而評價傳遞特性。將結果示於表2。再者，場效移動度(μ)係根據線形移動度而算出，以Vg-μ之最大值進行定義。
其次，對於實施例4~6之TFT進行DC偏壓應力試驗。於表2中表示施加Vg=15V、Vd=15V之DC應力(應力溫度80℃下)10000秒前後的Vth之變化量△Vth。關於本發明之TFT，已知閾值電壓之變動非常小，不易受DC應力之影響。
比較例3
除使用比較例1中所製作之4英吋靶以外，以與實施例4相同之方式製作氧化物半導體薄膜及薄膜電晶體並進行評價。將成膜條件、退火條件及結果示於表2。
如表2所示，可知比較例3之元件係場效移動度未達10cm2/Vs，與實施例4~6相比大幅降低。
另外，對比較例3之TFT進行DC偏壓應力試驗。於表2中表示施加Vg=15V、Vd=15V之DC應力(應力溫度80℃下)10000秒前後的Vth之變化量△Vth。
實施例7~9
使用日本專利特開2005-290550號公報中所揭示之成膜裝置，對實施例1~3中所製作之表3所示之組成的4英吋靶進行AC濺鍍而製作薄膜電晶體。成膜條件、非晶質膜之加熱(退火)條件係如表3所示。除利用乾式蝕刻進行源極‧汲極圖案化以外，以與實施例4相同之方式製作薄膜電晶體並進行評價。將結果示於表3。
另外，藉由ICP-AES分析而確認氧化物薄膜所含之各元素之原子比與濺鍍靶相同。
使用圖4所示之裝置進行AC濺鍍。
如圖4所示般以各自之長度方向平行之方式按照2mm之間隔配置實施例1~3中所製作之寬度200mm、長度1700mm、厚度10mm之6片靶31a~31f。磁場形成機構40a~40f之寬度與靶31a~31f相同而為200mm。自氣體供給系統將作為濺鍍氣體之Ar及水蒸氣及/或O2分別 導入至系統內。
例如於實施例7中，成膜環境係設為0.5Pa，交流電源之功率係設為3W/cm2(=10.2kW/3400cm2)，頻率係設為10kHz。
於以上之條件下成膜速度為54nm/分鐘而為高速，適合於量產。
比較例4
使用比較例1中所製作之寬度200mm、長度1700mm、厚度10mm之6片靶，將濺鍍條件變更為表3中所記載者，除此以外，以與實施例7相同之方式製作氧化物半導體薄膜及薄膜電晶體並進行評價。將結果示於表3。
如表3所示，可知比較例4之元件係場移動度未達10cm2/Vs，與實施例7~9相比，場效移動度大幅降低。
實施例10~12
除使用利用PAN(磷酸91.4wt%、硝酸3.3wt%、乙酸5.3wt%)蝕刻液之後通道蝕刻進行Mo之圖案化以外，於與實施例4~6相同之條件下製作TFT，將該TFT特性之結果示於表4。
可知藉由後通道蝕刻，亦可獲得良好之TFT特性。
[產業上之可利用性]
本發明之濺鍍靶可用於氧化物半導體或透明導電膜等氧化物薄膜之製作。另外，本發明之氧化物薄膜可用於透明電極、薄膜電晶體之半導體層、氧化物薄膜層等。
上述中對本發明之若干個實施形態及/或實施例進行了詳細地說明，業者容易於不偏離本發明之新穎之教示及效果之情況下對作為該等例示之實施形態及/或實施例進行多種變更。因此，該等多種變更包含於本發明之範圍內。
將成為本案之優先權之基礎之日本申請案說明書之內容全部引用於此。

Claims (19)

  1. 一種濺鍍靶，其包含含有銦元素(In)、錫元素(Sn)、鋅元素(Zn)及鎂元素(Mg)之氧化物，且包含以In2O3(ZnO)m(m為0.1~20)表示之同源結構化合物、及以Zn2SnO4表示之尖晶石結構化合物。
  2. 如請求項1之濺鍍靶，其中上述銦元素、錫元素、鋅元素及鎂元素之原子比滿足下述式(1)~(4)：0.05≦In/(In+Sn+Zn+Mg)≦0.70 (1) 0.01≦Sn/(In+Sn+Zn+Mg)≦0.35 (2) 0.01≦Zn/(In+Sn+Zn+Mg)≦0.90 (3) 0.01≦Mg/(In+Sn+Zn+Mg)≦0.30 (4)(式中，In、Sn、Zn及Mg分別表示濺鍍靶中之各元素之原子比)。
  3. 如請求項1或2之濺鍍靶，其中相對密度為97%以上，體比電阻為10mΩcm以下。
  4. 一種如請求項1至3中任一項之濺鍍靶之製造方法，其包括如下步驟：於300℃~500℃之溫度範圍內以2℃/分鐘鐘以下之升溫速度使成形體升溫，且以1200℃~1650℃保持10~50小時而對上述成形體進行燒結。
  5. 一種氧化物半導體薄膜，其係使用如請求項1至3中任一項之濺鍍靶且藉由濺鍍法進行成膜而成。
  6. 如請求項5之氧化物半導體薄膜，其不溶於磷酸系蝕刻液，且可溶於草酸系蝕刻液。
  7. 如請求項6之氧化物半導體薄膜，其中利用上述磷酸系蝕刻液之於35℃之蝕刻速度為10nm/分鐘以下，且利用上述草酸蝕刻液之於35℃之蝕刻速度為20nm/分鐘以上。
  8. 一種氧化物半導體薄膜之製造方法，其係於含有選自水蒸氣、氧氣及一氧化二氮氣體中之1種以上與稀有氣體之混合氣體之環境下，使用如請求項1至3中任一項之濺鍍靶藉濺鍍法進行成膜。
  9. 如請求項8之氧化物半導體薄膜之製造方法，其於至少含有水蒸氣及稀有氣體之混合氣體的環境下進行上述氧化物半導體薄膜之成膜。
  10. 如請求項8或9之氧化物半導體薄膜之製造方法，其中上述混合氣體中所含之水蒸氣之比率以分壓比計為0.1%~25%。
  11. 如請求項8之氧化物半導體薄膜之製造方法，其中上述混合氣體中所含之氧氣之比率以分壓比計為0.1%~30%。
  12. 如請求項8之氧化物半導體薄膜之製造方法，其中藉由如下濺鍍方法而進行上述氧化物半導體薄膜之成膜，該濺鍍方法係將基板依序搬送至與隔開特定間隔而並排設置於真空腔室內之3片以上之靶對向之位置，於自交流電源對上述各靶交替施加負電位及正電位之情形時，一面將來自上述交流電源之輸出之至少1者分支而於連接之2片以上之靶間進行施加電位之靶之切換，一面於靶上產生電漿而於基板表面成膜。
  13. 如請求項12之氧化物半導體薄膜之製造方法，其中上述交流電源之交流功率密度為3W/cm2以上且20W/cm2以下。
  14. 如請求項12或13之氧化物半導體薄膜之製造方法，其中上述交流電源之頻率為10kHz~1MHz。
  15. 一種薄膜電晶體，其具有如請求項5至7中任一項之氧化物半導體薄膜作為通道層。
  16. 如請求項15之薄膜電晶體，其中場效移動度為10cm2/Vs以上。
  17. 一種薄膜電晶體，其於如請求項5至7中任一項之氧化物半導體 薄膜上具有至少含有SiNx(x為任意數)之保護膜。
  18. 一種薄膜電晶體之製造方法，其係使用如請求項5至7中任一項之氧化物半導體薄膜作為半導體活性層之薄膜電晶體之製造方法，且包括如下步驟：不於上述半導體薄膜上積層蝕刻終止層，而使用不同之蝕刻液使上述半導體薄膜及電極圖案化，且於使電極圖案化時蝕刻液直接接觸於上述半導體薄膜。
  19. 一種顯示裝置，其具備如請求項15至17中任一項之薄膜電晶體。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017212363A1 (en) 2016-06-06 2017-12-14 Semiconductor Energy Laboratory Co., Ltd. Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus
US20200235247A1 (en) * 2017-08-01 2020-07-23 Idemitsu Kosan Co.,Ltd. Sputtering target, oxide semiconductor thin film, thin film transistor, and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010058533A1 (ja) * 2008-11-20 2010-05-27 出光興産株式会社 ＺｎＯ－ＳｎＯ２－Ｉｎ２Ｏ３系酸化物焼結体及び非晶質透明導電膜
WO2011132418A1 (ja) * 2010-04-22 2011-10-27 出光興産株式会社 成膜方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4994068B2 (ja) * 2006-08-09 2012-08-08 出光興産株式会社 酸化物導電性材料及びその製造方法
JP4835542B2 (ja) * 2007-08-23 2011-12-14 東ソー株式会社 導電性セラミックス焼結体の製造方法
CN103608310B (zh) * 2011-06-15 2016-02-03 住友电气工业株式会社 导电性氧化物及其制造方法以及氧化物半导体膜

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010058533A1 (ja) * 2008-11-20 2010-05-27 出光興産株式会社 ＺｎＯ－ＳｎＯ２－Ｉｎ２Ｏ３系酸化物焼結体及び非晶質透明導電膜
WO2011132418A1 (ja) * 2010-04-22 2011-10-27 出光興産株式会社 成膜方法

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