TWI605497B - 降低用於先進鰭式場效電晶體形成之介電層的ｋ値之方法 - Google Patents

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Description

降低用於先進鰭式場效電晶體形成之介電層的K值之方法
本文描述的實施例大體上關於在半導體元件中形成閘極(gate)的方法。更詳言之，本文描述的實施例關於用於減少先進鰭式場效電晶體(FinFET)形成過程中介電層之K值的方法。
對具更緻密電路的更小型電子元件方面的需求增加，而為了回應此增加的需求，已開發具三維(3D)結構的元件。此類元件的範例可包括具有導電性類似鰭的結構的FinFET，該等類似鰭的結構垂直地抬升於水平延伸的基板上方。習知的FinFET可形成於基板上，所述基板諸如半導體基板或絕緣體上覆矽。該基板可包括半導體基板以及配置於該半導體基板上的氧化物層。
根據對持續更小型化之元件的持續需求，減少的閘極節距(pitch)增加觸點至閘極與磊晶至閘極兩者的寄生電容，從而增加了整體的閘極電容。將傳統的電容元件(諸如 負重疊電容、溝道電容、接面電容、與內外邊緣電容)減至最小變得愈來愈具挑戰性。再者，閘極與觸點的臨界尺寸已以比閘極節距更慢的速度進行規模變動。於是，寄生的邊緣電容(觸點至閘極電容與磊晶至閘極電容)變成日益顯著的問題。
因此，此技術中需要用於減少FinFET結構中之寄生電容的方法。
一個實施例中，提供一種形成閘極的方法。該方法包括下述步驟：將一基板移送至電漿處理設備中，該基板具有3D結構，該3D結構包括閘極介電質結構，該閘極介電質結構配置成鄰近假閘極(dummy gate)結構。於該設備中，該閘極介電質結構之垂直定向部分可暴露至離子。可回應該3D結構的深寬比而選擇一或多個離子轟擊角。
另一實施例中，提供一種形成閘極的方法。該方法包括下述步驟：將一基板移送至電漿處理設備中，該基板具有3D結構，該3D結構包括閘極介電質結構，該閘極介電質結構配置成鄰近假閘極結構。可於該閘極介電質結構上形成阻障層。該阻障層可於該設備中沿著一或多個離子轟擊角暴露至離子，該離子轟擊角是回應該3D結構的深寬比而選擇。
尚有另一實施例中，提供一種形成閘極的方法。該方法包括下述步驟：將一基板移送至電漿處理設備中，該基板具有3D結構，該3D結構包括閘極介電質，該閘極介電質配置於一或多個鰭結構上。該閘極介電質可於該設備中暴露 至離子，且可回應該鰭結構的深寬比而選擇一或多個離子轟擊角。
100‧‧‧設備
101‧‧‧離子
102‧‧‧處理腔室
106‧‧‧源
108‧‧‧修飾元件
112、114‧‧‧絕緣體
113‧‧‧方向性元件
134‧‧‧平台
138‧‧‧基板
140‧‧‧電漿
141‧‧‧邊界
142‧‧‧電漿鞘
144‧‧‧溝槽
147‧‧‧側壁
150、151‧‧‧平面
169‧‧‧路徑
171‧‧‧路徑
188‧‧‧氣源
190‧‧‧偏壓源、控制器
192‧‧‧CPU
194‧‧‧記憶體
196‧‧‧支援電路
200‧‧‧特徵
201‧‧‧絕緣體材料
202‧‧‧基板
203‧‧‧鰭結構
204‧‧‧閘極
206‧‧‧閘極介電質
208‧‧‧第二區域
209‧‧‧路徑
210‧‧‧第一區域
211‧‧‧路徑
212‧‧‧側壁
213‧‧‧上表面
214‧‧‧材料
216‧‧‧底部區域
218‧‧‧頂部區域
220‧‧‧節距長度
222‧‧‧高度
302‧‧‧基板
310‧‧‧鰭結構
320‧‧‧絕緣層
332‧‧‧側壁
334‧‧‧頂部區域
336‧‧‧水平定向區域
350‧‧‧介電材料層
354‧‧‧區域
360‧‧‧阻障層
362‧‧‧離子
364‧‧‧入射離子
透過參考實施例(一些實施例繪示於附圖中)，可得到於上文中簡要總結的本案揭露內容之更特定的敘述，而可詳細瞭解本案揭露內容之前述特徵。然而，應注意附圖僅繪示本案揭露內容之典型實施例，因此不應被視為限制本案揭露內容之範疇，因為本案揭露內容可容許其他等效實施例。
第1圖繪示用於執行本文揭露之實施例的電漿處理設備之概略圖。
第2A圖至第2C圖是基板之部分剖面圖，繪示用於執行本文揭露之實施例的雙方向角離子轟擊製程。
第3A圖、第3B圖、及第3C圖是基板之部分剖面圖，繪示根據本文揭露之一個實施例的形成3D結構的程序。
第3B'圖是基板之部分剖面圖，繪示根據本文揭露之另一實施例的形成3D結構的程序。
第3B"圖是基板之部分剖面圖，繪示根據本文揭露之另外又一實施例的形成3D結構的程序。
為了助於瞭解，如可能則已使用相同的元件符號指定各圖共通的相同元件。應考量一個實施例中揭露的元件可有利地併入其他實施例而無需進一步記敘。
本文所述的實施例大體上關於用於形成閘極結構的方法，且更詳言之，關於形成具有減少之K值的閘極介電層。 閘極介電材料可藉由下述方式形成：將剛沉積的介電層暴露至能量充沛的離子，而形成低介電常數材料。閘極介電質的膜性質可藉由離子轟擊而調整，以減少K值。閘極介電質的離子轟擊可修飾閘極介電質之組成及/或結構，而不會超出受處理之材料的熱預算。具有低K值的閘極介電質可提供減少的寄生電容。
改善的閘極與閘極介電質特別有利於3D的FinFET結構，這將會於下文中更詳細地描述。可執行以減少閘極介電材料之K值的製程可包括諸如He、H、或Ne之物種的輕離子佈植、以碳及/或硼為基礎之離子的直接離子佈植、碳及/或硼膜之沉積與擊返(knock on)、以及平行執行的碳及/或硼離子的沉積、擊返、與離子佈植。上述的製程受惠於FinFET形成之各個階段的離子之角轟擊。舉例而言，在閘極介電質已經沉積後、在閘極介電質已經蝕刻後、及在假閘極移除製程後，可執行該等製程。各種FinFET形成製程可在FinFET形成的各種階段期間運用前述製程，以提供具有減少之K值的閘極介電質，而在縮減的臨界尺寸下仍維持閘極介電質的整體性。
第1圖繪示電漿處理設備100的概略圖，該設備100用於執行於本文揭露的製程。除了下述的設備100之外，可使用更傳統的離子佈植設備(諸如射束線離子佈植設備)以執行本文所述之方法。射束線離子佈植設備之一個範例是Varian VIISta® Trident，該設備可購自美國加州Santa Clara的應用材料公司。電漿處理設備100包括處理腔室102、平台 134、源106、與修飾元件108。平台134可移送至處理腔室102中且定位於處理腔室102中，以支撐基板138。平台134可耦接致動器(圖中未示)，該致動器可引發平台134以掃描運動移動。該掃描運動可為於單一平面內的往復移動，該單一平面可實質上平行修飾元件108。源106裝設成於處理腔室102中生成電漿140。修飾元件108包括一對絕緣體112、114，該等絕緣體112、114之間可界定一縫隙，該縫隙具有水平間距(G)。絕緣體112、114可包括絕緣材料、半導體材料、或導電材料。修飾元件也包括方向性元件113，該方向性元件113配置於相對絕緣體112、114之位置，使得提供離子101朝向基板138。
操作中，氣源188可供應可離子化氣體至處理腔室102。尤其可離子化氣體的範例可包括BF3、BI3、N2、Ar、PH3、AsH3、B2H6、H2、Xe、Kr、Ne、He、CH4、CF4、AsF5、PF3與PF5。更詳言之，離子物種可包括He+、H3 +、H2 +、H+、Ne+、F+、C+、CFx +、CHx +、CxHy、N+、B+、BF2 +、B2Hx +、Xe+與分子的碳、硼、或碳化硼之離子。源106可藉由激發與離子化提供至處理腔室102的氣體而生成電漿140。離子101從電漿140受吸引越過電漿鞘142。舉例而言，裝設偏壓源190以偏壓基板138而從電漿140吸引離子101越過電漿鞘142。偏壓源190可以是DC電源供應器以提供DC電壓偏壓訊號或RF電源供應器以提供RF偏壓訊號。
修飾元件108修飾電漿鞘142內的電場，以控制電漿140與電漿鞘142之間的邊界141之形狀。修飾元件108 包括絕緣體112、114與方向性元件113。絕緣體112、114與方向性元件113可由諸如石英、氧化鋁、氮化硼、玻璃、氮化矽、與其他適合材料之材料製造。電漿140與電漿鞘142之間的邊界141取決於方向性元件113相對於絕緣體112、114之放置關係，因為方向性元件113可能改變電漿鞘142內的電場。
依循軌道路徑171的離子可垂直(normal to)平面151以大約+θ之角度撞擊基板138。依循軌道路徑169的離子可垂直平面151以大約-θ之角度撞擊基板138。因此，垂直平面151之入射角的範圍可介於約+1°至約+65°之間且介於約-1°至約-65°之間，排除0°。例如垂直平面150的入射角的第一範圍可介於約+5°至約+65°之間，且垂直平面150的入射角的第二範圍可介於約-5°至約-65°之間。一個實施例中，相對平面151的入射角的第一範圍可介於約-10°至約-20°之間，且相對平面151的入射角的第二範圍可介於約+10°至約+20°之間。此外，一些離子軌道(諸如路徑169與171)可彼此交叉。
一個實施例中，入射角(θ)的範圍可介於約+89°至約-89°之間(排除0°)，這取決於許多因子，該等因子包括(但不限於)方向性元件113的定位、絕緣體112、114之間的水平間距(G)、絕緣體112、114在平面151上方的垂直間距(Z)、方向性元件113與絕緣體112、114的介電常數、以及其他電漿處理參數。
入射角的範圍可基於基板138上3D特徵的深寬比而選擇。舉例而言，溝槽144之側壁147(為了繪示上的明確 而有誇張化的尺寸)可被離子101更均勻地處理(相較於習知的電漿處理設備與程序)。深寬比可界定成「側壁147之間的節距」與「從基板138延伸的側壁147之高度」之間的關係，所述深寬比可確定提供離子101的角度，以提供側壁147上更均勻的處理。執行離子轟擊製程前，3D結構的深寬比可由控制器190提供。或者，設備100中的感測器可確定執行離子轟擊製程前的3D結構之深寬比。任一範例中，離子轟擊角可經選擇以回應3D結構的深寬比。
例如，垂直平面151且適於撞擊側壁147的入射角之第一範圍可介於約+60°至約+90°之間，而入射角之第二範圍可介於約-60°至約-90°之間。一個實施例中，垂直平面151且適於撞擊側壁147的入射角之第一範圍可介於約-70°至約-80°之間，而垂直平面151且適於撞擊側壁147的入射角之第二範圍可介於約+70°至約+80°之間。一個實施例中，提供離子101之角度可經選擇以避免與側壁147下方的材料接觸，舉例而言，該材料於一個實施例中為基板138或於另一實施例中為絕緣體。
上述設備100可由以處理器為基礎的系統控制器(諸如控制器190)所控制。舉例而言，控制器190可裝設成於基板處理程序的不同階段控制來自氣源(諸如氣源188)的各種前驅物氣體與淨化氣體之流動。控制器190包括可程式化中央處理單元(CPU)192(可與記憶體194與大量儲存裝置一併操作)、輸入控制單元、及顯示單元(圖中未示)，諸如電源供應器、時鐘、高速緩衝儲存器、輸入/輸出(I/O) 電路、與類似物，上述元件耦接設備100之各種部件以助於控制基板處理。控制器190也包括用於透過設備100中之感測器監視基板處理的硬體，所述感測器包括監視前驅物與淨化氣體流的感測器。測量系統參數(諸如基板溫度與位置、腔室氣氛壓力與類似參數)的其他感測器也可提供資訊給控制器190。
為了助於控制上述的設備100，CPU 192可以是任何形式的可用於工業設施中的通用電腦處理器之一，該處理器諸如可程式化邏輯控制器(PLC)，用於控制各種腔室與子處理器。記憶體194耦接CPU 192且該記憶體194為非暫時性，且可以是容易取得之記憶體之一或多者，該容易取得之記憶體諸如為隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟機、硬碟、或任何其他形式的本地端或遠端數位儲存裝置。支援電路196耦接CPU 192，以用習知方式支援處理器。沉積、蝕刻、佈植、與其他製程大體上儲存於記憶體194中，一般是儲存成軟體常式。該軟體常式也可儲存在第二CPU(圖中未示)及/或由該第二CPU執行，該第二CPU位在由CPU 192控制的硬體的遠端。
記憶體194為含有指令的電腦可讀儲存媒體之形式，當由CPU 192執行時，助於設備100之操作。記憶體194中的指令為程式產品之形式，該程式產品諸如為實施本案揭露內容之方法的程式。程式碼可順應許多不同程式語言之任一者。一個範例中，本案揭露內容可作為程式產品實施，該程式產品儲存於電腦可讀儲存媒體上以與電腦系統一併使 用。程式產品的程式界定實施例(包括本文所述之方法)的功能。說明性的電腦可讀儲存媒體包括(但不限於)：(i)不可寫入儲存媒體，例如電腦中的唯讀記憶體裝置，諸如可由CD-ROM驅動器所讀的CD-ROM碟、快閃記憶體、ROM晶片、或任何類型的固態非揮發半導體記憶體，資訊永久地儲存在該不可寫入儲存媒體上；以及(ii)可寫入儲存媒體，例如軟式磁碟機中的軟碟，或硬碟機，或任何形式的固態隨機存取半導體記憶體，可變化的資訊儲存於該可寫入儲存媒體上。此類電腦可讀儲存媒體當搭載電腦可讀指令(該等指令指示本文所述之方法的功能)時，為本案揭露內容之實施例。
第2A圖至第2C圖繪示基板之一部分的剖面圖，繪示本文揭露的實施例所利用的雙方向角離子轟擊。第2A圖描繪3D特徵200，該3D特徵200包括基板202，該基板202具有形成於該基板202上的閘極204與形成於該閘極204上的閘極介電質206層。某些實施例中，閘極204可以是假閘極。其他實施例中，閘極204可代表上面配置有閘極介電質206的鰭結構。
雙方向角離子轟擊是以從第一區域210引導離子朝向閘極介電質206而進行。該等離子可沿著一或多個路徑211行進，該等路徑211經選擇而攻擊閘極介電質206的垂直部分212且避免離子轟擊閘極介電質206下方的材料214。類似地，離子可從第二區域208朝閘極介電質206加速。該等離子可沿著一或多個路徑209行進，而攻擊閘極介電質206的 垂直部分212且避免轟擊閘極介電質206下方的材料214。
在雙方向角離子轟擊製程中，離子被引導朝向基板202的角度或軌道是基於3D特徵200的深寬比而選擇。該深寬比可界定成「節距長度220」對「基板202上方延伸的閘極介電質206之高度222」的比例。就此而言，沿著路徑211、209行進的離子可撞擊閘極介電質206的底部區域216與頂部區域218之間沿著垂直部分212的任何點。
第2B圖概略繪示閘極材料204(諸如假閘極)已經移除後的第2A圖之結構。先前相鄰閘極材料204的閘極介電質206的表面暴露。雙方向角轟擊製程可在暴露表面上以針對第2A圖於上文所述的方式進行。
第2C圖概略性繪示雙方向角離子轟擊製程之另一實施例。此實施例中，鰭結構203從基板202與絕緣體材料201延伸，該絕緣體材料201配置於鄰近鰭結構203的下部處。閘極介電質沉積覆於鰭結構203上位在側壁212與上表面213上。側壁212與上表面213經受離子轟擊。如圖所繪示，雙方向離子轟擊可沿著整個側壁212與上表面213撞擊閘極介電質206。
第3A圖至第3C圖描繪根據本文描述的一個實施例的形成3D結構的程序。可如第3A圖中所繪示般提供具有鰭結構310的基板302，該鰭結構310從基板302延伸。諸如SiO2或SiN之絕緣體320可形成於基板302上，使得鰭結構310的一部分維持延伸超出絕緣體320。
接著，閘極介電層350形成於絕緣體320與鰭結構 310上，如第3B圖中所繪示。閘極介電層350可作為鰭結構310與後續沉積之閘極之間的間隔物。閘極介電層350可例如為Al2O3、SiN、BN、SiCN、或SiO2、或能夠用本文揭露之製程處理的其他介電材料，以降低K值且同時維持閘極介電層350之厚度整體性。閘極介電層350可藉由適合的製程正形地沉積覆於絕緣層320與鰭結構310上，該等適合的製程諸如CVD、ALD、PVD、或類似製程。一個範例中，氮化矽層可藉由CVD沉積，以形成閘極介電層350。矽前驅物(諸如SiH4)與氮前驅物(諸如N2或NH3)可獲能量而成為電漿，且藉由CVD製程沉積以形成閘極介電層350。
閘極介電層350已形成後，可執行一或多個離子佈植製程，以修飾閘極介電層350的K值。一個實施例中，可於閘極介電層350上執行輕離子佈植製程。於此實施例中，輕離子物種(諸如氫)或鹵素離子(例如He或Ne)可佈植至閘極介電層350中，以於介電材料內建立空穴。佈植的輕離子可在介電材料內形成氣泡或空隙，而透過改變閘極介電層350的物理結構而造成介電材料的K值降低。在輕離子佈植之後，可視情況任選地執行低溫退火，以從閘極介電層350擴散輕離子。例如，未處理的SiN閘極介電層350可顯現約7.5的K值。執行輕離子佈植製程之後的閘極介電材料350可顯現約5.1之K值。從而，可降低介電材料之K值。
輕離子佈植製程的各種態樣可經控制而調整K值。閘極介電層350內形成的空穴的尺寸可藉由離子能量與離子通量/劑量控制。一個範例中，可用介於約1x1015(離子/cm2) 至約1x1019(離子/cm2)(諸如約2x1017(離子/cm2))之劑量提供氦離子佈植。就此而言，該氦劑量的制度(regime)可維持閘極介電層350的前佈植厚度。所用的輕離子物種也可降低閘極介電材料350從鰭結構310表面的濺射。輕離子佈植製程所執行的溫度也可能影響所得結構，這是透過將閘極介電層350內佈植的離子擴散出閘極介電層350而形成所得空隙而達成，在某些實施例中，該空隙可能是空的或填充有氦氣。處理參數(尤其是諸如腔室壓力、氣體流速、與電漿源功率)可經選擇而強化輕離子佈植製程。
此外，輕離子物種撞擊閘極介電層的撞擊角可基於鰭結構310形成的特徵的深寬比而選擇。對於閘極介電材料350之側壁332上的轟擊而言，調整轟擊角可為選擇性的。就此而言，可避免閘極介電材料350下方的區域354上的佈植。然而，配置於鰭結構的頂部區域334上的閘極介電層350可受離子轟擊，因為頂部區域334的轟擊非由取決於深寬比的角轟擊所決定。佈植角可由特徵(可為鰭結構310)之深寬比決定。
具有相對閘極介電層350之表面呈實質上垂直定向(90°)的轟擊角可比具實質上平行定向(0°)之佈植角將離子佈植更大深度。可利用垂直與平行極限之間的佈植角之連續域(continuum)(主要是由特徵之深寬比決定，以避免遮蔽效應)，以選擇離子佈植的深度。同樣，選擇用於轟擊的離子之分子量有助於決定佈植深度。具有較小分子量的離子可佈植得比具有較大分子量之離子深。例如，假設其他佈植 變數均相同，則氫離子將會比氖離子更深地穿入閘極介電層350。各種實施例中，所得的輕離子之佈植深度可介於約1nm至約8nm之間。用於佈植離子的佈植能量也影響佈植深度。舉例而言，高佈植能量將提供用於較深的佈植。
輕離子物種已佈植之後，可於低於約400℃的溫度(諸如約350℃)執行熱退火製程，以活化閘極介電材料內空隙之形成。
另一實施例中，可於沉積閘極介電材料350後執行含硼及/或碳離子的直接離子佈植製程。於此實施例中，可離子化各種含硼及含碳前驅物，且可將硼及/或碳離子佈植進入介電材料層350。一個範例中，可佈植僅只硼離子，且於另一範例中，可佈植僅只碳離子。某些實施例中，可佈植含硼與含碳離子。
類似輕離子佈植製程，可由特徵之深寬比指定雙方向角離子轟擊製程。執行直接離子佈植製程所用的處理參數可經選擇以強化直接離子佈植。一個範例中，以約25sccm之速率提供離子前驅物且以約1500W的RF功率提供離子前驅物能量，該前驅物是以約5x1016離子/cm2之劑量提供，且該製程是在約350℃的溫度執行。直接離子佈植製程可視情況任選地於升高的溫度執行，該直接離子佈植製程將藉由改變材料之化學構成而在材料上改變閘極介電層350之組成。例如，硼及/或碳離子可作用為摻雜閘極介電層350且建立具有減少K值的介電材料。在硼及/或碳離子已佈植於閘極介電層350中後，也可執行熱退火製程，此熱退火製程類似針對輕離 子佈植製程所述的退火製程。
另一實施例中，可於閘極介電材料350沉積之後執行沉積與擊返製程，如第3B'圖中所繪示。「擊返」之用語可界定為反彈(recoil)離子佈植，其中將離子佈植通過閘極介電質上形成的表面層而將摻雜劑驅引至閘極介電質中。沉積與擊返製程可由沉積薄阻障層360覆於閘極介電層350上而開始。阻障層360可包括沉積於閘極介電層350之表面上的硼及/或碳原子。阻障層360作用可為於後續離子佈植期間提供額外保護給鰭結構310且作為佈植離子之來源。阻障層360形成之後或期間，擊返離子362可轟擊阻障層360且將存在於阻障層360中的硼及/或碳離子推進閘極介電層350中。
擊返離子362可為與用於形成阻障層360之離子相同的離子。就此而言，硼及/或碳離子可用於阻障層360又可作為擊返離子362。利用沉積與擊返製程也可有利地受惠於相乘效應。當單一擊返離子362撞擊阻障層360但造成多重原子佈植進入閘極介電層350時，會造成相乘效應。例如，阻障層360沉積，且提供擊返離子362轟擊阻障層。轟擊離子隨後驅引存在於阻障層360中的離子進入閘極介電層350中。由於轟擊製程之故，當單一擊返離子362接觸阻障層時，可佈植多重離子。相乘效應作用可為有效地減少閘極介電層350之K值且減少需要轟擊阻障層360的離子的量。
類似上述的直接離子佈植製程，硼離子、碳離子、以及硼與碳離子之組合可藉由沉積與擊返製程佈植至閘極介電層350中。佈植製程可經調整以藉由利用雙方向角離子佈 植製程提供期望結果。例如，2nm的阻障層360是利用下述條件沉積：CH4/H2或B2H6/CH4/H2之混合物以約3kV之偏壓及劑量為約2x1016/cm2的約+-20°的角雙方向離子佈植。雙方向角離子佈植製程可取決於裡面佈植離子的特徵的深寬比。硼及/或碳離子已佈植於閘極介電層350之後，也可執行熱退火製程，該熱退火製程類似針對直接離子佈植製程所描述的退火製程。
尚有另一實施例中，可在沉積閘極介電層350之後執行離子輔助沉積與摻雜(IADD)製程，如第3B"圖所繪示。用語「IADD」可指沉積膜/阻障層覆於材料表面上之製程。該製程可涉及以一範圍的角度引導離子至材料，而改變下面的材料的物理或化學結構。於IADD製程中，可同時平行地執行阻障層360之沉積、阻障層之擊返、與直接離子佈植。
在此，沉積製程可利用適合的硼及/或碳前驅物以形成含有硼及/或碳原子的阻障層360。擊返離子362可以是硼及/或碳離子；然而，擊返離子362也可以是除了硼及/或碳之外的離子。例如，擊返離子362可為砷。也可連同擊返離子362提供其他入射離子364(諸如氫、硼、與碳離子)。在此範例中，砷離子可濺射阻障層360且佈植於阻障層360內。擊返離子362可將阻障層360之原子(硼及/或碳)敲擊至閘極介電層350中。沉積與擊返製程可受惠於前文所述之相乘效應。雖然進行沉積與擊返製程，但入射離子364也可直接佈植進入閘極介電層350中。
利用IADD製程可保持受處理之材料(閘極介電層 350)內的離子劑量強化。舉例而言，利用AsH3作為擊返離子源與利用H2作為入射離子源的IADD製程提供介於5.0x1014(原子/cm2)至約1.5x1015(原子/cm2)之間的剛保持劑量，該劑量是針對範圍從約1.0nm至約8.0nm的沉積深度。於此範例中，當阻障層360濺射而去時，保持劑量可飽和(saturate)該阻障層360。擊返離子沉積厚度(量)也可為控制劑量飽和的變數。
也可藉由利用雙方向角離子佈植製程而調整IADD製程以提供期望結果。雙方向角離子佈植製程可取決於裡面佈植離子的特徵的深寬比。可於相對基板302表面的一範圍的角度提供用於直接佈植的擊返離子362與入射離子364。擊返離子362與入射離子364已佈植於閘極介電層350之後，也可執行類似上述之退火製程的熱退火製程。
現在參考第3C圖，可移除一部分的閘極介電層350。例如，閘極介電層350之水平定向區域336可維持不被遮蔽且暴露於乾式或溼式蝕刻製程。蝕刻製程將會從水平定向區域336移除閘極介電層350。第3C圖繪示所得之基板302，該基板302具有閘極介電層350，該閘極介電層350形成覆於鰭結構310上。
某些實施例中，可在已蝕刻閘極介電層350之後(而非直接在如第2C圖所繪示的閘極介電層350沉積後)，可執行輕離子佈植製程、直接離子佈植製程、沉積與擊返製程、以及IADD製程(針對第3B'圖與第3B"圖於上文所述)。閘極材料(圖中未示)可接著沉積覆於基板上以形成完成的 FinFET結構。
本文所述的方法可藉由例如於電腦可讀儲存媒體上實際上實施指令之程式而自動化，該電腦可讀儲存媒體能夠被可執行該等指令的機器所讀。通用電腦是此類機器的一個範例。此技術中廣為所知的適合儲存媒體之非限制性清單包括諸如下述裝置：可讀或可寫CD、快閃記憶體晶片、各種磁性儲存媒體、與類似物。
總結而論，根據各種實施例，可於3D結構形成之各階段執行各種離子佈植製程，諸如輕離子佈植、直接離子佈植、沉積與擊返、與IADD。離子佈植製程可受惠於利用雙方向角佈植，以更精準地調整離子佈植製程的某些態樣。本文所述的全部製程可在室溫或升高的溫度下執行。某些製程可在室溫也可在升高的溫度執行，這取決於期望的佈植特性。離子佈植製程可有利地降低閘極介電材料之K值，同時維持閘極介電質之整體性，而不增加閘極介電材料之厚度。所得的閘極介電材料可減少整體閘極高度，同時最小化寄生電容，而可提供改良的微電子元件。
雖然前述內容涉及本案揭露內容之實施例，但可不背離本案揭露內容之基本範疇而設計本案揭露內容之其他與進一步之實施例，且本案揭露內容之範疇由隨後的申請專利範圍所決定。
200‧‧‧特徵
202‧‧‧基板
204‧‧‧閘極
206‧‧‧閘極介電質
208‧‧‧第二區域
209‧‧‧路徑
210‧‧‧第一區域
211‧‧‧路徑
212‧‧‧側壁
214‧‧‧材料
216‧‧‧底部區域
218‧‧‧頂部區域
220‧‧‧節距長度
222‧‧‧高度

Claims (19)

  1. 一種形成一閘極的方法，包括下述步驟：將一基板移送至一電漿處理設備中，該基板具有一3D結構，該3D結構包括一閘極介電質結構，該閘極介電質結構配置成鄰近一假閘極(dummy gate)結構；移除該假閘極結構；以及以該電漿處理設備將該閘極介電質結構之一垂直定向部分暴露至離子，其中一或多個離子轟擊角是回應該3D結構的一深寬比而選擇，且其中該等離子在該閘極介電質結構內產生至少一個空隙。
  2. 如請求項1所述之方法，其中該閘極介電質結構包括一材料，該材料選自由氮化硼、氮化矽、氮化矽碳、與二氧化矽所構成之群組，且該假閘極結構包括一矽材料。
  3. 如請求項1所述之方法，其中暴露至該閘極介電質結構的該垂直定向部分的離子是選自由He+、H3 +、H2 +、H+、Ne+、F+、CFx +、CHx +、B+、BF2 +、BxHy +、Xe+、CxHy +、分子碳、硼、與碳化硼所構成之群組。
  4. 如請求項1所述之方法，其中該等離子在該閘極介電質結構內產生至少一個空穴。
  5. 如請求項1所述之方法，其中一第一轟擊角介於約+10° 至約+20°之間，且其中一第二轟擊角介於約-10°至約-20°之間。
  6. 如請求項1所述之方法，進一步包括下述步驟：於該設備中在低於約400℃之溫度將該閘極介電質結構暴露至離子。
  7. 如請求項1所述之方法，進一步包括下述步驟：在將該閘極介電質結構暴露至離子之前，蝕刻該閘極介電質結構。
  8. 如請求項1所述之方法，其中在將該閘極介電質結構暴露至離子之前，移除該假閘極結構。
  9. 一種形成閘極的方法，包括下述步驟：將一基板移送至一電漿處理設備中，該基板具有一3D結構，該3D結構包括一閘極介電質結構，該閘極介電質結構配置成鄰近一假閘極結構；移除該假閘極結構；在該閘極介電質結構上形成一阻障層；以及於該設備中將該阻障層暴露至離子，其中一或多個離子轟擊角是回應該3D結構的一深寬比而選擇。
  10. 如請求項9所述之方法，其中該阻障層包括碳與硼之至少一者。
  11. 如請求項9所述之方法，其中該等離子包括硼、碳、與砷之至少一者。
  12. 如請求項9所述之方法，其中形成一阻障層之該步驟與將該阻障層暴露至離子之步驟是同時執行。
  13. 如請求項9所述之方法，其中於在該閘極介電質結構上形成一阻障層及將該阻障層暴露至離子之前，移除該假閘極結構。
  14. 一種形成閘極的方法，包括下述步驟：將一基板移送至一電漿處理設備中，該基板具有一3D結構，該3D結構包括一閘極介電質結構，該閘極介電質結構配置於至少兩個鰭結構上；以該設備將該閘極介電質結構暴露至離子，其中一個或多個離子轟擊角是回應該等鰭結構的一深寬比而選擇，且其中該等離子在該閘極介電質結構內產生至少一個空隙；以及在將該閘極介電質結構暴露至離子之後，蝕刻該閘極介電質結構。
  15. 如請求項14所述之方法，其中該閘極介電質結構包括一 材料，該材料選自由氮化硼、氮化矽、氮化矽碳、與二氧化矽所構成之群組，且該至少兩個鰭結構包括一矽材料。
  16. 如請求項14所述之方法，其中暴露至該閘極介電質結構的離子是選自由He+、H3 +、H2 +、H+、Ne+、F+、CFx +、CHx +、B+、BF2 +、BxHy +、Xe+、CxHy +、分子碳、硼、與碳化硼所構成之群組。
  17. 如請求項14所述之方法，其中一第一轟擊角介於約+10°至約+20°之間，且其中一第二轟擊角介於約-10°至約-20°之間。
  18. 如請求項14所述之方法，其中在低於約400℃之溫度執行將該閘極介電質結構暴露之該步驟。
  19. 如請求項14所述之方法，進一步包括下述步驟：形成一阻障層覆於該閘極介電質結構上，其中該阻障層包括硼與碳之至少一者。
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