TWI665735B - 針對半導體元件應用之先進３ｄ特徵的製造所用之轉換製程 - Google Patents

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Abstract

本發明的實施例提供針對半導體晶片之鰭式場效電晶體(FinFET)的三維(3D)堆疊使用轉換製程形成具有所需材料的鰭片結構之方法。在一個實施例中，一種在基板上形成鰭片結構的方法包括以下步驟：在鰭片結構上進行方向性電漿製程，該鰭片結構由基板形成，該基板包含第一型原子，該方向性電漿製程在該鰭片結構之側壁上摻雜第二型原子；進行表面改性製程，以與該第一型原子反應而在該鰭片結構之該側壁上形成表面改性層；在該表面改性製程期間在該鰭片結構中使用該第二型原子取代該第一型原子；在該基板上形成包括該第二型原子的鰭片結構。

Description

針對半導體元件應用之先進3D特徵的製造所用之轉換製程
本發明之實施例大體而言係關於使用所需材料在半導體基板上形成鰭片結構的方法，更特定言之，係關於利用轉換製程在半導體基板上形成鰭片結構的方法，以將鰭片結構轉換而具有所需材料的鰭式場效電晶體(FinFET)半導體製造應用。
可靠地生產次半微米和更小的特徵是半導體元件的下一代超大型積體電路(VLSI)和極大型積體電路(ULSI)的關鍵技術挑戰之一。然而，隨著電路技術的極限被推進，縮小尺寸的VLSI和ULSI技術已將額外需求放在處理能力上。在基板上可靠地形成閘極結構對於VLSI和ULSI的成功及對於提高個別基板和晶粒的電路密度和品質的持續努力是非常重要的。
隨著下一代元件的電路密度提高，內連線(例如通 孔、溝槽、觸點、閘極結構及其他特徵)以及內連線之間的介電質材料之寬度縮小到45nm和32nm的尺寸，而介電層的厚度大致上仍保持固定，結果是特徵的深寬比提高。為了能夠製造下一代的元件和結構，時常利用半導體晶片的三維(3D)堆疊來改良電晶體的性能。特別是，鰭式場效電晶體(FinFET)時常被用來形成半導體晶片的三維(3D)堆疊。藉由將電晶體配置在三維空間中，而不是傳統的二維空間，可以將多個電晶體彼此非常靠近地放在積體電路(IC)中。近來，互補金屬氧化物半導體(CMOS)FinFET元件已被廣泛使用於許多邏輯和其他應用中，並被整合到各種不同類型的半導體元件中。FinFET元件通常包括具有高深寬比的半導體鰭片，其中電晶體的通道和源極/汲極區被形成於該半導體鰭片上方。然後，在上方形成閘極電極，並且沿著一部分鰭片的側邊，元件利用通道和源極/汲極區的表面積增加的優點來生產更快、更可靠且更好控制的半導體電晶體元件。FinFET的進一步優點包括降低短通道效應及提供更大的電流。
第1A圖繪示位在基板100上的鰭式場效電晶體(FinFET)150之示例性實施例。基板100可以是矽基板、鍺基板、或從其他半導體材料形成的基板。在一個實施例中，基板100可以包括摻雜在其中的p型或n型摻雜劑。基板100包括複數個形成在其上並被淺溝槽隔離(STI)結構104分隔的半導體鰭片102。淺溝槽隔離(STI)結構104可以由絕緣材料形成，例如氧化矽材料、氮化矽材料或碳氮化矽材料。
基板100可以視需要包括一部分在NMOS元件區 101和一部分在PMOS元件區103，而且每個半導體鰭片102可以依序交替地形成在基板100的NMOS元件區101和PMOS元件區103中。半導體鰭片102被形成為突出於淺溝槽隔離(STI)結構104的頂表面上方。接著，閘極結構106(通常包括位在閘極介電層上的閘極電極層)被沉積在NMOS元件區101和PMOS元件區103上並在半導體鰭片102上方。
閘極結構106可以被圖案化，以曝露出半導體鰭片102、152未被閘極結構106覆蓋的部分148、168。然後半導體鰭片102的曝露部分148、168可以被使用植入製程摻雜摻雜劑，以形成輕度摻雜的源極和汲極(LDD)區。
第1B圖繪示包括複數個半導體鰭片102的基板100之剖視圖，複數個半導體鰭片102被形成在基板100上並被淺溝槽隔離(STI)結構104分隔。被形成在基板100上的複數個半導體鰭片102可以是部分的基板100利用淺溝槽隔離(STI)結構104從基板100向上延伸，以分隔每個半導體鰭片102。在另一個實施例中，半導體鰭片102可以是使用所屬技術領域中可得的適當技術個別形成並位在基板100上、由不同於基板100的材料製成的結構。在要求不同材料的半導體鰭片102的實施例中，可以進行額外的製程步驟來取代或改變由基板100形成的半導體鰭片102之材料。
為了不同的元件性能要求，時常選擇含鍺材料，例如含SiGe材料或Ge合金、III-V族材料或其他化合物材料來被摻入半導體鰭片102中或在基板上製造半導體鰭片102的結構。在一個實例中，SiGe或Ge摻雜劑時常被用來形成半 導體鰭片102，以改良元件的性能。
然而，隨著鰭式場效電晶體(FinFET)150的三維(3D)堆疊設計被向上推進來對抗結構幾何形狀的技術極限，針對基板100上的半導體鰭片102製造之精確製程控制需求已變得越來越重要。用於製造半導體鰭片102用複合材料的傳統製程時常遭遇高成本、複雜的製程步驟、不良的摻雜劑濃度控制、不良的輪廓控制及困難的熱預算控制，從而導致不精確的半導體鰭片輪廓控制、不良的尺寸控制及不希望的缺陷形成。此外，用於形成具有Ge化合物的半導體鰭片102的傳統製程(例如絕緣體上Ge(GeOI)製程)時常需要多個複雜的製程程序和步驟來完成製程，這可能不利地造成高的製造成本、循環時間、及高的摻雜劑量和超長的摻雜時間。
因此，需要有在基板上使用不同材料形成具有良好輪廓和尺寸控制的半導體鰭片結構的改良方法，以用於半導體晶片或其他半導體元件的三維(3D)堆疊。
本發明的實施例提供針對半導體晶片之鰭式場效電晶體(FinFET)的三維(3D)堆疊使用轉換製程形成具有所需材料的鰭片結構之方法。在一個實施例中，一種在基板上形成鰭片結構的方法包括以下步驟：在鰭片結構上進行方向性電漿製程，該鰭片結構由基板形成，該基板主要包含第一型原子，該方向性電漿製程在該鰭片結構之側壁上摻雜第二型原子；進行表面改性製程，以與該第一型原子反應而在該 鰭片結構之該側壁上形成表面改性層；以及在該表面改性製程期間在該鰭片結構中使用該第二型原子取代該第一型原子，直到在該基板上該鰭片結構主要包含該第二型原子。
在另一個實施例中，一種在基板上形成鰭片結構的方法，包括以下步驟：將第一型原子摻入鰭片結構中，該鰭片結構被形成在基板上並主要包含第二型原子；氧化或氮化該鰭片結構以與該第二型原子反應，從而在該鰭片結構上形成氧化層或氮化層；以及將該鰭片結構轉換為主要包含該第一型原子。
在又另一個實施例中，一種在基板上形成鰭片結構的方法，包括以下步驟：將第一型原子摻入鰭片結構之側壁中，該鰭片結構被形成在基板上，該鰭片結構主要由第二型原子所形成；將該第一型原子擴散到中心區域，其中該第二型原子位於該鰭片結構中；以及使用該第一型原子取代該第二型原子，直到該鰭片結構主要包含該第一型原子。
100‧‧‧基板
101‧‧‧NMOS元件區
102‧‧‧半導體鰭片
103‧‧‧PMOS元件區
104‧‧‧淺溝槽隔離(STI)結構
106‧‧‧閘極結構
148‧‧‧部分
150‧‧‧鰭式場效電晶體(FinFET)
168‧‧‧部分
200‧‧‧處理室
201‧‧‧腔室主體
202‧‧‧離子
206‧‧‧RF電漿源
208‧‧‧絕緣改性器
209‧‧‧內部處理區域
212‧‧‧改性器
214‧‧‧改性器
216‧‧‧縫隙
234‧‧‧基板支座
238‧‧‧基板
240‧‧‧電漿
241‧‧‧邊界
242‧‧‧電漿鞘層
244‧‧‧特徵
247‧‧‧側壁
249‧‧‧頂表面
251‧‧‧平面
269‧‧‧軌跡路徑
270‧‧‧軌跡路徑
271‧‧‧軌跡路徑
288‧‧‧氣源
290‧‧‧偏壓源
300‧‧‧製程
302-310‧‧‧方塊
402‧‧‧基板
403‧‧‧凹部結構
404‧‧‧上部
405‧‧‧底部部分
406‧‧‧淺溝槽隔離(STI)結構
408‧‧‧頂表面
410‧‧‧側壁
411‧‧‧鰭片結構
412‧‧‧硬光罩層
414‧‧‧頂表面
416‧‧‧第二深度
418‧‧‧第一深度
420‧‧‧離子
422‧‧‧層
426‧‧‧氧化/氮化層
450‧‧‧保形層
502‧‧‧矽原子
504‧‧‧Ge原子
504a‧‧‧Ge原子
504b‧‧‧Ge原子
506‧‧‧箭頭
602‧‧‧區域
604‧‧‧箭頭
700‧‧‧處理室
702‧‧‧電弧室
703‧‧‧側壁
706‧‧‧離子
710‧‧‧牽引孔
714‧‧‧抑制電極
716‧‧‧接地電極
718‧‧‧離子束
722‧‧‧電漿鞘層調節器
730‧‧‧改性器
732‧‧‧改性器
741‧‧‧邊界
742‧‧‧電漿鞘層
800‧‧‧處理室
802‧‧‧離子源
804‧‧‧牽引電極
806‧‧‧90度磁鐵分析器
808‧‧‧第一減速(D1)站
810‧‧‧磁鐵分析器
812‧‧‧第二減速(D2)站
900‧‧‧突出結構
902a-c‧‧‧第一型材料
904a-c‧‧‧第二型材料
908a-c‧‧‧第三型材料
1002‧‧‧結構
1003‧‧‧中央部
1004‧‧‧入射離子
1006‧‧‧含Ge層
1400‧‧‧改性器
1402‧‧‧改性器
1404‧‧‧改性器
G‧‧‧水平間距
G1‧‧‧水平間距
G2‧‧‧水平間距
S‧‧‧垂直間距
Z‧‧‧垂直間距
Za‧‧‧垂直平面
θ‧‧‧角度
為詳細瞭解上述本發明之特徵，可參照實施例(其中一些圖示於附圖中)而對以上簡要概述的發明作更特定的描述。然而，應注意的是，附圖僅圖示本發明之典型實施例，因此不應將該等附圖視為限制本發明之範圍，因本發明可認可其它等同有效的實施例。
第1A圖繪示上面具有以傳統方式形成的鰭式場效電晶體(FinFET)結構的基板之示意性立體圖；第1B圖繪示上面具有一部分以傳統方式形成的鰭 式場效電晶體(FinFET)結構的基板之剖視圖；第2A圖繪示可被用於在基板上的結構中形成摻雜物的設備；第2B圖繪示用以在基板上的結構中形成摻雜物的設備之另一個實施例；第3圖繪示使用複合材料在基板上形成鰭片結構的方法之流程圖；第4A-4E圖繪示在製造製程期間使用所需材料形成鰭片結構的程序之一個實施例；第5A-5C圖繪示在製造製程期間具有所需材料的基板結構之放大視圖；第6A-6C圖繪示在製造製程期間具有所需材料的基板結構之放大視圖；第7圖繪示可被用於在基板上的結構中形成摻雜物的設備之另一個實施例；第8圖繪示可被用於在基板上的結構中形成摻雜物的設備之另一個實施例；第9A-9B圖繪示可使用轉換製程在結構中形成所需材料的結構之另一個實施例；以及第10A-10B圖繪示可使用方向性電漿沉積製程在結構中形成所需材料的結構之另一個實施例。
為了便於理解，已在可能處使用相同的元件符號來指稱對於圖式為相同的元件。構思的是，可以將一個實施例的元件和特徵有益地併入其他實施例中而無需另外詳述。
然而，應注意的是，附圖僅圖示本發明之示例性實施例，因此不應將該等附圖視為限制本發明之範圍，因本發明可認可其它等同有效的實施例。
本發明的實施例提供在半導體應用中使用轉換製程製造具有所需材料的鰭片結構之方法。該方法對於鰭式場效電晶體(FinFET)半導體結構的三維(3D)堆疊特別有用。在一個實施例中，被形成在基板上具有第一型原子的鰭片結構可以被使用轉換製程轉換為第二型原子。在製造過程中，可以使用方向性電漿製程來將第二型原子摻入鰭片結構的某些區域。該第二型原子稍後可以被驅入鰭片結構中，以取代來自鰭片結構的第一型原子。稍後可以使用低溫表面改性製程來從鰭片結構中移除第一型原子。
第2A圖為適用於將摻雜劑摻入基板的處理室200之一個實施例的剖視圖。可適合與本文揭示的教示一起使用的適當處理室包括例如購自美國加州聖克拉拉的應用材料公司(Applied Materials,Inc.of Santa Clara,California)的處理室。雖然處理室200被圖示為包括複數個致能離子摻雜性能的特徵，但構思的是，來自其他製造商的其他處理室也可適於從本文揭示的一個或更多個發明特徵中獲益。本文所述的處理室200可被用作電漿摻雜設備。然而，處理室200還可以包括、但不限於蝕刻和沉積系統。此外，該電漿摻雜設備可以在基板上進行許多不同的材料改性製程。一種這樣的製程包括使用所需的摻雜劑摻雜基板，例如半導體基板。
處理室200可以包括界定內部處理區域209的腔室主體201。基板支座234被配置在處理室200中並通過處理室200的底部。在方向性電漿製程的過程中，上面形成有特徵244的基板238可以被配置在基板支座234上。基板238可以包括、但不限於半導體晶圓、平板、太陽能面板、及聚合物基板。半導體晶圓可以具有圓盤的形狀，並視需要具有200毫米(mm)、300毫米(mm)或450毫米(mm)或其他尺寸的直徑。
RF電漿源206被耦接到腔室主體201並設以在處理室200中產生電漿240。在第2A圖的實施例中，絕緣改性器208被配置在內部處理區域209中並包括一對中間界定縫隙216的改性器212、214，縫隙216界定水平間距(G)。在一些實施例中，絕緣改性器208可以包括絕緣體、導體或半導體。該對改性器212、214可以是一對具有薄的、平的形狀的片。在其他的實施例中，該對改性器212、214可以具有其他的形狀，例如管形、楔形、及/或在該縫隙附近具有斜面的邊緣。在一個實施例中，改性器212、214可以由石英、氧化鋁、氮化硼、玻璃、氮化矽、碳化矽等製成。
在一個實施例中，由該對改性器212、214界定的縫隙216之水平間距可以為約6.0毫米(mm)。該對改性器212、214也可以被定位在平面251上方垂直間距(Z)處，該垂直間距(Z)是由基板238的前表面或基板支座234的表面所界定。在一個實施例中，該垂直間距(Z)可為約3.0mm。
氣源288被耦接到處理室200，以供應可離子化氣 體到內部處理區域209。可離子化氣體的實例包括、但不限於BF3、BI3N2、Ar、PH3、AsH3、B2H6、H2、Xe、Kr、Ne、He、SiH4、SiF4、GeH4、GeF4、CH4、CF4、AsF5、PF3及PF5。電漿源206可以藉由激發和離子化提供到處理室200的氣體來產生電漿240。電漿240中的離子可以藉由不同機制被吸引穿過電漿鞘層242。在第2A圖的實施例中，偏壓源290被耦接到基板支座234設以偏壓基板238而從電漿240吸引離子202穿過電漿鞘層242。偏壓源290可以是提供DC電壓偏壓訊號的DC電源或是提供RF偏壓訊號的RF電源。
據信，絕緣改性器208可以修改電漿鞘層242內的電場，以控制電漿240和電漿鞘層242之間的邊界241之形狀。電漿240和電漿鞘層242之間的邊界241相對於平面251可以具有凸的形狀。當偏壓源290偏壓基板238時，離子202被吸引穿過電漿鞘層242而以大範圍的入射角通過改性器212、214之間的縫隙216。例如，遵循軌跡路徑271的離子202可以相對於平面251以正θ(+θ)的角度撞擊基板238。遵循軌跡路徑270的離子可以相對於相同的平面251以約90度的角度垂直撞擊在基板238上。遵循軌跡路徑269的離子可以相對於平面251以負θ(-θ)的角度撞擊基板238。因此，入射角的範圍可介於約正θ(+θ)和約負θ(-θ)之間，並以約90度為中心。此外，一些離子軌跡路徑，例如路徑269和271可以彼此交叉。取決於許多因素，包括、但不限於改性器212和214之間的水平間距(G)、絕緣改性器208在平面251上方的垂直間距(Z)、改性器212和214的介電常數、及其 他電漿製程參數，入射角(θ)的範圍可以介於+60度和-60度之間，並以約0度為中心。因此，在基板238上的小三維結構可以被離子202均勻地處理。例如，可被用以形成FINFET元件之鰭片結構的特徵244(為了清楚說明，具有誇大的尺寸)之側壁247可以被離子202更均勻地處理，而不是只有頂表面249。
參照第2B圖，在本實施例中，取代第2A圖繪示的一對改性器212和214的是，使用至少三個改性器1400、1402、1404來以所需的角度分佈提供離子到基板238。藉由將外側的兩個改性器1400、1404設置在同一垂直平面(Za)上，並將改性器1400、1402、1404之間保持相同的水平間距G1、G2，可以得到以+/-θ(+θ和-θ)度為中心的對稱雙峰角度分散的離子。如上所述，被摻雜到基板238上的入射角離子可以藉由改變外改性器1400、1404與中間改性器1402之間的垂直間距來修改，以便改變縫隙角度。角離子分散可以藉由改變改性器1400、1402、1404之間的水平間距(G1、G2)來修改，以便改變由水平間距(G1、G2)界定的縫隙寬度。可以藉由使Za與Zb不同、藉由選擇與G2不同的G1、或上述兩個動作之組合來形成非對稱的分佈。
進一步參照第7圖，第7圖繪示可被用於以所需和可變的入射角提供離子進入基板的離子處理室700之另一個實施例。處理室700包括具有側壁703的電弧室702，側壁703具有牽引孔710。處理室700進一步包括電漿鞘層調節器722，以控制電漿740與牽引孔710附近的電漿鞘層742之間 的邊界741之形狀。牽引電極組件從電漿740中牽引出離子706，並使離子706加速穿過電漿鞘層742而成為具有所需牽引能量的良好界定離子束718。牽引電極組件可以包括.充當弧形狹縫電極的側壁703、抑制電極714及接地電極716。抑制電極714和接地電極716各具有與牽引孔710對準的孔，用以牽引良好界定的離子束718。為了幫助說明，定義出笛卡爾坐標系，其中離子束718在Z方向上行進。X-Y平面垂直於Z方向，Z方向可以視離子束718的方向而改變。
在第7圖的實施例中，電漿鞘層調節器720包括一對被定位在電弧室702中的改性器730、732。在其他的實施例中，調節器720可以包括一個改性器。改性器730、732可以由石英、氧化鋁、氮化硼、玻璃、瓷、氮化矽等製成。該對改性器730、732可以是一對具有薄的、平的形狀的片。在其他的實施例中，該對改性器730、732可以具有其他的形狀，例如管形、楔形、及/或具有斜面的邊緣。該對改性器730、732之間界定具有間距(G)的縫隙。該對改性器730、732也可被定位於由具有牽引孔710的側壁703之內表面界定的平面上方垂直間距(S)處。
在操作中，進料氣體(未圖示)被供應到電弧室702中。進料氣體的實例包括、但不限於BF3、BI3N2、Ar、PH3、AsH3、B2H6、H2、Xe、Kr、Ne、He、SiH4、SiF4、GeH4、GeF4、CH4、CF4、AsF5、PF3及PF5。進料氣體可以源自氣源或是可以從固體源汽化，取決於所需的物種。進料氣體在電弧室702中被離子化，以產生電漿740。所屬技術領域中具有通常知識 者將認可不同類型的離子源以不同的方式產生電漿，例如間接加熱陰極(IHC)源、貝爾納斯(Bernas)源、RF源、微波源、及電子迴旋共振(ECR)源。IHC源通常包括緊密靠近陰極定位的燈絲，並且還包括相關的電源。陰極(未圖示)被定位在電弧室702中。當燈絲被加熱時，由燈絲發射的電子被加速前往陰極，以提供用於陰極的加熱。加熱的陰極接著提供電子進入電弧室，該等電子與進料氣體的氣體分子具有離子化碰撞，以產生電漿。
包括側壁703、抑制電極714及接地電極716的牽引電極組件從電弧室702中的電漿740牽引離子706進入良好界定的離子束718中。離子706被加速穿過邊界741和電漿鞘層742而通過該對改性器730、732之間的縫隙。充當電弧源電極的側壁703可以被電源偏壓到與電弧室702相同的大電位。抑制電極714可以被偏壓於適度的負值，以防止電子進入回到電弧室702中。接地電極715可以在接地電位。可以調整由電極組件產生的電場之強度，以實現所需的束電流和能量。
有利的是，電漿鞘層調節器720控制電漿740與靠近牽引孔710的電漿鞘層742之間的邊界741之形狀。為了控制邊界741的形狀，電漿鞘層調節器720修改或影響電漿鞘層742內的電場。當電漿鞘層調節器720包括該對改性器730、732時，邊界741可以具有相對於電漿740凹入的形狀，如第7圖所圖示。取決於若干因素，包括、但不限於改性器730、732之間的水平間距(G)、改性器730、732在改性器 730、732的平面上方之垂直間距(S)、改性器730、732的材料和材料厚度、及離子源的其他製程參數，邊界741的形狀可以受到控制。
電漿740和電漿鞘層742之間的邊界741之形狀與電漿鞘層742內的電場梯度一起控制離子束的參數。例如，可以控制離子706的角展分散來協助離子束聚焦。例如，在邊界741相對於電漿具有凹的形狀之下，會有大角度的離子分散被加速穿過邊界，以協助離子束聚焦。此外，離子束718的離子束電流密度也可以受到控制。例如，與一個傳統離子源的邊界741相比，邊界741具有較大的面積來牽引額外的離子。因此，額外的牽引離子有助於增加離子束電流密度。因此，在所有其他的參數都相同下，邊界741的形狀可以提供具有高離子束電流密度的聚焦離子束。此外，離子束的發射率也可以藉由控制邊界741的形狀來控制。因此，對於給定的粒子密度和角度分佈，可以良好地界定出牽引的離子束之束品質。
進一步參照第8圖，第8圖繪示可以執行離子摻雜製程的傳統離子佈植處理室800，以將離子摻入基板的某些區域。離子佈植處理室800包括離子源802、牽引電極804、90度磁鐵分析器806、第一減速(D1)站808、磁鐵分析器810、及第二減速(D2)站812。D1和D2減速站(也稱為「減速透鏡」)分別由多個電極所組成，並具有界定的孔，以允許離子束穿過。藉由施加不同組合的電壓電位到該多個電極，D1和D2減速透鏡可以操縱離子能量，並使離子束以所需的能量 打擊目標晶圓而被摻雜到基板。上述D1或D2減速透鏡通常是靜電三極體(或四極體)減速透鏡。
返回參照第3圖，第3圖為可在處理室200與其他適當的處理室中實施的鰭片結構材料轉換製造製程300之一個實施例的流程圖。第4A-4E圖為對應製程300之各個階段的複合基板之一部分的示意剖視圖。製程300可被用於在基板上形成具有所需材料的鰭片結構，該鰭片結構稍後可被用於形成針對半導體晶片之三維(3D)堆疊的鰭式場效電晶體(FinFET)。或者，製程300可被有利地用於蝕刻其他類型的結構。
製程300藉由提供基板開始於方塊302，該基板例如第2A-2B圖繪示的、上面形成有複數個鰭片結構411的基板238，如第4A圖所示。在一個實施例中，基板238的材料可以是例如結晶矽(例如，Si<100>或Si<111>)、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓及圖案化或未圖案化的晶圓絕緣體上矽(SOI)、摻雜碳的矽氧化物、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石。基板238可以具有各種尺寸，例如200mm、300mm、450mm、或其他直徑、以及是矩形或方形面板。除非另有指明，否則本文所述的實施例和實例是在200mm直徑、300mm直徑、或450mm直徑的基板上進行。在其中SOI結構被用於基板238的實施例中，基板238可以包括位在矽結晶基板上的埋入介電層。在本文繪示的實施例中，基板238可以是結晶矽基板。
鰭片結構411可以具有配置在其上的硬光罩412。在製造製程的過程中，被配置在鰭片結構411上的硬光罩層412可以被用來保護頂表面414與鰭片結構411的角部，以防止鰭片結構411的輪廓損壞或變形。硬光罩層412的適當實例可以包括氧化矽、氮化矽、氧氮化矽、碳化矽、非晶碳、摻雜的非晶碳層、或其他適當的介電質材料。在一個實施例中，硬光罩層412為厚度介於約5nm和約100nm之間、例如約20nm和約40nm之間、例如約30nm的氮化矽層。
在一個實施例中，鰭片結構411可以藉由蝕刻基板238而被形成在基板238中，以在鰭片結構411之間形成凹部結構403。然後將凹部結構403填充絕緣材料以形成淺溝槽隔離(STI)結構406，以便為鰭式場效電晶體(FinFET)製造製程在其間形成鰭片結構411。由於鰭片結構411是藉由蝕刻基板238所形成，因此，鰭片結構411可以具有與基板238相同的材料，該材料為含矽材料。在本文繪示的實施例中，基板238是矽基板，使得從而形成的鰭片結構411也是矽材料。
在一個實施例中，用以形成淺溝槽隔離(STI)結構406的絕緣材料可以是介電質材料，例如氧化矽材料。該絕緣材料可以視需要藉由電漿增強化學氣相沉積(CVD)、可流動化學氣相沉積(CVD)、高密度電漿(HDP)化學氣相沉積(CVD)製程、原子層沉積(ALD)、循環層沉積(CLD)、物理氣相沉積(PVD)、或類似製程形成。在一個實施例中，該絕緣材料是藉由可流動或電漿增強化學氣相沉積(CVD)形 成。
在一個實施例中，淺溝槽隔離(STI)結構406可以被形成為具有第一深度418，以便覆蓋鰭片結構411的底部部分405，從而允許鰭片結構411具有第二深度416的上部404從淺溝槽隔離(STI)結構406的頂表面408突出並延伸。在一個實施例中，第一深度418是從基板402到淺溝槽隔離(STI)結構406的頂表面介於約50nm和約100nm之間。第二深度416為淺溝槽隔離(STI)結構406的頂表面408上方約10nm至約60nm之間。
第4A-4E圖繪示的鰭片結構411之輪廓(例如形狀或幾何形狀)在鰭片結構411連接到基板402的底部部分405具有呈喇叭形展開的輪廓。應該注意的是，鰭片結構411形成於基板402中的輪廓可以視需要具有不同的形狀，包括向上逐漸變細或向下逐漸變細的側壁、或有角度的輪廓、特別的側壁特徵、懸垂結構、或其他輪廓。
在方塊304，進行方向性電漿製程以將摻雜劑摻入鰭片結構411中，如第4B圖所示。方向性電漿製程可以在方向性電漿處理室中進行，該方向性電漿處理室例如第2A-2B圖、第7圖、或第8圖繪示的處理室200、700、800、或其他可以提供加熱基板的適當傳統離子佈植處理工具。方向性電漿製程是藉由以所需的入射角將離子420通過鰭片結構411的側壁410佈植到鰭片結構411的選擇區域(例如上部404)來進行。包括第一型原子的離子被摻入鰭片結構411而在鰭片結構411的側壁410上形成改性層422。摻雜層422提供稍 後將被形成在鰭片結構411的上部部分404中所需的摻雜劑。
在一個實施例中，從處理室200產生的離子420設以具有在約0度和約60度之間的入射角。當硬光罩層412仍保持在鰭片結構411的頂表面414上，離子420可以主要被以受控的摻雜入射角摻入鰭片結構411的側壁410中，而不是從鰭片結構411的頂表面414。藉由這樣做，在頂表面414和側壁410的頂表面414輪廓可以被遮蔽並保護而免於在方向性電漿製程的過程中被損壞。在一個實施例中，可以進行方向性電漿製程持續一段介於約1秒和約180秒之間的時間，以便將摻雜劑以介於約5E15離子/cm2和約5E16離子/cm2之間的摻雜濃度摻入鰭片結構411中。
在方向性電漿製程的過程中可以控制幾個製程參數。在一個實施例中，離子摻雜氣體混合物可以在方向性電漿製程的過程中被以介於約10sccm和約200sccm之間的流動速率供應到處理室中。用於供應離子摻雜氣體混合物的適當氣體包括AsH3、GaH3、SiH4、SiF4、GeH4、GeF4、CH4、CF4、AsF5、PF3、PF5、B2H6、BH3及類似物。諸如Ar、He、Kr、Ne等惰性氣體或諸如H2、N2、N2O、NO2等載氣也可以被供應到離子摻雜氣體混合物中。腔室壓力通常被保持在約0.1毫托和約50毫托之間，例如約5毫托。RF功率(例如電容性或感應RF功率)、DC功率、電磁能、或磁控濺鍍可以被供應到處理室200中，以協助在處理過程中解離氣體混合物。可以使用藉由施加DC或RF電偏壓到基板支座或到基板支座上方的氣體入口、或上述兩者所產生的電場來將由解離能產 生的離子加速前往基板。在一些實施例中，可以讓離子進行質量選擇或質量過濾製程，該製程可以包含使離子通過垂直於所需運動方向對準的磁場。為了離子化原子的目的，由RF功率提供的電場可以是電容性或感應性耦合的，而且可以是DC放電場或交流電場，例如RF場。或者，微波能量可以被施加到含有任何這些元素的離子佈植氣體混合物，以產生離子。在一些實施例中，含有高能離子的氣體可以是電漿。介於約50V和約10000V之間(例如約4000V)的電偏壓(峰對峰電壓)被施加到基板支座、氣體分配器、或上述兩者，以使離子以所需能量加速前往基板表面。在一些實施例中，電偏壓也被用於離子化離子佈植處理氣體。在其他的實施例中，第二電場被用來離子化製程氣體。在一個實施例中，頻率約2MHz的RF場被提供來離子化離子佈植處理氣體並以介於約100W和約10000W之間的功率電平偏壓基板支座。如此產生的離子通常將如上所述藉由偏壓基板或氣體分配器而被加速前往基板。
在一些實施例中，用以產生離子的功率可以是脈衝的。功率可以被施加到電漿源持續所需的時間，然後中斷所需的時間。功率循環可以被以所需的頻率和負載循環重複所需數量的循環。在一些實施例中，電漿可以被以介於約1Hz和約50,000Hz之間、例如介於約5000Hz和約10000Hz之間的頻率脈衝化。在其他的實施例中，電漿脈衝可以以介於約10%和約90%之間、例如介於約30%和約70%之間的負載循環(每個循環的供電時間對未供電時間之比)進行。在 一個實施例中，RF電源可以被以約100瓦至約5000瓦供應，並且偏壓功率可以被以約50瓦和約11000瓦之間供應。製程溫度可被控制在約5攝氏度和約650攝氏度之間。
在一個實施例中，摻雜氣體混合物可以包括含Ge氣體、含Ga氣體、含As氣體、含P氣體、含B氣體或含In氣體中之至少一者或更多者，使得第一型原子包括來自摻雜層422的Ge、Ga、As、P或In原子中之至少一者或更多者。在一個實例中，供應到摻雜氣體混合物的摻雜氣體為含Ge氣體。首先參照第5A圖形成在鰭片結構411之側壁410上的摻雜層422之放大圖，來自摻雜層422的第一型原子504可以摻入並附著在鰭片結構411A的側壁410上。主要形成鰭片結構411的第二型原子502仍在鰭片結構411的上部404中。換句話說，第二型原子502是來自包含基板238的材料，鰭片結構411最初是從基板238形成的。在摻雜氣體為含Ge氣體並且鰭片結構411是由矽材料製成的實施例中，來自摻雜層422的第一型原子504是Ge原子，並且主要來自鰭片結構411的第二型原子502是Si原子。鍺原子504最初位於鰭片結構411的側壁410上，而矽原子502仍是主要包含鰭片結構411之上部404(例如在鰭片結構411的中心區域)的主要成分。由於Ge原子504具有比Si原子502高的分子量，故第5A-5C圖中用以表示Ge原子504的特徵被圖示為具有比矽原子502更大的尺寸。
或者，取代方向性電漿製程的進行的是，如方塊305所指出的，也可以使用利用傳統離子佈植製程的離子摻雜製 程來提供離子到鰭片結構404中。傳統離子佈植製程可以在離子束處理室中進行，例如第8圖繪示的離子束處理室，或者可以視需要在任何適當的處理室中進行。
在方塊306，在離子被植入鰭片結構404之後，進行表面改性製程以在鰭片結構411的側壁410上形成表面改性層。表面改性製程可以是被進行以形成表面改性層的低溫氧化/氮化製程，該表面改性層例如在鰭片結構411之側壁410上的氧化/氮化層426，如第4C圖所示。低溫氧化/氮化製程消耗來自鰭片結構404的矽原子502，並幫助將Ge原子504往鰭片結構404的中心區域推進，如第5B圖的箭頭506所示。來自氧化/氮化層426的氧或氮原子從鰭片結構411橫向向外拉出矽原子502而與矽原子502反應，同時驅動Ge原子504向內前往鰭片結構411的中心並遠離側壁410。藉由這樣做，在鰭片結構411的上部404中的矽原子502可以被逐漸從中心拉出並與氧原子/氮原子反應，而在側壁410上形成氧化/氮化層426，並將Ge原子504留在鰭片結構411的中心，以取代先前被矽原子502佔據的原子位點。如此一來，矽原子502可以逐漸被Ge原子504轉換、取代及驅出，而留下主要由Ge原子504組成的鰭片結構411。
在一個實施例中，在方塊306的低溫氧化/氮化製程可以在適當的電漿處理室中進行，該電漿處理室包括第2A-2B圖、第7圖或第8圖繪示的處理室200、700、800。處理溫度被控制在低溫的範圍，例如低於攝氏950度。據信，低溫製程可以提供溫和的熱能來消耗矽原子502，並將矽原子502 橫向向外推往存在氧/氮原子的側壁410，以便在側壁410上形成氧化矽/氮化矽層426，而不會破壞由留在鰭片結構411中的Ge原子504形成的晶格結構。藉由這樣做，矽原子502可以被Ge原子504逐漸和保形地取代而不會形成界面位點或原子空位。在一個實施例中，製程溫度可以在約攝氏25度和約攝氏650度之間進行。
在一個實施例中，氧化/氮化製程可以在含電漿的環境中進行。氧化/氮化製程可以藉由使用處理氣體混合物來進行，以在處理環境中形成電漿來電漿處理鰭片結構411的側壁410。在一個實施例中，該處理氣體混合物包括含或不含惰性氣體的含氧氣體、含氮氣體中之至少一者。在一個實例中，含氧氣體被用來氧化側壁410。含氧氣體的適當實例包括O2、O3、H2O、NO2、N2O、及類似物。在另一個實例中，含氮氣體被用來氮化側壁410。含氮氣體的適當實例包括N2、N2O、NO2、NH3及類似物。與處理氣體混合物一起供應的惰性氣體之適當實例包括Ar、He、Kr、及類似物中之至少一者。在示例性實施例中，處理氣體混合物中供應的含氮或含氧氣體為流動速率介於約50sccm和約1000sccm之間的N2或O2氣體。
在氧化/氮化製程期間，可以調整幾個製程參數來控制氧化/氮化製程。在一個示例性實施例中，製程壓力被調整到介於約2毫托至約500毫托之間。可以施加RF偏壓功率，以在處理氣體混合物中保持電漿。例如，可以施加約10瓦至約500瓦的RF偏壓功率，以在處理室內保持電漿。可以施加在一頻率的RF電源，以在處理氣體混合物中保持電漿。基板 溫度被保持在約攝氏25度至約攝氏950度之間，例如在約攝氏400度和約攝氏950度之間。
應當注意的是，氧化/氮化製程的溫度可以在轉換製程期間進行調整和改變(即多步驟製程)。例如，當鰭片結構404逐漸變得富含Ge原子504時，可以降低氧化/氮化製程的溫度，以便防止富含Ge的鰭片結構404熔化。
在一個實施例中，當鰭片結構411中的矽原子502已大部分或全部被橫向向外拉出而與氧/氮原子反應、將鰭片結構411轉換為主要包括Ge原子504時(例如從第一型原子到第二型原子)，氧化/氮化製程便完成了，如第5C圖所示。值得注意的是，第5C圖繪示在轉換製程之後鰭片結構411具有Ge原子504，而且氧化/氮化層426被從鰭片結構411去除。在矽原子502大多數被Ge原子504取代或被轉換成Ge原子504之後，氧化/氮化製程的整體製程時間可以由時間模式來決定。在一個實例中，基板238進行約5秒至約5分鐘之間的氧化/氮化製程，取決於鰭片結構411的氧化/氮化速率、氣體的壓力和流動速率。例如，可以使基板238曝露於氧化/氮化製程持續約1秒至約120秒。在示例性實施例中，使基板238曝露於氧化/氮化製程持續約30秒或更短。
第6A-6C圖繪示矽原子502可以如何被轉換或強化以被轉換成Ge原子504的另一種類似機制。類似地，第6A圖繪示其中在硬光罩層412下形成有原始矽原子502的鰭片結構404。隨後，如以上所討論，來自方向性電漿製程(在方塊304)或來自離子佈植(摻雜)製程(在方塊305)的離子 可以提供從側壁410被插入鰭片結構404的Ge離子和H離子，如第6B圖所示。Ge離子可以處於GexHy的形式，其中x和y是整數，而氫離子可以處於H2、H+或H3 +的形式。不同種類的離子，包括GexHy、H2、H+或H3 +，都是從電漿提供的。在方向性電漿或離子佈植製程期間，先被插入鰭片結構404的離子可以被稍後插入的離子進一步往內推進到鰭片結構404的中心。如第6C圖中圈出的鰭片結構404側壁之放大視圖所示，先被插入鰭片結構404的Ge原子504a可以稍後被緻密化或被Ge原子504b或H2、H+或H3 +進一步擊入，如區域602所示，稍後被插入鰭片結構404，如箭頭604所示，稱為離子輔助沉積和摻雜(IADD)。藉由利用良好選擇的入射離子來將離子進一步擊入鰭片結構中，離子劑量可以提高，並且方向性沉積可以得到良好的控制，以獲得具有所需原子和材料的緻密化和高劑量鰭片結構404。
在方塊308，在氧化/氮化製程之後，進行氧化/氮化層去除製程以從鰭片結構411去除氧化/氮化層426，如第4D圖所示。在一個實施例中，氧化/氮化層426可以藉由乾蝕刻製程、濕蝕刻製程、或其他適當的蝕刻製程被從鰭片結構411去除。
在一個實施例中，氧化/氮化層去除製程可以藉由使用含碳氣體、含鹵素氣體或其他適當氣體作為蝕刻劑的乾蝕刻製程來進行。在本文繪示的一個具體實施例中，氧化/氮化層去除製程是藉由使用含NF3/NH3氣體來進行以去除氧化層，或藉由使用含CF4氣體來進行以去除氮化層。
在另一個實施例中，氧化/氮化層去除製程可以藉由將基板238浸泡、浸漬、淹沒或沉浸於包含溶於有機溶劑的過氧化物或其他適當蝕刻劑的溶液中來進行，以去除氧化/氮化層426。
在氧化/氮化層去除製程之後，也可以將硬光罩層412去除，可以在氧化/氮化層去除製程期間或在選擇性選擇的個別去除製程中進行，以去除硬光罩層412。
值得注意的是，可以重複進行在方塊306進行的低溫氧化/氮化製程及在方塊308的氧化/氮化層去除製程，如迴路310所指示，以重複地並逐漸地將鰭片結構404從第一型材料轉換為第二型材料，而不是一次性的轉換製程。可以改變在方塊306和方塊308之間的重複次數，並視需要地多，直到用於鰭片結構404的轉換製程完成。
在氧化/氮化層去除製程之後，可以視需要在鰭片結構411上形成附加的保形層450，以增加鰭片結構411的尺寸或視需要改變鰭片結構411的輪廓，如第4E圖所示。適當的保形層450之實例包括矽鍺(SiGe)、含Ge層、III-V族材料、摻雜或未摻雜的多晶矽材料、摻雜或未摻雜的非晶矽材料、摻雜的結晶矽材料及類似物。可以使用EPI沉積製程、CVD製程、ALD製程、或任何其他適當的沉積技術在鰭片結構411上形成保形層450。
第9A-9B繪示配置在基板238上的突出結構900之另一個實施例。突出結構900可以是如上所述的鰭片結構。或者，突出結構900可以是任何適當的結構，包括閘極結構、 接觸結構、或可以利用本文所述的轉換製程來將結構900中的第一型原子轉換為所需的第二型原子的任何結構。
結構900可以包括複合材料，該複合材料包括圖示為902a、902b、902c的第一型材料，並交錯有圖示為904a、904b、904c的第二型材料，如第9A圖所繪示。在一個實例中，圖示為902a、902b、902c的第一型材料為氧化矽材料，並且圖示為904a、904b、904c的第二型材料為矽材料。類似地，可以進行如方塊304所述的方向性電漿製程或如方塊305所述的離子摻雜製程，以提供、佈植、摻雜、或插入入射離子906(例如Ge離子、III族或V族離子、或其他適當的離子)通過側壁而進入結構900。藉由利用來自複合材料的第一型材料902a、902b、902c和第二型材料904a、904b、904c之間的不同材料性質，被摻雜或插入結構900的離子可以選擇性地只向外推出某些材料而在隨後的製程期間被去除，而不是形成在結構900中的每一種材料。例如，來自第一型材料902a、902b、902c的氧化矽可以不被轉換為主要包括插入的離子，因為來自第一型材料902a、902b、902c之氧化矽的矽原子與氧原子牢固地結合，而且在方塊306的後續氧化/氮化製程期間將不會被取代或驅出。相反地，來自第二型材料904a、904b、904c的矽原子可以被插入的離子轉換、驅出及向外推出，以在後續的氧化/氮化製程期間與氧原子或氮原子反應。藉由利用結構900中形成的複合材料，可以獲得優先或主要發生在某些材料上的選擇性轉換製程。在第9B圖繪示的實施例中，來自第二型材料904a、904b、904c的矽材料可 以被轉換成主要包括摻雜的離子/原子，例如Ge離子、III族或V族離子、或其他適當的離子，以便使用第三型材料908a、908b、908c來轉換第二型材料904a、904b、904c，該第三型材料例如Ge原子、III族或V族原子、或其他適當的原子。
第10A-10B圖繪示被形成在基板238上的突出結構1002之又另一個實施例。類似地，結構1002可以視需要被用來形成閘極結構、鰭片結構、接觸結構、或任何其他適當的結構。基板238可以具有形成在其上並被STI 406或絕緣材料圍繞的結構1002。類似地，可以進行如方塊304所述的方向性電漿製程或如方塊305所述的離子摻雜製程，以提供、佈植、摻雜、或插入入射離子1004(例如Ge離子、III族或V族離子、或其他適當的離子)通過側壁及/或外表面而進入結構1002。在側壁被插入的離子佔用之下，隨後可以利用摻雜的側壁作為種晶/成核層來進行磊晶沉積製程或其他適當的沉積製程，以促進生長/沉積製程。在第10B圖繪示的實施例中，含Ge層1006或III-V族層可以被磊晶沉積在結構1002的外表面上，而結構1002的其餘中央部1003仍具有原始材料沒有改變。
因此，提供了針對半導體晶片之鰭式場效電晶體(FinFET)的三維(3D)堆疊使用轉換製程形成具有所需材料的鰭片結構之方法。該方法利用轉換製程以藉由方向性電漿製程來將來自鰭片結構的第一型原子轉換成第二型原子。該方向性電漿製程提供第二型原子的來源來取代由第一型原子佔據的原子位點，並藉由熱擴散和化學反應使用第二型原 子轉換第一型原子。轉換之後，第一型原子被從鰭片結構驅出和去除，留下主要構成鰭片結構的第二型原子。因此，可以得到形成在鰭片結構中具有所需類型材料的鰭片結構，特別是針對半導體鰭式場效電晶體(FinFET)之三維(3D)堆疊的應用。
雖然前述係針對本發明之實施例，但在不偏離本發明之基本範圍下仍可設計出其他和進一步的實施例，而且本發明之範圍係由隨後的申請專利範圍所決定。

Claims (20)

  1. 一種在一基板上形成一鰭片結構的方法，包含以下步驟：在一鰭片結構上進行一方向性電漿製程，該鰭片結構由一基板形成，該基板主要包含一第一型原子，該方向性電漿製程在該鰭片結構之側壁上摻雜一第二型原子；進行一表面改性製程，以與該第一型原子反應而在該鰭片結構之該側壁上形成一表面改性層；以及在該表面改性製程期間在該鰭片結構中使用該第二型原子取代該第一型原子，直到該鰭片結構主要包含該第二型原子，其中該第二型原子為Ge、Ga、In、P或As原子之至少一者。
  2. 如請求項1所述之方法，其中進行該方向性電漿製程進一步包含以下步驟：以一介於約0度和60度之間的離子入射角將離子摻入該鰭片結構之該側壁中。
  3. 如請求項1所述之方法，其中該鰭片結構包括位於一頂表面上的一硬光罩層。
  4. 如請求項1所述之方法，其中該第一型原子為矽原子。
  5. 如請求項1所述之方法，其中該第二型原子為Ge原子。
  6. 如請求項1所述之方法，其中進行該表面改性製程進一步包含以下步驟：氧化或氮化該鰭片結構之該側壁。
  7. 如請求項6所述之方法，進一步包含以下步驟：藉由與來自該鰭片結構的該第一型原子反應，而在該鰭片結構之該側壁上形成一氧化層或一氮化層。
  8. 如請求項7所述之方法，其中在該鰭片結構之該側壁上形成一氧化層或一氮化層之步驟進一步包含以下步驟：從該側壁去除該氧化層或該氮化層。
  9. 如請求項8所述之方法，其中該氧化層或該氮化層係以一乾蝕刻製程從該側壁去除。
  10. 如請求項8所述之方法，進一步包含以下步驟：在從該鰭片結構去除該氧化層或該氮化層之後，從該鰭片結構去除一硬光罩層。
  11. 如請求項1所述之方法，其中該表面改性製程被控制於一低於約攝氏950度的溫度範圍。
  12. 如請求項1所述之方法，進一步包含以下步驟：在具有該第二型原子的該鰭片結構之一外表面上形成一保形層。
  13. 一種在一基板上形成一鰭片結構的方法，包含以下步驟：將第一型原子摻入一鰭片結構中，該鰭片結構被形成在一基板上並包括一第二型原子；氧化或氮化該鰭片結構以與由該基板形成的該第二型原子反應，從而在該鰭片結構上形成一氧化層或一氮化層；以及轉換該鰭片結構以使其主要具有該第一型原子，其中該第二型原子實質上形成為該氧化層或該氮化層。
  14. 如請求項13所述之方法，進一步包含以下步驟：從該鰭片結構去除該氧化層或氮化層。
  15. 如請求項13所述之方法，其中將該第一型原子摻入該鰭片結構中之步驟進一步包含以下步驟：以一介於約0度和約60度之間的入射角將該第一型原子摻入該鰭片結構之側壁中。
  16. 如請求項14所述之方法，其中從該鰭片結構去除該氧化層或氮化層之步驟進一步包含以下步驟：從該鰭片結構蝕刻該氧化層或氮化層。
  17. 如請求項16所述之方法，其中蝕刻該氧化層或氮化層之步驟進一步包含以下步驟：將基板溫度控制於低於約攝氏950度。
  18. 如請求項13所述之方法，其中該第一型原子包括Ge、Ga、As、In或P。
  19. 一種在一基板上形成一鰭片結構的方法，包含以下步驟：將第一型原子摻入一鰭片結構之側壁中，該鰭片結構被形成在一基板上，該鰭片結構主要由一第二型原子所形成；將該第一型原子擴散到一中心區域，其中該第二型原子位於該鰭片結構中；以及使用該第一型原子取代該第二型原子，直到該鰭片結構主要包含該第一型原子，其中該第一型原子為Ge、Ga、In、P或As原子之至少一者。
  20. 如請求項19所述之方法，進一步包含以下步驟：從該鰭片結構去除該第二型原子。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448717A (zh) 2014-06-26 2016-03-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
EP3021352B1 (en) * 2014-11-13 2020-10-07 IMEC vzw Method for reducing contact resistance in a transistor
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US9634141B1 (en) * 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US10269938B2 (en) * 2016-07-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a doped passivation layer
US10079180B1 (en) * 2017-03-14 2018-09-18 United Microelectronics Corp. Method of forming a semiconductor device
US10505019B1 (en) * 2018-05-15 2019-12-10 International Business Machines Corporation Vertical field effect transistors with self aligned source/drain junctions
US11328928B2 (en) * 2018-06-18 2022-05-10 Applied Materials, Inc. Conformal high concentration boron doping of semiconductors
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020786A1 (en) * 2007-06-25 2009-01-22 Interuniversitair Microelektronica Centrum Vzw (Imec) Semiconductor device
US20120070953A1 (en) * 2010-09-21 2012-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuits
US20120112248A1 (en) * 2010-11-08 2012-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885055B2 (en) 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
EP1519420A2 (en) 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Multiple gate semiconductor device and method for forming same
KR20070101058A (ko) 2006-04-10 2007-10-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 형성 방법
US7629220B2 (en) 2006-06-30 2009-12-08 Freescale Semiconductor, Inc. Method for forming a semiconductor device and structure thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020786A1 (en) * 2007-06-25 2009-01-22 Interuniversitair Microelektronica Centrum Vzw (Imec) Semiconductor device
US20120070953A1 (en) * 2010-09-21 2012-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuits
US20120112248A1 (en) * 2010-11-08 2012-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction

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