TWI600659B - 用於孔洞密封應用之經化學變化的碳矽烷 - Google Patents

用於孔洞密封應用之經化學變化的碳矽烷 Download PDF

Info

Publication number
TWI600659B
TWI600659B TW101143075A TW101143075A TWI600659B TW I600659 B TWI600659 B TW I600659B TW 101143075 A TW101143075 A TW 101143075A TW 101143075 A TW101143075 A TW 101143075A TW I600659 B TWI600659 B TW I600659B
Authority
TW
Taiwan
Prior art keywords
dielectric material
forming
dielectric
film
carbon
Prior art date
Application number
TW101143075A
Other languages
English (en)
Other versions
TW201335166A (zh
Inventor
大衛Ｊ 麥可拉克
詹姆斯Ｍ 布拉克威爾
傑弗瑞Ｄ 拜雷弗歐德
詹姆斯Ｓ 克拉克
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201335166A publication Critical patent/TW201335166A/zh
Application granted granted Critical
Publication of TWI600659B publication Critical patent/TWI600659B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02359—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the surface groups of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

用於孔洞密封應用之經化學變化的碳矽烷 發明領域
積體電路加工。
發明背景
現代積體電路使用導電互連來連接在晶片上的各別裝置或將外部訊號輸送及/或接收至該裝置。常見的互連型式包括連接至各別裝置的銅及銅合金互連(線)，包括經由通道互連的其它互連(線)。
一種形成互連特別是銅互連的方法係金屬鑲嵌方法。典型的金屬鑲嵌方法包括在介電質中對下層電路裝置諸如電晶體或互連形成一通道及一上覆溝槽。然後，以耐火性材料(諸如氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)或氮化鉭(TaN))阻障層內襯該通道及溝槽。在一個態樣中，提供該阻障層以抑制該互連材料擴散，其中該互連材料隨後將引進在該介電質中的通道及溝槽中。其次，可在該阻障層上形成一黏附層以改良隨後形成的導電互連對該阻障層或通道及/或溝槽之黏附力。合適的黏附層材料包括鈦(Ti)、鉭(Ta)及釕(Ru)。其次，將合適的種子材料沈積在該通道及溝槽壁上。合適於銅互連材料之沈積的種子材料包括銅(Cu)、鎳(Ni)、鈷(Co)及釕(Ru)。其次，藉由電鍍引進足夠量的互連材料(諸如銅)以填充該通道及溝槽並完成互連結構。一旦引進，可平坦化該互連結構及在該互連結構上引進介電材 料(包括層間介電材料)以合適地絕緣該結構。
在先前積體電路結構技藝中，使用來在裝置間及在互連線間形成介電層之常見的介電材料為二氧化矽(SiO2)。更近來的研究集中在最小化層間介電(ILD)的有效介電常數，如此對具有介電常數低於SiO2的材料已積聚明顯的考量。這些材料許多(諸如摻雜碳的氧化物(CDO))係多孔。
為了達到低介電常數的目標，典型的ILD膜孔隙度目標為超過30體積百分比。不幸的是，高度多孔的材料易在互連形成期間受金屬滲透影響，且存在於ILD內的金屬預計造成失敗比率(例如，介體破壞、高漏電流)增加。
現在抑制金屬滲透進入多孔ILD中的方法包括研究在金屬化前密封孔洞表面。不幸的是，這些方法未能覆蓋足夠大的孔洞尺寸、未能抵擋必要的熱處理、或趨向於增加該ILD的總介電常數。
本發明係提出一種方法，其包括：在包含複數個裝置的電路基材上，形成一包含表面孔隙度的介電材料；以第一反應物化學改質該介電材料表面的一部分；讓該表面之經化學改質的部分與一分子反應，該分子一旦反應將為熱穩定；及形成一包含該分子的膜，其中伴隨著該膜，該介電材料之表面孔隙度被減低。
100‧‧‧結構
110‧‧‧基材
120‧‧‧接觸點
130‧‧‧介電材料
135‧‧‧表面
140‧‧‧通道
145‧‧‧溝槽
150‧‧‧孔洞阻塞材料
155‧‧‧孔洞
165‧‧‧孔洞
175‧‧‧孔洞
180‧‧‧層
190‧‧‧導電材料
300‧‧‧計算裝置
302‧‧‧板子
304‧‧‧處理器
306‧‧‧通信晶片
圖1係顯示積體電路結構的一部分之截面側視 圖，且顯示在介電材料中形成至接觸點的通道及溝槽。
圖2顯示出圖1在介電材料層的表面上引進孔洞阻塞材料膜或皮後之結構。
圖3係一放大側視圖，其顯示出圖1在引進孔洞阻塞材料膜或皮前之介電材料表面的一部分，及闡明在該介電材料的表面中之孔洞及該表面已經改質或改變而包含矽烷醇基團。
圖4顯示出圖2在通道及溝槽中形成互連結構後之結構。
圖5顯示出形成孔洞阻塞材料膜或皮之方法的流程圖。
圖6例示一計算裝置的圖式例示。
較佳實施例之詳細說明
圖1顯示出積體電路結構的一部分之截面側視圖。該結構100包括基材110，例如，矽半導體材料(即，矽晶圓)或在絕緣體諸如玻璃上的半導體層。基材110在其表面處包括接觸點120。在一個具體實例中，該接觸點120係一在基材110上或中之裝置(例如，電晶體的閘極或接面等等)或互連層或線之一部分(例如，在金屬溝槽上的接觸點)。典型的積體電路諸如微處理器晶片可具有例如多重彼此由層間介電(ILD)材料(從基材算起ILD 0、ILD 1...ILD 5)分離之互連層或水平面。要察知於本文中所描述的技術可使用於不同層或水平面。
在圖1中，上覆於基材110的上方表面者(如所觀看)係介電材料130。在一個具體實例中，該介電材料130係一種具有介電常數小於二氧化矽的介電常數(kSiO2=3.9)之介電材料，一種”低k介電質”。合適於介電材料130的材料係具有例如孔隙度目標超過30體積百分比之多孔材料。合適的材料包括摻雜碳的氧化物(CDO)或包含碳、矽及氧的材料，但是可交替地具有一二氧化矽、摻雜氟的氧化物、碳矽烷、氧基碳矽烷、碳化矽、氮化矽、氧氮化矽、碳氟化合物(CFx)或烴(CHx)之組成物。
圖1顯示出通道140穿過介電材料130曝露出接觸點120(在裝置基材或下層互連線(諸如下層溝槽)上的接觸點)。圖1亦顯示出在通道140上於介電材料130的一部分中形成之溝槽145。溝槽及通道可根據已知技術藉由下列方式形成，例如，初始使用遮罩諸如光阻遮罩來限定出一用於通道開口的區域(例如，截面區域)及以合適的化學蝕刻該通道。然後，可移除該遮罩(例如，藉由氧電漿或溼式化學清潔以移除光阻)及第二遮罩圖形化來限定出例如一較大用於溝槽開口的區域(例如，較大的截面區域)。引進隨後的遮罩及蝕刻以形成溝槽145，然後移除該第二遮罩留下顯示在圖1中的基材。再者，該溝槽及通道之形成可顛倒(即，溝槽首先處理)。
如上述提到，已關心使用多孔介電材料諸如多孔碳、矽、氧基底(CDO)材料，金屬物種可能在例如互連加工期間滲入該介電材料中(例如，進入介電材料的孔洞中)。在 一個具體實例中，已描述出一種減少多孔介電材料的表面孔隙度之方法，其中藉由讓該材料的表面與一材料反應而單獨或以交聯的網狀物或基質阻塞在該材料的表面中之孔洞。阻塞孔洞意謂著該孔洞係完全經覆蓋或實質上足夠地經覆蓋，如此來自互連沈積的金屬物種無法明顯滲入該孔洞中。在一個具體實例中，該孔洞阻塞材料係一種熱穩定分子，其能與類似的分子交聯或聚合以在孔洞的至少一部分上或穿越其而形成一皮或膜。
圖2顯示出圖1在介電材料層130的表面上引進孔洞阻塞材料後之結構。在一個具體實例中，該孔洞阻塞材料150係碳矽烷分子，其與介電材料130層的表面反應且與其它分子交聯或聚合以形成一膜或皮而阻擋在該介電材料130層的表面上之孔洞，使其不由物種(例如，金屬物種)滲入，其中若沒有該孔洞阻塞材料150存在時，該物種可其它方面能滲入孔洞中。參照圖2之插入的圖解，在一個具體實例中，該孔洞阻塞材料150(諸如碳矽烷)選擇性藉由例如旋轉、氣相沈積或分子層沈積(MLD)技術沈積在介電材料130層的表面上，特別在隨後發生金屬沈積的區域中。插圖顯示出孔洞阻塞材料150以在此圖中之方式在介電材料130層的表面上形成，其鋪在孔洞155上(即，其阻擋進入孔洞155)。圖2顯示出孔洞阻塞材料150在介電材料130層的整體表面上(包括在通道140及溝槽145中的曝露表面)形成如為膜或皮。要察知此膜或皮不需要在整體表面上形成，而是可限制至預期金屬滲入的區域中，諸如與欲填充金屬材料 (諸如銅或銅合金)的溝槽145及通道140相關之孔洞。
在一個具體實例中，多孔介電材料諸如碳、矽及氧材料的介電材料130具有疏水性或不容易與孔洞阻塞材料諸如碳矽烷反應的趨勢。此外，在一個具體實例中，介電層表面諸如介電材料130表面初始地在想要孔洞阻塞材料膜或皮的區域中經改質或改變，以向那裏促進經由孔洞阻塞材料的化學鍵(例如，共價鍵)反應。典型來說，此改質或改變可係一化學改質，其中該介電層的表面經改質或改變以包含表面矽烷醇(Si-OH)基團。達成此的方法之一為在想要形成孔洞阻塞材料膜或皮的區域中使用光電漿處理(例如，氫或氧電漿)。矽烷醇基團將改質或改變介電材料表面，提供該介電材料在包含該矽烷醇基團的區域中更親水性同時剩餘介電材料係疏水。
圖3顯示出介電材料130表面的一部分之放大側視圖，及闡明典型在該介電材料的表面中之孔洞165及孔洞175。圖3顯示出介電材料130在表面改質以於該材料中形成矽烷醇基團表面後之表面135。如闡明，在一個具體實例中，想要該矽烷醇基團係在介電材料之表面上(如所觀看)形成而不在孔洞165或孔洞175內。以此方式，孔洞阻塞材料將較不可能在孔洞中形成(”孔洞填塞”)及介電材料130之孔隙度將不減低或將僅有最低限度地減低及不明顯地減低。此將矽烷醇侷限至表面135的成果可藉由控制電漿或其它處理達成。
一旦介電材料130的表面135經改質或改變以包 括表面矽烷醇時，表面135可與孔洞阻塞材料反應。在一個具體實例中，該孔洞阻塞材料係熱穩定的碳矽烷。就熱穩定性來說，想要該碳矽烷在溫度400℃的級數下穩定30分鐘或較長。要察知在形成積體電路結構(諸如微處理器晶片)時，在形成時所使用的加工操作可將該結構曝露至高溫(諸如400℃的溫度級數)。此外，為了製造在加工期間穩定且將抑制金屬物種滲透進介電材料130的孔洞中之孔洞阻塞材料膜或皮，該孔洞阻塞材料應該在該結構可曝露的溫度下熱穩定。
在一個具體實例中，該孔洞阻塞材料係將產生熱穩定膜的碳矽烷。合適的碳矽烷包括氯矽烷類、胺基矽烷類、矽烷終端的碳矽烷(例如，氫化矽烷(hydridosilanes))、及烷氧基終端的碳矽烷。合適的碳矽烷包括線性或分枝單體或寡聚物及環單體或寡聚物。典型的環化碳矽烷包括包含碳及矽原子之至少一個環結構的分子。
合適的碳矽烷可藉由多種方法沈積，包括旋轉、氣相沈積及分子層沈積。在一個具體實例中，想要最小化該孔洞阻塞材料存在於孔洞中以防止”多孔填塞”。最小化如上所述的多孔填塞的方法之一為限制表面改質或改變以促進孔洞阻塞材料鍵結。另一種方法為藉由孔洞阻塞材料的沈積方法。可使用旋壓方法傳送將不具有滲入介電材料孔洞趨勢的較大分子。可使用氣相沈積或分子層沈積來沈積可能滲入介電材料孔洞的較小分子，以限制孔洞填塞。
典型合適的碳矽烷包括下列： 氯矽烷類：
胺基矽烷類：
烷氧基終端的矽烷類：
氫基終端的矽烷類：
氯矽烷類容易水解或與矽烷醇基團反應。該反應如下進行：
胺基矽烷亦容易水解或與矽烷醇基團反應。此反應之闡明如下：
該氫基矽烷的Si-H基團可在中或高溫下與矽烷醇基團反應、可係酸或鹼催化、或可由路易士酸觸媒(諸如三五氟苯基硼，B(C6F5)3)促進。
一旦該碳矽烷分子(例如，氯矽烷、胺基矽烷)鍵結至該介電材料(例如，透過與表面矽烷醇反應)，該等分子強烈地彼此吸引，及於水存在下，該碳矽烷分子縮合成聚 合物以在該介電材料的表面上形成膜或皮。亦可在多孔介電材料的表面上引進除了與表面矽烷醇反應所需要的量外之量的碳矽烷分子以形成想要的皮或膜(例如，在介電材料130的表面135上之皮或膜150，參見圖2)。對氫基終端的矽烷之情況來說，可能的是，可於路易士酸觸媒(諸如三五氟苯基硼)存在下，以醚(例如，二乙基醚(Et2O))、矽氧烷(例如，四乙基正矽酸鹽(TEOS))或烷氧基終端的碳矽烷取代水來促進碳矽烷分子縮合成聚合物。
如上述提到，可使用多種方法來引進該碳矽烷。這些方法包括藉由旋轉、氣相沈積或分子層沈積引進碳矽烷。典型如下進行包含氯矽烷的分子層沈積。初始，讓氯矽烷單體分子與介電層表面反應(例如，與表面矽烷醇-釋放HCl)。一旦反應，加入水以將該共價鍵結單體的任何剩餘Si-Cl鍵結轉換成Si-OH基團(釋放HCl)。已鍵結的碳矽烷分子之Si-OH基團現在係其它氯矽烷分子包括毗連已鍵結的分子與隨後引進的分子之反應位置。再者，二個鄰接的Si-OH位置可經由溶膠凝膠機制縮合以形成交聯的Si-O-Si鍵及釋放H2O。碳矽烷分子與水的交替隨後劑量將建立一可跨越在多孔介電材料中的開放孔洞之聚合物及/或多層。分子層沈積方法提供以共價鍵結的熱穩定碳矽烷膜跨越任意尺寸的孔洞之能力。
在介電材料130表面135的想要區域上形成多孔阻塞材料膜或皮150後，可進行該積體電路結構的進一步加工。典型來說，可將阻障層、黏附層及種子層引進至通道 140及溝槽145，接著沈積導電互連材料(諸如銅金屬或銅合金，例如，銅-錫(CuSn)、銅-鋁(CuAl)、銅-銦(CuIn)等等)。金屬可藉由沈積(例如，參見化學氣相沈積)或電鍍引進。
圖4顯示出在沿著通道140及溝槽145的側壁引進層180後之結構100。該層180可係下列之複合層：阻障層，例如，氮化鉭(TaN)、氮化鉭矽(TaSiN)、氮化鈦(TiN)；黏附層，鈦(Ti)、鉭(Ta)或釕(Ru)；及銅的種子層。然後，在通道140及溝槽145中引進(例如，經由電鍍)導電材料190(例如，銅或銅合金)。一旦將導電材料190引進通道140及溝槽145中，可平坦化結構100的上表面(如所觀看)，及若必要時，可引進額外的介電質及互連層，例如，典型的微處理器可具有最高10層由介電材料電絕緣的互連層或線。
圖5顯示出一流程圖，其描述出一種用以改質多孔介電質表面的方法。在方法200中，初始地在電路基材上形成一介電材料(方塊210)，該介電材料可係一在基材上或在互連線間形成之層間介電(ILD)。額外的加工可包括在介電材料中形成一個以上的通道及溝槽。
一旦在電路基材上形成介電材料，該介電材料表面的一部分可經改變或改質以提供該表面對另一種材料的反應性(方塊220)。在一個具體實例中，該介電材料可藉由在想要的區域中引進表面矽烷醇而改變或改質，諸如在表面上但不在孔洞中的表面上之區域。
一旦介電材料表面的區域經改質，方法200描述出該表面之改質部分與熱穩定分子反應(方塊230)。如上述 提到，一種合適的熱穩定分子種類係碳矽烷，其在400℃的溫度級數下安定至少30分鐘。碳矽烷將與該介電質之經改質或改變的表面反應(例如，與表面矽烷醇類反應)及與之形成共價鍵。在與該表面反應後，該碳矽烷分子可與其它共價鍵結的分子或向那裏加入的額外分子交聯及聚合。該交聯或聚合的材料在該介電材料的表面上形成一孔洞阻塞膜或皮(方塊240)。要察知該孔洞阻塞膜或皮不需要連續穿越介電材料表面或甚至介電材料表面之想要的區域。該孔洞阻塞膜或皮足夠地阻塞在想要的區域中之孔洞，使得不由例如金屬滲入即足夠。
圖6闡明根據一個實施之計算裝置300。該計算裝置300裝有板子302。該板子302可包括一些構件，包括但不限於處理器304及至少一個通信晶片306。處理器304物理及電連接至板子302。在某些實施中，該至少一個通信晶片306亦物理及電連接至板子302。在進一步實施中，通信晶片306係處理器304的部分。
依其應用而定，該計算裝置300可包括可或可不物理及電連接至板子302的其它構件。這些其它構件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸摸式螢幕顯示器、觸摸式螢幕控制器、電池、聲音編碼解碼器、影像編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、迴轉儀、擴音機、照相機及大量儲存裝置(諸如硬碟機、 光碟(CD)、數位多功能光碟(DVD)等等)。
通信晶片306能夠無線通信以將資料傳遞至計算裝置300及從其傳遞出。用語”無線”及其衍生字可使用來描述電路、裝置、系統、方法、技術、通信通道等等，其可透過使用調變的電磁輻射經由非實體媒體傳遞資料。該用語不意味著相關裝置不包括任何電線，雖然在某些具體實例中，它們可不包括。通信晶片306可執行一些無線標準或協定之任何，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、和任何其它標明為3G、4G、5G及超過的無線協定。該計算裝置300可包含複數個通信晶片1006。例如，第一通信晶片可專用於較短範圍的無線通信，諸如Wi-Fi及藍芽；及第二通信晶片可專用於較長範圍的無線通信，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算裝置300的處理器304包括封裝在處理器304內的積體電路晶粒。在某些實施中，該處理器的積體電路晶粒包括一種以上的裝置，諸如電晶體或金屬互連，其根據上述實施形成，其中使用多孔介電材料作為一層以上的層間介電(ILD)層，及該多孔介電層表面的部分包含孔洞阻塞連續或不連續(例如，在穿越一個以上的孔洞之可區別的表面區域中形成)膜或皮。用語”處理器”可指為任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以 將該電子資料轉換成其它可貯存在暫存器及/或記憶體中的電子資料。
通信晶片306亦包括封裝在通信晶片306內的積體電路晶粒。根據另一個實施，該通信晶片的積體電路晶粒包括一種以上的裝置，諸如電晶體或金屬互連，其根據上述實施形成，其中使用多孔介電材料作為一層以上的層間介電(ILD)層，及該多孔介電層表面的部分包括一孔洞膜或皮。
在進一步實施中，安裝在計算裝置300內的另一種構件可包括包含一種以上的裝置之積體電路晶粒，諸如電晶體或金屬互連，其根據上述實施形成，其中使用多孔介電材料作為一層以上的層間介電(ILD)層及該多孔介電層表面的部分包括一孔洞膜或皮。
在多種實施中，該計算裝置300可係膝上型輕便電腦、隨身型易網機、筆記型電腦、超輕薄筆電、智慧型手機、輸入板、個人數位助理(PDA)、超級移動PC、行動電話、桌上型電腦、伺服器、列印機、掃瞄器、監視器、機上盒、娛樂控制單元、數位照相機、可攜帶式音樂播放機或數位錄影錄音機。在進一步實施中，該計算裝置300可係處理資料的任何其它電子裝置。
在上述說明中，為了解釋的目的，已經提出許多具體細節以提供該等具體實例的完全了解。但是，將由熟習該項技術者明瞭，可沒有某些這些具體細節而實施一個以上的其它具體實例。所描述的特別具體實例不提供限制 本發明而是闡明本發明。本發明之範圍不欲由上述提供的特定實施例決定而是僅由下列申請專利範圍決定。在其它例子中，已經以方塊圖形式顯示出熟知的結構、裝置及操作或沒有細節以避免混淆本說明之了解。若適當地考慮時，參考數字或參考數字的界限部分已經在圖形當中重覆以指示出相應或類似元件，其可選擇性具有類似特徵。
亦應該察知遍及本專利說明書參照至”一個具體實例”、”具體實例”、”一個以上的具體實例”或”不同具體實例”例如意謂著可在本發明之實施中包括特別的特徵。類似地，應瞭解為了簡化本揭示及輔助了解多種發明態樣的目的，在本說明中，多種特徵有時一起歸納在其單一具體實例、圖形或說明中。但是，本揭示之方法不欲解釋為反映出本發明需要比在每個請求項中明確敘述者更多特徵的意圖。而是，當下列申請專利範圍反映時，發明態樣可呈少於單一揭示的具體實例之全部特徵的狀態。因此，接著詳細說明的申請專利範圍藉此明確地併入此詳細說明中，且每個請求項獨立性如為本發明的分別具體實例。
100‧‧‧結構
130‧‧‧介電材料
135‧‧‧表面
140‧‧‧通道
145‧‧‧溝槽
150‧‧‧孔洞阻塞材料
180‧‧‧層
190‧‧‧導電材料

Claims (18)

  1. 一種用以形成一介電材料之方法，其包括：在包含複數個裝置的電路基材上，形成一包含表面孔隙度的該介電材料，該介電材料的一表面上包含顯露出複數個孔洞的表面；使用氫或氧電漿，相對於該等複數個孔洞選擇性地化學改質該介電材料的該表面的一部分；讓該表面之經化學改質的該部分與一分子反應，一旦反應將為熱穩定；及形成一包含該分子的膜，其中伴隨著該膜，該介電材料之該表面孔隙度被減低，其中形成該膜包含在該介電材料的該表面上而不在該等孔洞中形成膜。
  2. 如申請專利範圍第1項之方法，其中該化學改質該介電材料之該表面的該部分包括使該部分更具親水性。
  3. 如申請專利範圍第1項之方法，其中該化學改質該介電質之該表面的該部分包括在該部分上形成矽烷醇基團。
  4. 如申請專利範圍第1項之方法，其中形成該膜包括形成一包含該熱穩定分子的聚合物。
  5. 如申請專利範圍第1項之方法，其中該分子包含碳矽烷。
  6. 如申請專利範圍第5項之方法，其中該碳矽烷係氯矽烷、胺基矽烷或氫化矽烷(hydridosilane)之一種。
  7. 如申請專利範圍第1項之方法，其中該電路基材包含至複數個裝置之多者的互連結構，且形成該介電材料包括在該互連結構上形成該介電材料。
  8. 一種用以形成一介電材料之方法，其包括：在包含複數個裝置的電路基材上，形成包含具有孔洞於其中的一表面之該介電材料；使用氫或氧電漿，選擇性地化學改質該介電材料之該表面的一部分；讓一熱穩定的碳矽烷與經化學改質的該表面部分反應；及在經化學改質之該表面的該部分上形成一孔洞阻塞膜，其中形成該膜包含在該介電材料的該表面上而不在該等孔洞中形成該膜。
  9. 如申請專利範圍第8項之方法，其中該碳矽烷係氯矽烷。
  10. 如申請專利範圍第8項之方法，其中該碳矽烷係胺基矽烷。
  11. 如申請專利範圍第8項之方法，其中該碳矽烷係氫化矽烷(hydridosilane)。
  12. 如申請專利範圍第8項之方法，其中化學改質該介電材料之該表面的該部分包括在該部分上形成矽烷醇基團。
  13. 如申請專利範圍第8項之方法，其中該電路基材包含至 複數個裝置之多者的互連結構，且形成該介電材料包括在該互連結構上形成該介電材料。
  14. 一種電子設備，其包括：一包含複數個裝置的電路基材；複數條互連線，其等配置在與該複數個裝置之多者耦合的複數層中；及複數層介電層，其等配置在該等複數條互連線間；其中該等介電層之至少一層包含一多孔材料，其定義出相對於該複數個裝置的一基部及一表面，且該表面比該基部更親水及該表面選擇性地包含一碳矽烷於其中之孔洞阻塞材料，該孔洞阻塞材料相對於自該表面顯露出來的孔洞而與該等介電層之至少一層的材料化學反應，且該孔洞阻塞材料不存在於自該表面顯露出來的孔洞本身中。
  15. 如申請專利範圍第14項之設備，其中該孔洞阻塞材料係以阻塞其他於該表面中暴露孔洞的量而存在。
  16. 如申請專利範圍第14項之設備，其中該孔洞阻塞材料係與該多孔材料之表面反應。
  17. 如申請專利範圍第14項之設備，其中該孔洞阻塞材料包含一包括碳及矽原子之至少一個環結構的分子結構。
  18. 如申請專利範圍第14項之設備，其中該孔洞阻塞材料在溫度攝氏400度下係熱穩定。
TW101143075A 2011-12-22 2012-11-19 用於孔洞密封應用之經化學變化的碳矽烷 TWI600659B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/066977 WO2013095539A1 (en) 2011-12-22 2011-12-22 Chemically altered carbosilanes for pore sealing applications

Publications (2)

Publication Number Publication Date
TW201335166A TW201335166A (zh) 2013-09-01
TWI600659B true TWI600659B (zh) 2017-10-01

Family

ID=48669180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101143075A TWI600659B (zh) 2011-12-22 2012-11-19 用於孔洞密封應用之經化學變化的碳矽烷

Country Status (3)

Country Link
US (1) US9269652B2 (zh)
TW (1) TWI600659B (zh)
WO (1) WO2013095539A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2884523B1 (en) * 2013-12-16 2020-02-05 IMEC vzw Method for activating a porous layer surface
US9406615B2 (en) * 2013-12-24 2016-08-02 Intel Corporation Techniques for forming interconnects in porous dielectric materials
KR102341710B1 (ko) 2014-11-25 2021-12-22 삼성전자주식회사 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법
US10062564B2 (en) * 2014-12-15 2018-08-28 Tokyo Electron Limited Method of selective gas phase film deposition on a substrate by modifying the surface using hydrogen plasma
US9881833B1 (en) * 2016-10-26 2018-01-30 International Business Machines Corporation Barrier planarization for interconnect metallization
WO2018125201A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Synthesis of polycarbosilanes and derivitization to high density sic fill material
US10714604B2 (en) 2018-06-25 2020-07-14 Intel Corporation Quantum dot devices with multiple dielectrics around fins

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629412A (en) * 2005-02-15 2006-08-16 Air Prod & Chem Method for defining a feature on a substrate
TW200732498A (en) * 2005-10-20 2007-09-01 Advanced Tech Materials Nanoporous low-k films with infiltrated porosity
TW200845212A (en) * 2007-02-15 2008-11-16 Air Prod & Chem Activated chemical process for enhancing material properties of dielectric films

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015150B2 (en) * 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
WO2007095972A1 (en) * 2006-02-24 2007-08-30 Freescale Semiconductor, Inc. Semiconductordevice including a coupled dielectric layer and metal layer, method of fabrication thereof, and passivating coupling material comprissing multiple organic components for use in a semiconductor device
EP2857549A3 (en) * 2007-04-09 2015-07-15 President and Fellows of Harvard College Chemical vapour deposition of thin films using metal amidinate precursors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629412A (en) * 2005-02-15 2006-08-16 Air Prod & Chem Method for defining a feature on a substrate
TW200732498A (en) * 2005-10-20 2007-09-01 Advanced Tech Materials Nanoporous low-k films with infiltrated porosity
TW200845212A (en) * 2007-02-15 2008-11-16 Air Prod & Chem Activated chemical process for enhancing material properties of dielectric films

Also Published As

Publication number Publication date
TW201335166A (zh) 2013-09-01
WO2013095539A1 (en) 2013-06-27
US9269652B2 (en) 2016-02-23
US20130320520A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
TWI600659B (zh) 用於孔洞密封應用之經化學變化的碳矽烷
US11587827B2 (en) Conformal low temperature hermetic dielectric diffusion barriers
US9123727B2 (en) Airgap interconnect with hood layer and method of forming
US6836017B2 (en) Protection of low-k ILD during damascene processing with thin liner
US6919636B1 (en) Interconnects with a dielectric sealant layer
KR20120030782A (ko) 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법
US20130119543A1 (en) Through silicon via for stacked wafer connections
JP2007059660A (ja) 半導体装置の製造方法および半導体装置
CN110024106B (zh) 带有转化的衬里的自对准硬掩模
US6525428B1 (en) Graded low-k middle-etch stop layer for dual-inlaid patterning
KR20160110945A (ko) 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들
JP2002231808A (ja) 半導体装置及びその製造方法
JP2005033164A (ja) 半導体素子の銅配線形成方法
US8298942B2 (en) Method for forming electric vias
JP2009188101A (ja) 半導体装置及びその製造方法
KR100546940B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100571386B1 (ko) 반도체 소자의 구리 배선 및 그의 제조 방법
CN104752332A (zh) 互联结构及其形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees