TWI600270B - 振盪裝置 - Google Patents

Description

振盪裝置

本發明是有關於一種振盪裝置，所述振盪裝置使用了晶體振子，且對晶體振子所放置的環境的溫度進行檢測，並根據溫度的檢測結果來修正輸出頻率的設定值。

在基地台或中繼站等中，要求廉價使用極高穩定度的時鐘信號(clock signal)，為了應對該要求，本申請的申請人提出如下的溫度補償晶體振盪器(Temperature Compensated Crystal Oscillator，TCXO)：將與2個晶體振子的振盪頻率差相應的值作為溫度檢測值而掌握，並利用該溫度檢測值來修正振盪裝置的設定頻率(專利文獻1)。

該振盪裝置是在以下的時機(timing)產生脈衝，所述時機是將作為一方的晶體振子的振盪輸出的脈衝、利用作為另一方的晶體振子的振盪輸出的脈衝加以鎖存的時機，且將該脈衝的串(pulse train)放入至鎖相回路(phase-locked loop，PLL)中，從而將溫度檢測值作為數位值而生成。

然而，利用正反器(flip flop)將脈衝加以鎖存的動作為非同步，因此有產生不穩定區間的可能性。作為其因素，列舉如下：在將輸入數據以時鐘的邊緣加以鎖存時，鎖存的邊緣的前後固定時間需要保持輸入數據，但因時鐘與輸入數據大致同時變化而輸出變得不穩定。而且，除產生 所述不穩定區間外，也會出現PLL中所使用的直接數位式頻率合成器(Direct Digital Synthesizer，DDS)的波形粗糙等情況，另外還會出現：在將與2個晶體振子的振盪頻率差相應的值量子化(quantization)時的階段產生雜訊的情況，結果，經量子化的值中產生不均。換句話說，在應檢測的溫度與經量化的值之間的相關關係中，產生瞬間誤差。

因此，利用累積平均化電路，對由所述PLL獲得的溫度檢測值在預先設定的時間內將輸入值進行平均化，即便產生所述瞬間誤差也可將其消除。然而，在累積平均化電路的累積數少的情況下，溫度檢測值的不均增大，設定頻率的修正值的不均增大，因此，振盪裝置的振盪輸出的相位雜訊劣化。另一方面，在累積平均化電路的累積數多的情況下，在因累積時間延長而溫度檢測值單調增加或者單調減少時，1次更新時的溫度檢測值(頻率差量)的變化量增大。因此，設定頻率的修正值的變化量增大，所述相位雜訊仍劣化。

另外，當在運算設定頻率的修正值的後段的電路中，採用用以避免相位雜訊的劣化的構成時，有電路規模增大的缺陷。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2012-170050號公報

本發明在所述情況下完成，其目的在於提供一種技術，該技術是在將溫度檢測值作為數位值而求出，並根據該數位值修正輸出頻率的設定值的振盪裝置中，能夠抑制由數位值的變動而引起的振盪輸出的相位雜訊的劣化。

本發明為一種振盪裝置，根據晶體振子所放置的環境溫度的檢測結果來修正輸出頻率的設定值，所述振盪裝置的特徵在於包括：振盪器輸出用的振盪電路，與振盪器輸出用的晶體振子連接；溫度檢測部，對所述環境溫度進行檢測並輸出與溫度檢測值相對應的數位值；累積部，將所述數位值根據指定的累積數而加以累積；捨入處理部，對由所述累積部累積而得的數位值，根據所指定的捨入量來進行捨入處理；數位濾波器，構成為被輸入由所述捨入處理部獲得的數位值，步階響應從零開始逐漸增大，並收斂為作為輸入值的步進值；以及修正值獲取部，根據所述數位濾波器的輸出值，獲取因所述環境溫度不同於基準溫度而產生的所述振盪電路的振盪頻率的頻率修正值，所述振盪裝置構成為根據由所述修正值獲取部求出的所述頻率修正值來修正所述輸出頻率的設定值。

本發明以如下的振盪裝置作為對象，該振盪裝置將溫度檢測值作為數位值而求出，對該數位值加以累積，並根據將該累積值平均化(捨入處理)而獲得的數位值來修正輸出頻率的設定值。而且，在進行累積平均化的處理部的後段設置著數位濾波器，該數位濾波器構成為步階響應從零開始逐漸增大並收斂為作為輸入值的步進值，根據數位濾波器的輸出值來求出設定頻率的修正值。因此，可將後段的電路規模抑制得小，並抑制由數位值的變動所引起的振盪輸出的相位雜訊的劣化。

1‧‧‧第一振盪電路

2‧‧‧第二振盪電路

3‧‧‧頻率差檢測部

4‧‧‧修正值運算部(修正值獲取部)

5‧‧‧加熱器電路

6、83-1~83-n‧‧‧加法部

7‧‧‧數位濾波器

10‧‧‧第一晶體振子

11、12、21、22‧‧‧電極

20‧‧‧第二晶體振子

30‧‧‧記憶體

31‧‧‧正反器電路

32‧‧‧單觸發電路

33‧‧‧鎖存電路

34‧‧‧環路濾波器

35、60、71、74‧‧‧加法部

36‧‧‧DDS電路部

37‧‧‧累積平均化處理部

61‧‧‧第二環路濾波器

62‧‧‧D/A轉換部

72‧‧‧延遲電路

73‧‧‧捨入處理部

81-1~81-n‧‧‧乘法部(捨入處理部)

82-1~82-n‧‧‧延遲電路

100‧‧‧電壓控制振盪器

200‧‧‧控制電路部

201‧‧‧DDS(DDS電路部)

204‧‧‧分頻器、電荷泵

205‧‧‧相位頻率比較部

206‧‧‧環路濾波器

A~E‧‧‧各部

f1、f1r、f2、f2r‧‧‧頻率

△fr‧‧‧基準溫度時的f1(f1r)與f2(f2r)的差分

k1~kn‧‧‧小於1的值

Xb‧‧‧晶體片

△F‧‧‧頻率差檢測部的輸出

圖1是表示本發明的實施方式的整體構成的方框圖。

圖2是表示本發明的實施方式的頻率差檢測部的方框圖。

圖3是表示圖2所示的電路的一部分的輸出的波形圖。

圖4A~圖4C是示意性地表示圖2所示的包含DDS電路部的環路中未進行鎖定的狀態的各部的波形圖。

圖5A~圖5C是示意性地表示圖2所示的包含DDS電路部的環路中進行鎖定的狀態的各部的波形圖。

圖6A、圖6B是關於與所述實施方式相對應的實際的裝置的所述環路的各部的波形圖。

圖7是表示頻率差檢測部的數位濾波器的方框電路圖。

圖8是將表一所示的時間序列數據作為波形圖而表示的曲線。

圖9是針對所述數位濾波器來表示將捨入量作為參數而改變時的脈衝響應時的時間序列數據的說明圖。

圖10是表示第一振盪電路的頻率f1及第二振盪電路的頻率f2與溫度的關係的頻率溫度特性圖。

圖11是表示將f1的變化率及f2的變化率分別以基準溫度下的值歸一化所得的值與溫度的關係的頻率溫度特性圖。

圖12是表示OSC1和OSC2的差分與溫度的關係的頻率溫度特性圖。

圖13是表示頻率差檢測部的數位輸出值與溫度的關係的特性圖。

圖14A、圖14B是表示作為比較例的振盪裝置的相位雜訊特性的特性圖。

圖15A、圖15B是表示本發明的實施方式的振盪裝置的相位雜訊 特性的特性圖。

圖16是表示數位濾波器的另一例的方框電路圖。

[實施方式的概要]

在對本發明的實施方式的詳情進行說明之前，簡單敘述本實施方式的概要。圖1中符號200所示的部分在本說明書中稱作控制電路部，但實際上為一般利用PLL的具有振盪功能的電路。符號201為輸出PLL中所使用的參考信號的直接數位式頻率合成器(Direct Digital Synthesizer,DDS)。

用以使該DDS運行的時鐘信號，使用的是：圖1中由符號1表示的第一振盪電路的振盪輸出。因此，結果是，為了使來自電壓控制振盪器100的輸出(該輸出在該例中，相當於作為產品的振盪輸出)穩定，而需要使所述時鐘信號穩定。

因此，為了使第一振盪電路1的振盪輸出穩定，對第一振盪電路1的晶體振子所放置的環境的溫度進行檢測，並根據溫度檢測值來進行與電壓控制振盪器100的輸出頻率的設定值相當的頻率設定值的修正。頻率設定值是由計算機讀取記憶體30內的數據而加以輸出。即，本實施方式的振盪裝置為溫度補償晶體振盪器(TCXO)。

關於溫度檢測信號，通過事先掌握：與2個晶體振子10及晶體振子20的振盪頻率的差分相當的值和溫度的關係，而使用與該差分相當的值。關於與所述振盪頻率的差分相當的值將於以後進行敘述，為了避免用語的複雜性，而使用將求出該值的部分稱作頻率差檢測部3的用語。

此外，本實施方式中，為了使晶體振子所放置的環境的溫度固定 化而設置作為加熱部的加熱器電路5，將相當於溫度檢測值的頻率差檢測部3的輸出△F用於加熱器電路5的控制。因此，本實施方式的振盪裝置為：具備TCXO的功能及恒溫晶體振盪器(Oven Controlled Crystal Oscillator，OCXO)的功能、且具有極高可靠性的振盪裝置。另外，在不具備OCXO的功能的情況下也可應用本發明。

而且，本實施方式中，在由頻率差檢測部3如後述般利用PLL而生成相當於溫度檢測值的已述的△F後，對所生成的溫度檢測值進行累積平均處理，並進一步利用數位濾波器而進行整流化。

[實施方式的整體說明]

接著，對本發明的實施方式的整體進行詳細說明。圖1是表示應用本發明的實施方式的晶體振盪器而構成的振盪裝置的整體的方框圖。該振盪裝置作為輸出所設定的頻率的頻率信號的頻率合成器而構成，且該振盪裝置包括：電壓控制振盪器100，使用了晶體振子；控制電路部200，構成該電壓控制振盪器100的PLL；晶體振盪器(未標注符號)，生成用以使DDS 201運行的時鐘信號，所述DDS 201用以生成所述PLL的參考信號；作為加熱部的加熱器電路5，用以對該晶體振盪器的晶體振子10、晶體振子20所放置的環境的溫度進行調整。

而且，該振盪裝置還包括：溫度補償部，進行輸入到控制電路部200的基準時鐘的溫度補償。也未對溫度補償部標注符號，所述溫度補償部相當於圖1中的控制電路部200的左側部分，且與用以控制所述加熱器電路5的電路部分共用化。

控制電路部200利用相位頻率比較部205來對從DDS電路部201輸出的參考(參考用)時鐘、與經分頻器204將電壓控制振盪器100的輸出分頻所得的時鐘的相位加以比較，將作為其比較結果的相位差經電荷泵 (charge pump)202而類比化。經類比化的信號被輸入到環路濾波器206中，且進行控制使得PLL(Phase locked loop)穩定。因此，控制電路部200也可以說是PLL部。此處，DDS電路部201將從後述的第一振盪電路1輸出的頻率信號用作基準時鐘，並被輸入用以輸出目標頻率的信號的頻率數據(數位值)。

然而，因所述基準時鐘的頻率具有溫度特性，所以為了消除該溫度特性而由加法部60將與後述的頻率修正值相對應的信號加上輸入到DDS電路部201的所述頻率數據。通過對輸入到DDS電路部201的頻率數據進行修正，基於基準時鐘的溫度特性變動量的DDS電路部201的輸出頻率的溫度變動量得以消除，結果，參考用時鐘的頻率相對於溫度變動穩定，從而來自電壓控制振盪器100的輸出頻率變得穩定。

本發明的實施方式的振盪裝置包括：第一晶體振子10及第二晶體振子20，所述第一晶體振子10及第二晶體振子20使用共用的晶體片Xb而構成。即，例如將帶狀的晶體片Xb的區域在長度方向上分割為2個，並在各分割區域(振動區域)的表背兩面設置激振用的電極。因此，由一方的分割區域與一對電極11、電極12而構成第一晶體振子10，由另一方的分割區域與一對電極21、電極22構成第二晶體振子20。因此，第一晶體振子10及第二晶體振子20能夠熱耦合。作為晶體片Xb，在該例中使用AT切割型晶體片。

第一晶體振子10及第二晶體振子20上分別連接著第一振盪電路1及第二振盪電路2。所述振盪電路1、振盪電路2的輸出均可例如為晶體振子10、晶體振子20的諧波(overtone)(高次諧波)，也均可為基波(basic wave)。在獲得諧波的輸出的情況下，例如可在包含晶體振子與放大器的振盪環路內設置諧波的調諧電路(tuning circuit)，並使振盪環路以諧波振盪。 或者，使振盪環路以基波振盪，在振盪段的後段，例如在作為考畢茲(Colpitts)電路的一部分的放大器的後段設置C級放大器，由該C級放大器使基波畸變(distortion)並且在C級放大器的後段設置調諧到諧波的調諧電路，結果，均可從振盪電路1、振盪電路2例如輸出三次(third-order)諧波的振盪頻率。

此處，如果為了方便起見而設為：從第一振盪電路1輸出頻率f1的頻率信號，從第二振盪電路2輸出頻率f2的頻率信號，那麼頻率f1的頻率信號作為基準時鐘而供給到所述控制電路部200。符號3為頻率差檢測部，如果概略地說，那麼該頻率差檢測部3為用以提取f2-f1-△fr的電路部，所述f2-f1-△fr是如下兩個值的差分，即，f1與f2的差分、及△fr。△fr為基準溫度例如25℃時的f1(f1r)與f2(f2r)的差分。如果列舉f1與f2的差分的一例，則例如為數兆赫(MHz)。本發明通過利用頻率差檢測部3來計算△F而成立，所述△F是如下兩個值的差分，即，與f1和f2的差分相對應的值、及與基準溫度例如25℃時的f1與f2的差分相對應的值。本實施方式的情況下，如果更詳細地說，則由頻率差檢測部3獲得的值為{(f2-f1)/f1}-{(f2r-f1r)/f1r}。然而，附圖中省略了對頻率差檢測部3的輸出的表示。

圖2表示頻率差檢測部3的具體例。符號31為正反器電路((Flip/Flop，F/F)電路)，對該正反器電路31的一方的輸入端輸入來自第一振盪電路1的頻率f1的頻率信號，對另一方的輸入端輸入來自第二振盪電路2的頻率f2的頻率信號，利用來自第一振盪電路1的頻率f1的頻率信號將來自第二振盪電路2的頻率f2的頻率信號加以鎖存。以下為了避免記載的冗長，將f1、f2表示為頻率或者頻率信號其自身而進行處理。正反器電路31輸出具有與f1和f2的頻率差相對應的值即(f2-f1)的頻率的信號。

在正反器電路31的後段設置著單觸發電路32，單觸發電路32中，利用從正反器電路31獲得的脈衝信號的上升而輸出單觸發的脈衝。圖3是表示至此為止的一連串信號的時間圖。

在單觸發電路32的後段設置著PLL(Phase Locked Loop)，該PLL包括：鎖存電路33、具有積分功能的第一環路濾波器34、加法部35及DDS電路部36。

鎖存電路33是：用以利用從單觸發電路32輸出的脈衝，將從DDS電路部36輸出的鋸齒波加以鎖存的構件；鎖存電路33的輸出為：輸出所述脈衝的時機(timing)的所述鋸齒波的信號電平。環路濾波器34對作為該信號電平的直流電壓進行積分，第一加法部35將該直流電壓和與△fr(基準溫度例如25℃時的f1與f2的差分)相對應的直流電壓相加。與△fr相對應的直流電壓的數據被存儲在圖1所示的記憶體30中。

該例中，就第一加法部35的符號來說，與△fr相對應的直流電壓的輸入側為“+”，第一環路濾波器34的輸出電壓的輸入側為“-”。DDS電路部36中被輸入如下電壓，所述電壓是從由第一加法部35運算出的直流電壓，即與△fr相對應的直流電壓中減去環路濾波器34的輸出電壓所得，且輸出與該電壓值相應的頻率的鋸齒波。為了容易理解PLL的運行，圖4A~圖4C極其示意性地表示各部的輸出情況，且為了直觀地掌握而極其示意性地進行說明。在裝置起動時，與△fr相對應的直流電壓通過第一加法部35而輸入到DDS電路部36，例如，如果將△fr設為5MHz，那麼與該頻率相應的頻率的鋸齒波從DDS電路部36中輸出。

由鎖存電路33將所述鋸齒波以與(f2-f1)相對應的頻率的脈衝而加以鎖存，如果(f2-f1)為例如6MHz，那麼因鎖存用的脈衝的週期比鋸齒波短，所以鋸齒波的鎖存點如圖4A所示逐漸下降，鎖存電路33的輸 出及第一環路濾波器34的輸出如圖4B、圖4C所示向”-“側逐漸下降。因第一加法部35的環路濾波器34的輸出側的符號為“-”，所以從第一加法部35輸入到DDS電路部36的直流電壓上升。因此，從DDS電路部36輸出的鋸齒波的頻率增高，當DDS電路部36中輸入有與6MHz相對應的直流電壓時，鋸齒波的頻率為6MHz，從而如圖5A~圖5C所示PLL被鎖定。此時，從環路濾波器34輸出的直流電壓成為與△fr-(f2-f1)=-1MHz相對應的值。即，環路濾波器34的積分值可相當於鋸齒波從5MHz向6MHz變化時的1MHz的變化量的積分值。

與該例相反地，在△fr為6MHz、(f2-f1)為5MHz的情況下，因鎖存用的脈衝的週期比鋸齒波長，所以圖4A所示的鎖存點逐漸增高，伴隨此，鎖存電路33的輸出及環路濾波器34的輸出也上升。因此，加法部35中被減去的值增大，因而鋸齒波的頻率逐漸下降，不久在鋸齒波的頻率為與(f2-f1)相同的5MHz時PLL被鎖定。此時，從環路濾波器34輸出的直流電壓成為與△fr-(f2-f1)=1MHz相對應的值。另外，圖6A、圖6B為實測數據，該例中在時刻t0，PLL鎖定。

然而，如已述那樣實際上頻率差檢測部3的輸出為如下值，即，將{(f2-f1)/f1}-{(f2r-f1r)/f1r}的值以34位元的數位值而加以表示。如果將從-50℃左右到100℃左右的該值的集合設為(f1-f1r)/f1r=OSC1(單位為ppm或者ppb)，(f2-f2r)/f2r=OSC2(單位為ppm或者ppb)，那麼相對於溫度的變化成為與OSC2-OSC1實質相同的曲線。因此，頻率差檢測部3的輸出可作為OSC2-OSC1=溫度數據而進行處理。

而且，如“背景技術”的項目中已對其作用進行敘述地那樣，如圖2所示在環路濾波器34的輸出側設置在預先設定的時間內將輸入值平均化的累積平均化處理部37，從而即便產生所述瞬間誤差也可將其消除。累 積平均化處理部37為如下電路，即，以指定的時鐘脈衝數累積來自環路濾波器34的數位值，並將該累積值以指定的捨入量而進行捨入處理(乘以2^-n的處理(n為整數))。作為一例，列舉將來自環路濾波器34的數位值利用時鐘脈衝而連續地進行1024次累積，並將該累積值除以1024的示例。

而且，如圖2所示在累積平均化處理部37的後段設置著例如無限脈衝響應型(IIR：infinite impulse response)濾波器、即數位濾波器7。圖7是詳細表示數位濾波器的方框電路圖。利用加法部71將來自累積平均化處理部37的數位值與來自後述的加法部74的輸出值相加。前段的加法部71的輸出值從延遲電路72延遲1個時鐘量而輸出，並由捨入處理部73以指定的捨入量而進行捨入處理。捨入處理為：將2^-n乘以來自延遲電路72的數位值的處理，作為捨入量、例如為2^-3。

然後，利用後段的加法部74將經捨入處理的數位值與進行捨入處理前的數位值相加，且利用前段的加法部71將所述相加值與來自累積平均化處理部37的數位值相加。

回到圖1，記憶體30包含暫存器組，且構成為：從設置在圖1所示的振盪裝置的外部記憶體即電子可擦除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)經由定序器(sequencer)而寫入。而且，圖1所示的振盪裝置例如包括I2C介面，經由I2C總線而連接於外部的上位計算機，且利用上位計算機對所述外部記憶體寫入用以運行振盪裝置的參數。捨入處理部73中使用的捨入量2-n為所述參數之一，因此，為可由上位計算機指定的參數。

如果將捨入量例如設為2-3，並採用將來自累積平均化處理部37的數位值稱作“輸入值”的用語，那麼一連串處理為依次進行如下處理：對輸入值乘以12.5%(2-3)，並在輸入值×1.125的值加上下一個輸入值(在 下一時鐘輸入到加法部71的輸入值)。表一是表示在將輸入值從0到1000為止步階狀地變化時、按照時間序列表示圖7所示的各部(A~E)的值的表。

表一是針對所述數位濾波器的各部的數位值來表示脈衝(impulse)響應時的時間序列數據的一例的說明表。

圖8是將表一的時間序列數據以波形圖而加以表示的圖。即，圖7所示的數位濾波器7是構成為如下的電路，即，步階響應(step response)從零開始逐漸增大，並收斂為作為輸入值的步進值(step value)。

而且，圖9是使捨入量發生各種變化而表示輸出值相對於步階響應的變化的曲線。使數位濾波器7的輸入值從0到1000步階狀地變化。圖9的(1)至(4)的曲線分別相當於捨入量(次數)2^-0、2^-1、2^-2、2^-3的情況。

此處，參考圖10至圖13對由PLL的環路濾波器34獲得的溫度變動量的頻率偏差信息即OSC2-OSC1進行說明。圖10是將f1及f2以基準溫度歸一化(normalization)而表示溫度與頻率的關係的特性圖。此處提及的歸一化是指例如將25℃設為基準溫度，關於溫度與頻率的關係設為基準溫度下的頻率為零，求出頻率相對於基準溫度下的頻率的偏差量與溫度的關係。如果將第一振盪電路1中的25℃時的頻率設為f1r，第二振盪電路2中的25℃時的頻率設為f2r，即25℃時的f1、f2的值分別設為f1r、f2r，那麼圖10的縱軸的值為(f1-f1r)及(f2-f2r)。

而且，圖11表示圖10所示的各溫度的頻率相對於基準溫度(25℃)時的頻率的變化率。因此，圖11的縱軸的值為(f1-f1r)/f1r及(f2-f2r)/f2r，即，如已述般為OSC1及OSC2。另外，圖11的縱軸的值的單位為ppm。

圖12表示OSC1與溫度的關係(與圖11相同)及(OSC2-OSC1)與溫度的關係，可知(OSC2-OSC1)相對於溫度處於線性關係。因此，可知(OSC2-OSC1)與相對於基準溫度的溫度變動偏差量相對應。而且，一般來說，晶體振子的頻率溫度特性是由三次函數表示，因此，如果求出抵消該三次函數引起的頻率變動量的頻率修正值與(OSC2-OSC1)的關係，則可根據(OSC2-OSC1)的檢測值而求出頻率修正值。

而且，圖13表示作為頻率差檢測部3的輸出信號的34位元的數位值與溫度的關係。因此，可知(OSC2-OSC1)與相對於基準溫度的溫度變動偏差量相對應。

如果回到圖1進行說明，那麼頻率差檢測部3的輸出值可如已述般實質作為(OSC2-OSC1)而進行處理，該值如圖12所示般可稱作晶體振子10、晶體振子20所放置的溫度檢測值。因此，在頻率差檢測部3的後段設置第二加法部(偏差量提取電路)6，提取作為數位信號的溫度設定值(設定溫度下的OSC2-OSC1的34位元的數位值)與作為頻率差檢測部3的輸出的OSC2-OSC1的差分。就溫度設定值而言，優選的是，選擇與用以獲得晶體振盪器的輸出的第一晶體振子10相對應的OSC1的值不易根據溫度變化而變動的溫度。該溫度選擇圖10所示的OSC1與溫度的關係曲線中例如與底部相對應的50℃。另外，就OSC1的值為不易根據溫度變化而變動的溫度的觀點而言，也可將10℃作為設定溫度，此時會出現比室溫低的情況，因此，設置與加熱部及泊耳帖器件(Peltier element)等冷卻部組合的調溫部。

而且，在第二加法部6的後段設置著相當於積分電路部的第二環路濾波器61。在第二環路濾波器61的後段設置著數位/類比(digital/analog，D/A)轉換部62。在D/A轉換部62的後段設置著相當於加熱部的加熱器電路5。該例中，加法部6、環路濾波器61、D/A(數位/類比)轉換部62相當於加熱控制部。

[關於TCXO的功能的構成部分的說明]

由PLL的環路濾波器34獲得的溫度變動量的頻率偏差信息是：被輸入到作為圖1所示的修正值獲取部的修正值運算部4中，且在該修正值運算部4中運算頻率的修正值。溫度變動量的頻率偏差信息是與如下兩者的差分相對應的值，即，晶體振子10放置在基準溫度時的第一振盪電路1的振盪頻率、與晶體振子10的環境溫度(收容晶體振子10的容器內的溫度)下的第一振盪電路1的振盪頻率的差分。

該例中，因振盪裝置具備OCXO的功能，所以與該差分相對應的值通常為固定值，但在振盪裝置所設置的環境溫度超出預料而發生變動的情況下，發揮TCXO的功能。

本實施方式的振盪裝置如已述般，將從第一振盪電路1獲得的頻率信號(f1)用作圖1所示的控制電路部200的基準時鐘，因該基準時鐘存在頻率溫度特性，所以想要對基準時鐘的頻率進行溫度修正。因此，首先，預先求出以基準溫度歸一化的表示溫度與f1的關係的函數，並求出用以抵消由該函數引起的f1的頻率變動量的函數。然後，由修正值運算部4根據由頻率差檢測部3獲得的溫度檢測信號與所述函數，來求出用以抵消頻率變動量的修正信號。關於該點將進一步追加記載。

如圖1所示，第一晶體振子10及第二晶體振子20使用共用的晶體片Xb而構成，且彼此熱耦合，因此，振盪電路1、振盪電路2的頻率差為極為準確地與晶體振子10、晶體振子20所放置的環境的溫度相對應的值，因此，頻率差檢測部3的輸出為所述環境的溫度與基準溫度(該例中為25℃)的溫度差信息。因第一振盪電路1所輸出的頻率信號f1被用作控制部200的主時鐘，所以由修正值運算部4獲得的修正值，為了抵消基於溫度偏離25℃所引起的f1的頻率偏差量對控制部200運行的影響，而被用作用於補償控制部200的運行的信號。結果，作為本實施方式的振盪裝置的輸出的電壓控制振盪器100的輸出頻率無關於溫度變動而穩定。

[實施方式的整體的運行]

然後，對所述實施方式的整體的運行進行總結。第一晶體振子10與第一振盪電路1被用作DDS 201等的時鐘，因此也可將它們視作振盪器。即，在作為頻率合成器的振盪裝置中包含晶體振盪器。因此，如果著眼於該晶體振盪器，那麼晶體振盪器的輸出相當於從第一振盪電路1輸出的頻 率信號。

而且，利用加熱器電路5將晶體振子10、晶體振子20所放置的環境加熱至目標溫度。第一晶體振子10及第一振盪電路1生成作為晶體振盪器的輸出的頻率信號，而第二晶體振子20及第二振盪電路2均具有作為溫度檢測部的作用。與從所述振盪電路1、振盪電路2分別獲得的頻率信號的頻率差相對應的值OSC2-OSC1，如已述般與溫度相對應，並由加法部6提取與溫度設定值(例如50℃時的OSC2-OSC1的值)的差分。

與頻率差相對應的值OSC2-OSC1是利用頻率檢測部3的圖2所示的電路，根據已詳細敘述的動作而加以提取。而且，從環路濾波器34獲得的數位值利用累積平均化處理部31以經設定的取樣次數累積，然後利用所設定的捨入量進行捨入處理(乘以2^-n)。由累積平均化處理部31獲得的數位值被輸入到數位濾波器7中，如果將包含數位值組的溫度修正值的時間序列數據視作波形，則其波形得到整流。即，由環路濾波器34獲得的數位值經累積平均化處理部31而整流，並進一步經數位濾波器7而整流。

作為如此獲得的溫度檢測值的數位值被輸入到修正值運算部4中，且在該修正值運算部4中求出頻率合成器的設定頻率的修正值，將該修正值與從記憶體30中讀取的設定頻率相加並輸入到DDS 201中，且如已詳細敘述般從電壓控制振盪器100提取振盪輸出。

[實施方式的效果]

如以上所述般，所述實施方式使用2個晶體振子10、晶體振子20，將與其振盪頻率差相對應的值作為溫度檢測值而處理，並且作為數位值而求出，將該數位值加以累積，且將其累積值進行平均化(捨入處理)。然後，將經累積平均化處理的數位值進一步通過數位濾波器7而對包含數位值組的波形進行整流，根據整流後的值來修正振盪裝置的頻率的設定 值。因此，可將後段的電路規模抑制得小，並且可抑制由數位值的變動引起的振盪輸出的相位雜訊的劣化。

此處，圖14A、圖14B是在將頻率合成器的輸出頻率的設定值設為19.2MHz，且不使用數位濾波器7而根據累積平均化處理部37的輸出值求出頻率的修正值的情況下，通過實測而求出相位雜訊特性的結果。而且，圖15A、圖15B是在將頻率合成器的輸出頻率的設定值設為19.2MHz，數位濾波器7的捨入量設為2^-4、2^-7，並通過類比而求出相位雜訊特性的結果。圖14A是將累積平均化處理部37的累積值(累積數)設定為2¹⁴，且不使用數位濾波器的情況，圖14B是將累積數設定為2¹⁰，且不使用數位濾波器的情況。圖15A是將累積數設定為2¹⁰，數位濾波器的捨入量設定為2^-4的情況，圖15B是將累積數設定為2¹⁰，數位濾波器的捨入量設定為2^-7的情況。根據該結果可知，通過設定數位濾波器7，相位雜訊特性得到改善。並且，在此例中，將數位濾波器的捨入量設定為從2^-4、2^-5、2^-6、2^-7所選擇的值，而可以改善相位雜訊特性。但是，本發明中，數位濾波器的捨入量並不限於設定為上述這些值，可以對應於產品所要求的特性而決定。

作為數位濾波器7，不限於圖7的構成，也可使用圖16所示的有限脈衝響應型(FIR：finite impulse response)濾波器。圖16中，81-1~81-n為乘法部(捨入處理部)，82-1~82-n為使輸出以1個時鐘量延遲的延遲電路，83-1~83-n為加法部。k1~kn為小於1的值，通過對包含延遲電路及捨入處理部的電路部分的級數或k1~kn的值進行調整，而調整濾波器特性。關於圖16的數位濾波器7，也獲得與圖2的數位濾波器7相同的脈衝響應。

[其他說明]

此外，所述示例中第一晶體振子10及第二晶體振子20均使用共 用的晶體片Xb，但晶體片Xb也可不共用化。該情況下，可列舉例如在共用的框體中配置第一晶體振子10及第二晶體振子20。根據所述構成，因放置在實質相同的溫度環境下所以獲得相同的效果。

頻率差檢測部3的DDS電路部36的輸出信號不限於鋸齒波，只要為信號值隨時間經過而重複增加、減少的頻率信號即可，例如可為正弦波。

而且，作為頻率差檢測部3，也可通過計數器對f1與f2進行計數，並從其計數值的差分值中減去相當於△fr的值，輸出與所獲得的計數值相對應的值。

以上的實施方式中，第一晶體振子10及第一振盪電路1具有提取溫度檢測值的作用及形成晶體振盪器的輸出的作用。即，振盪電路1將用以檢測溫度的振盪電路及晶體振盪器的輸出用的振盪電路共用化。然而，本發明也可例如準備3個晶體振子並且準備3個振盪電路，在例如圖1的構成中準備第三晶體振子及與該晶體振子連接的第三振盪電路，且將第三振盪電路的輸出作為晶體振盪器的輸出，並將剩餘的第一振盪電路及第二振盪電路的振盪輸出輸入到頻率差檢測部而獲得溫度檢測值。該情況下，如果將OCXO與TCXO加以組合，則第三晶體振盪電路的輸出被用作DDS 201的時鐘。

本發明並不限定作為頻率合成器而構成，也可為將第一振盪電路1的振盪輸出作為本發明的振盪裝置的輸出的構成，即，也可為不使用控制電路部200的構成。

3‧‧‧頻率差檢測部

7‧‧‧數位濾波器

31‧‧‧正反器電路

32‧‧‧單觸發電路

33‧‧‧鎖存電路

34‧‧‧環路濾波器

35‧‧‧加法部

36‧‧‧DDS電路部

37‧‧‧累積平均化處理部

f1、f2‧‧‧頻率

△fr‧‧‧基準溫度時的f1(f1r)與f2(f2r)的差分

△F‧‧‧頻率差檢測部的輸出

Claims (8)

1. 一種振盪裝置，根據晶體振子所放置的環境溫度的檢測結果來修正輸出頻率的設定值，所述振盪裝置的特徵在於包括：振盪器輸出用的振盪電路，與振盪器輸出用的晶體振子連接；溫度檢測部，對所述環境溫度進行檢測並輸出與溫度檢測值相對應的數位值；累積部，將所述數位值根據指定的累積數而加以累積；捨入處理部，對由所述累積部累積而得的數位值，根據所指定的捨入量來進行捨入處理；數位濾波器，構成為被輸入由所述捨入處理部獲得的數位值，步階響應從零開始逐漸增大，並收斂為作為輸入值的步進值；以及修正值獲取部，根據所述數位濾波器的輸出值，獲取因所述環境溫度不同於基準溫度而產生的所述振盪電路的振盪頻率的頻率修正值，所述振盪裝置構成為：根據由所述修正值獲取部求出的所述頻率修正值，來修正所述輸出頻率的設定值。
2. 如申請專利範圍第1項所述的振盪裝置，其中：所述溫度檢測部包括：第一振盪電路及第二振盪電路，分別連接於溫度檢測用的第一晶體振子及第二晶體振子；以及頻率差檢測部，在將所述第一振盪電路的振盪頻率設為f1，所述基準溫度下的所述第一振盪電路的振盪頻率設為f1r，所述第二振盪電路的振盪頻率設為f2，所述基準溫度下的所述第二振盪電路的振盪頻率設為f2r時，求出與兩個值的差分值相對應的數位值來作為所述溫度檢測值，所述兩個值為：與f1和f1r的差分相對應的值、與f2和f2r的差分相 對應的值。
3. 如申請專利範圍第1項所述的振盪裝置，更包括：加熱部，用以實現所述振盪器輸出用的晶體振子所放置的所述環境的溫度的固定化；差分運算部，求出由所述溫度檢測部檢測出的所述溫度檢測值和與目標溫度相對應的溫度設定值的差分值；以及加熱控制部，根據所述差分值來控制所述加熱部。
4. 如申請專利範圍第2項所述的振盪裝置，其中：所述振盪器輸出用的晶體振子兼用作所述第一晶體振子。
5. 如申請專利範圍第1項所述的振盪裝置，其中：將所述捨入處理部稱作第一捨入處理部，所述數位濾波器包括：加法部，被輸入由所述第一捨入處理部獲得的所述數位值；延遲電路，被輸入由所述加法部獲得的相加值，且使所述相加值延遲1個時鐘量而輸出；第二捨入處理部，將2^-n乘以從所述延遲電路輸出的數位值，並輸出所述數位濾波器的輸出值，其中n為1以上的整數；以及減法部，從所述延遲電路輸出的所述數位值減去由所述第二捨入處理部獲得的所述數位值，所述加法部將由所述第一捨入處理部獲得的所述數位值、與由所述減法部獲得的相加值相加。
6. 如申請專利範圍第5項所述的振盪裝置，其中：所述第二捨入處理部是：從2^-4、2^-5、2^-6、2^-7所選擇的值來進行設定。
7. 如申請專利範圍第5項所述的振盪裝置，其中： 所述數位濾波器中使用的所述第二捨入處理部的捨入量，能夠由所述振盪裝置的外部的計算機而指定。
8. 如申請專利範圍第1項所述的振盪裝置，其中：所述數位濾波器為：無限脈衝響應型數位濾波器、或有限脈衝響應型數位濾波器。