TWI587447B - 無電電鍍銅沉積 - Google Patents

無電電鍍銅沉積 Download PDF

Info

Publication number
TWI587447B
TWI587447B TW102104020A TW102104020A TWI587447B TW I587447 B TWI587447 B TW I587447B TW 102104020 A TW102104020 A TW 102104020A TW 102104020 A TW102104020 A TW 102104020A TW I587447 B TWI587447 B TW I587447B
Authority
TW
Taiwan
Prior art keywords
features
layer
providing
copper
metal
Prior art date
Application number
TW102104020A
Other languages
English (en)
Other versions
TW201340254A (zh
Inventor
普文 雷迪 那拉
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201340254A publication Critical patent/TW201340254A/zh
Application granted granted Critical
Publication of TWI587447B publication Critical patent/TWI587447B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Description

無電電鍍銅沉積
本發明關於在半導體晶圓上形成半導體裝置的方法。更具體而言,本發明關於在低介電常數(low-k)介電層形成金屬內連線。
在形成半導體裝置時,導電之金屬內連線係置於低介電常數介電層中。整體而言,特徵部係蝕刻入層中,並接著以例如銅之導體進行填充。使用銅填充受蝕刻之特徵部的方法係描述於2007年11月13日所公告、Ding等人之名為「用以改善突出部及側壁之金屬化種子層的濺鍍沉積及蝕刻」之美國專利第7,294,574號;於2010年2月9日所公告、Juliano之名為「金屬種子層之選擇性再濺鍍」之美國專利第7659197號;於2003年12月16日所公告、Andryuschenko等人之名為「用以準備銅種子層之無電電鍍銅沉積法」之美國專利第6664122號;於2008年11月25日所公告、Varadarajan等人之名為「無電電鍍銅填充處理」之美國專利第7456102號;於2009年3月10日所公告、Poole等人之名為「不含甲酫之無電電鍍銅組成物」之美國專利第7501014號;以及於2010年1月26日所公告、Lubomirsky等人之名為「用於無電電鍍銅沉積之處理」之美國專利第7651934號,其係特別併入於此作為參考。
為達成前述內容及符合本發明之目的,提供一種用於在層中提供填充金屬特徵部的方法。將金屬種子層沉積於特徵部之頂部和底部上。移除位於特徵部之頂部上和突出部的金屬種子層,而不移除特徵部之底部上的金屬種子層。提供金屬之無電電鍍沉積以填充特徵部,其中無電 電鍍沉積首先沉積於特徵部之底部上的金屬種子層上。
本發明之另一實施態樣中,提供一種於層中提供銅或銅合金填充特徵部的方法。將阻障層沉積於特徵部中。銅或銅合金種子層相對於特徵部之側壁,係定向地及選擇性地沉積於特徵部之頂部和底部上。使用濕式蝕刻或化學機械拋光(CMP,chemical mechanical polishing)移除位於特徵部之頂部上及突出部的銅或銅合金種子層,而不移除位於特徵部之底部上的銅或銅合金種子層。提供無電電鍍銅或銅合金沉積以填充特徵部,其中無電電鍍銅或銅合金沉積首先沉積於位於特徵部之底部上的銅或銅合金種子層上。
本發明之這些及其它特徵將於以下的本發明之詳細說明並結合下列圖式予以詳細描述。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
124‧‧‧步驟
200‧‧‧堆疊
204‧‧‧基板
208‧‧‧層
212‧‧‧阻障層
216‧‧‧一或更多層
220‧‧‧特徵部
224‧‧‧特徵部之底部
228‧‧‧特徵部之頂部
232‧‧‧側壁
236‧‧‧突出部
240‧‧‧濕式浸洗槽
244‧‧‧部份銅接點
248‧‧‧完成之銅接點
本發明係藉由例示而非限制之方式繪示於隨附圖式中之圖形,且其中相似的參考數字表示相似的元件,且其中:圖1係本發明的實施例之流程圖。
圖2A-G係使用本發明流程所形成的結構之示意圖。
本發明現將參照如隨附圖式中呈現之其若干較佳實施例加以詳述。在以下敘述中,提出許多具體細節以提供對本發明之深入了解。然而對熟悉本技藝者將顯而易見,本發明可在缺少這些具體細節的部份或所有者的情況下實施。在其它情況下,已為人所熟知之程序步驟以及/或是結構將不再詳述,以不非必要地妨礙本發明。
許多填充介電層中具有金屬接點之特徵部的方法,可能產生空隙。隨著特徵部的尺寸變小,空隙的影響變大,同時使避免空隙變得更加困難。本發明之實施例減少於特徵部中形成金屬接點時所產生之空隙。
圖1係本發明之實施例的高階流程圖。在此實施例中,於一層中提供特徵部(步驟104)。將阻障層沉積於該層的表面上之特徵部中(步驟108)。將金屬種子層沉積於阻障層上(步驟112)。將金屬種子層從特徵 部之頂部和突出部移除(步驟116)。選擇性地將金屬種子層從特徵部之頂部移除,而不將金屬種子層從特徵部之底部移除。濕式蝕刻或化學機械拋光可用於提供此選擇性的移除。沉積黏著層(步驟120)。使用無電電鍍沉積以沉積如鈷、銅之金屬、或其它金屬或合金以填充具有導電配線或接點之特徵部(步驟124)。
在本發明之較佳實施例中,於一層中提供特徵部(步驟104)。圖2A係為具有基板204及含有特徵部220的層208之堆疊200的橫剖面示意圖。在此範例中,一或更多層216係置於基底204和層208之間。在本例中,具有特徵部220的層208係為一介電層。較佳地,層208為一低介電常數介電層,具有小於4.0之k值。在本實施例中,該層係為有機矽酸鹽玻璃(OSG,organosilicate glass)。
將阻障層沉積於特徵部中(步驟108)。在本實施例中,阻障層為鈷、鉭、氮化鉭,或有機層。在其它實施例中,阻障層可為金屬氮化物層,例如氮化鈦(TiN)、氮化釕、或氮化鉭(TaN)、或非晶碳層。圖2B為沉積阻障層212後之堆疊200的橫剖面示意圖。
金屬種子層相對於特徵部的側壁,係沉積於特徵部之頂部及底部上(步驟112)。在本實施例中,金屬種子層為銅或銅合金,其係由物理氣相沉積(PVD,physical vapor deposition)所提供之定向性和選擇性之沉積而提供。圖2C為銅種子層相對於特徵部的側壁,定向性地及選擇性地沉積於特徵部之頂部及底部上後,堆疊之示意圖。如圖所示,較多的沉積出現於特徵部之底部224及頂部228上,而幾乎沒有或毫無沉積出現於側壁232上。在此實施例中,亦形成特徵部之頂部附近的突出部236。沉積之相對厚度並非按比例繪製,以便能清楚地繪示出不同層。較佳地,特徵部底部224上的銅沉積之厚度與側壁上的銅沉積之厚度比至少為10:1。更佳地,特徵部底部224上的銅沉積之厚度與側壁上的銅沉積之厚度比至少為100:1。最佳地,毫無銅沉積於特徵部的側壁上。定向的物理氣相沉積能夠提供具有最少沉積的選擇性沉積於特徵部的側壁上。
選擇性地將金屬種子層從特徵部之頂部移除,此亦移除任何種子層之突出部,且不移除特徵部之底部的金屬種子層(步驟116)。在本實施例中,此係藉由將堆疊200倒置於濕式浸洗槽中達成。圖2D為倒置於 濕式浸洗槽240中的堆疊200之示意圖。如圖所示,特徵部之頂部228上及突出部236的金屬種子層暴露於濕式浸洗槽240,但沉積於特徵部之底部224上的金屬種子層未暴露於濕式浸洗槽240。因此,特徵部頂部228上及突出部236的金屬種子層被移除,但不移除特徵部底部224上的金屬種子層。較佳地,所有位於特徵部之頂部上的金屬種子層均被移除。將突出部移除可形成具有較少由突出部所引起之空隙的接點。在本實施例中的濕式浸洗槽為使用氧化劑之酸性浸洗槽。圖2E為特徵部之頂部228上及突出部236的金屬種子層被移除,但特徵部之底部224上的金屬種子層未移除的情況下堆疊的示意圖。
在本實施例中,黏著層係施加於堆疊上(步驟120)。黏著層可藉由提供使用濕式浸洗或蒸汽噴霧之有機自行組合單層(SAM,self assembled monolayer)而提供。堆疊200接著接受無電電鍍沉積(步驟124)。在本實施例中,無電電鍍沉積於特徵部中形成銅或銅合金接點。圖2F為一部份透過無電電鍍沉積形成部份銅接點244之堆疊的示意圖。吾人應注意接點首先形成於特徵部之底部。圖2G為無電電鍍沉積完成後之堆疊的示意圖,其中所完成之銅接點248被形成於特徵部中。可使用額外的處理以進一步形成特徵部,例如回蝕(etch back)或化學機械拋光可用於移除特徵部之頂部上的銅。
在各種實施例中,較佳地特徵部之深度與特徵部之寬度的深寬比為至少5:1。更佳地,深寬比為至少15:1。最佳地,深寬比為介於4:1至15:1之間。較佳地,CD係小於400nm。更佳地,CD係小於300nm。最佳地,CD係小於100Å。不同的實施例可用來填充為凹槽或接點的特徵部。
在其他實施例中,化學氣相沉積(CVD)或無電電鍍沉積可用於沉積金屬種子層。在此等實施例中,金屬種子層之沉積可為保形的,而非定向或選擇性的。
在另一實施例中,化學機械拋光係用於移除位於特徵部之頂部和突出部的銅。在另一實施例中,可於沉積種子層後,及將金屬種子層從特徵部之頂部移除前進行黏著層之沉積。在另一實施例中,黏著層可於沉積金屬種子層前施加。在一實施例中,黏著層之施加係使用提供功能化基團的聚合物沉積。若聚合物係作為黏著層且於沉積金屬種子層後進行沉 積,理想上應將黏著層從位於特徵部之底部上的金屬種子層移除,以增進無電電鍍銅沉積。銅與特徵部之側壁的附著係為理想的,以減少銅的移動。然而,在其它實施例中並未沉積黏著層。在其它實施例中可不使用阻障層。在此情況下,可在金屬種子層前施加黏著層。
本發明雖已透過數個較佳實施例加以說明,但仍有許多落於本發明範疇內之替換、變更、修改及各種置換均等物。亦應注意有許多實施本發明之方法及設備之替代性方式。因此欲使以下隨附請求項解釋為包含所有落於本發明之真正精神及範疇內的此替換、變更、修改及各種置換均等物。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
124‧‧‧步驟

Claims (18)

  1. 一種於層中提供填充金屬特徵部的方法,包含:沉積一金屬種子層於複數特徵部之頂部和底部上;移除該等特徵部之頂部上和突出部、及該等特徵部內之至少部分側壁上的該金屬種子層,但不移除該等特徵部之底部上的該金屬種子層的任何者;以及提供一金屬之無電電鍍沉積以填充該等特徵部,其中該無電電鍍沉積首先沉積於該等特徵部之底部上的該金屬種子層上,其中該沉積該金屬種子層的步驟將該金屬種子層沉積於該等特徵部之底部上相對於該等特徵部之側壁上的厚度比至少為10:1。
  2. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,更包含在沉積該金屬種子層前,沉積一阻障層於該等特徵部中。
  3. 如申請專利範圍第2項之於層中提供填充金屬特徵部的方法,更包含沉積一黏著層於該阻障層上。
  4. 如申請專利範圍第3項之於層中提供填充金屬特徵部的方法,其中該移除該等特徵部之頂部上及突出部之該金屬種子層的步驟包含提供一濕式蝕刻或化學機械拋光。
  5. 如申請專利範圍第4項之於層中提供填充金屬特徵部的方法,其中該沉積該金屬種子層的步驟將該金屬種子層沉積於該等特徵部之底部上相對於該等特徵部之側壁上的厚度比至少為100:1。
  6. 如申請專利範圍第5項之於層中提供填充金屬特徵部的方法,其中該等特徵部其中至少一者具有介於4:1至15:1間之深度與寬度的深寬比。
  7. 如申請專利範圍第6項之於層中提供填充金屬特徵部的方法,其中該等特徵部具有小於100Å的CD。
  8. 如申請專利範圍第7項之於層中提供填充金屬特徵部的方法,其中該金屬之沉積係為銅或銅合金之沉積。
  9. 如申請專利範圍第8項之於層中提供填充金屬特徵部的方法,其中該金屬種子層係為銅或銅合金種子層。
  10. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該沉積該金屬種子層的步驟包含提供物理氣相沉積、化學氣相沉積、或無電電鍍沉積其中至少一者。
  11. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該移除該等特徵部之頂部上和突出部之該金屬種子層的步驟包含將層中之特徵部倒置於一濕式浸洗槽中。
  12. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該等特徵部其中至少一者具有介於4:1至15:1間之深度與寬度的深寬比。
  13. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該金屬之沉積為銅或銅合金之沉積。
  14. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該金屬種子層為銅或銅合金種子層。
  15. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該沉積該金屬種子層的步驟包括提供物理氣相沉積。
  16. 如申請專利範圍第1項之於層中提供填充金屬特徵部的方法,其中該金屬種子層係由該等特徵部之底部至該等特徵部之頂部連續地沉積在該等特徵部的側壁上。
  17. 一種於層中提供填充銅或銅合金特徵部的方法,包含:沉積一阻障層於複數特徵部中;相對於該等特徵部之側壁,定向性地和選擇性地沉積銅或銅合金種子層於該等特徵部之頂部及底部上;使用濕式蝕刻或化學機械拋光選擇性地移除該等特徵部之頂部上及突出部、及該等特徵部內之至少部分側壁上的該銅或銅合金種子層,而不移除該等特徵部之底部上的該銅或銅合金種子層的任何者;以及提供一無電電鍍銅或銅合金沉積以填充該等特徵部,其中該無電電鍍銅或銅合金沉積首先沉積於該等特徵部之底部上的該銅或銅合金種子層上。
  18. 如申請專利範圍第17項之於層中提供填充銅或銅合金特徵部的方法,其中該銅或銅合金種子層係由該等特徵部之底部至該等特徵部之頂部連續地沉積在該等特徵部的側壁上。
TW102104020A 2012-02-02 2013-02-01 無電電鍍銅沉積 TWI587447B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/364,924 US8946087B2 (en) 2012-02-02 2012-02-02 Electroless copper deposition

Publications (2)

Publication Number Publication Date
TW201340254A TW201340254A (zh) 2013-10-01
TWI587447B true TWI587447B (zh) 2017-06-11

Family

ID=48903254

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102104020A TWI587447B (zh) 2012-02-02 2013-02-01 無電電鍍銅沉積

Country Status (4)

Country Link
US (1) US8946087B2 (zh)
KR (1) KR102042861B1 (zh)
SG (1) SG192391A1 (zh)
TW (1) TWI587447B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828863B1 (en) * 2013-06-25 2014-09-09 Lam Research Corporation Electroless copper deposition with suppressor
US9502303B2 (en) * 2015-04-09 2016-11-22 United Microelectronics Corp. Method for manufacturing semiconductor device with a barrier layer having overhung portions
KR20180018510A (ko) * 2015-06-18 2018-02-21 인텔 코포레이션 반도체 구조체들을 위한 금속 피처들의 BUF(Bottom-Up Fill)
US10170305B1 (en) * 2017-08-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Selective film growth for bottom-up gap filling

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080182409A1 (en) * 2007-01-31 2008-07-31 Robert Seidel Method of forming a metal layer over a patterned dielectric by electroless deposition using a selectively provided activation layer
US20100285660A1 (en) * 2006-10-17 2010-11-11 Enthone Inc. Copper deposition for filling features in manufacture of microelectronic devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929526A (en) * 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
US6399479B1 (en) * 1999-08-30 2002-06-04 Applied Materials, Inc. Processes to improve electroplating fill
US6395164B1 (en) * 1999-10-07 2002-05-28 International Business Machines Corporation Copper seed layer repair technique using electroless touch-up
US6664122B1 (en) 2001-10-19 2003-12-16 Novellus Systems, Inc. Electroless copper deposition method for preparing copper seed layers
US6713373B1 (en) * 2002-02-05 2004-03-30 Novellus Systems, Inc. Method for obtaining adhesion for device manufacture
KR100465063B1 (ko) * 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7294574B2 (en) 2004-08-09 2007-11-13 Applied Materials, Inc. Sputter deposition and etching of metallization seed layer for overhang and sidewall improvement
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
US7651934B2 (en) 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
US7456102B1 (en) 2005-10-11 2008-11-25 Novellus Systems, Inc. Electroless copper fill process
TWI347373B (en) 2006-07-07 2011-08-21 Rohm & Haas Elect Mat Formaldehyde free electroless copper compositions
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US20090102058A1 (en) * 2007-10-17 2009-04-23 Chao-Ching Hsieh Method for forming a plug structure and related plug structure thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100285660A1 (en) * 2006-10-17 2010-11-11 Enthone Inc. Copper deposition for filling features in manufacture of microelectronic devices
US20080182409A1 (en) * 2007-01-31 2008-07-31 Robert Seidel Method of forming a metal layer over a patterned dielectric by electroless deposition using a selectively provided activation layer

Also Published As

Publication number Publication date
US8946087B2 (en) 2015-02-03
SG192391A1 (en) 2013-08-30
KR102042861B1 (ko) 2019-11-08
TW201340254A (zh) 2013-10-01
US20130203249A1 (en) 2013-08-08
KR20130089609A (ko) 2013-08-12

Similar Documents

Publication Publication Date Title
US7193327B2 (en) Barrier structure for semiconductor devices
TWI443224B (zh) 藉由包含無電和供電的階段之溼式化學沉積而於圖案化之電介質之上形成金屬層之方法
TWI716039B (zh) 藉由金屬置換反應所形成的互連
TW201606934A (zh) 形成互連之方法
TW200849468A (en) Interconnect structure with bi-layer metal cap
US20120190188A1 (en) Method for filling a gap
TW200850102A (en) Conductive via formation utilizing electroplating
US9666529B2 (en) Method and structure to reduce the electric field in semiconductor wiring interconnects
CN104009018A (zh) 具有自形成阻挡物的互连件
TWI587447B (zh) 無電電鍍銅沉積
WO2011043869A2 (en) Semiconductor device having a copper plug
CN104253108A (zh) 互连结构及其形成方法
JP2023062148A (ja) 二重金属電力レールを有する集積回路の製造方法
US8409962B2 (en) Manufacturing method of copper interconnection structure with MIM capacitor
CN107078040B (zh) 阻挡层的去除方法和半导体结构的形成方法
US7879719B2 (en) Interconnect structure and method of manufacturing the same
JP4339152B2 (ja) 配線構造の形成方法
JP5667485B2 (ja) 半導体装置の製造方法、及び半導体装置
RU2011130345A (ru) Способ изготовления усовершенствованной многоуровневой медной металлизации с применением диэлектриков с очень низкой диэлектрической постоянной (ultra low-k)
CN210015853U (zh) 半导体互连结构
CN103094197A (zh) 互连结构制造方法
TWI631625B (zh) 具有抑制物之無電鍍銅沉積
CN112117259A (zh) 半导体器件及形成方法
CN103956333A (zh) 基于中通孔制作方法的tsv、m1、ct金属层一次成型方法
CN102420177A (zh) 一种超厚顶层金属的双大马士革工艺制作方法