CN112117259A - 半导体器件及形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 94
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 239000000463 material Substances 0.000 claims abstract description 262
- 239000002131 composite material Substances 0.000 claims abstract description 134
- 238000002955 isolation Methods 0.000 claims abstract description 127
- 229910052751 metal Inorganic materials 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 84
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 45
- 230000004888 barrier function Effects 0.000 claims description 24
- 239000000956 alloy Substances 0.000 claims description 20
- 229910017052 cobalt Inorganic materials 0.000 claims description 18
- 239000010941 cobalt Substances 0.000 claims description 18
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 18
- 238000007747 plating Methods 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 16
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical group [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 15
- 229910052707 ruthenium Inorganic materials 0.000 claims description 15
- 238000000231 atomic layer deposition Methods 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 10
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000012298 atmosphere Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 538
- 239000010949 copper Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- -1 tantalum silicide nitride Chemical class 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种半导体器件及形成方法。本发明中通过交替沉积第一材料层和第二材料层能够形成厚度较薄的复合隔离层，且复合隔离层的厚度均匀，在开口的上端和下端的厚度能够基本一致。能够避免由于复合隔离层的厚度不均，而出现开口的上端尺寸过小的现象，为形成金属层预留足够的空间，从而能够避免后续形成的金属层中出现孔洞，能够提高半导体器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，在制造半导体器件的过程中，半导体器件的可靠性不足。
发明内容
有鉴于此，本发明提供了一种半导体器件及形成方法，能够提高半导体器件的可靠性。
第一方面，本发明提供了一种半导体器件的形成方法，所述方法包括：提供衬底；刻蚀所述衬底的部分区域，以在所述衬底中形成开口；在所述开口的侧壁形成复合隔离层，形成所述复合隔离层的方法包括：在开口的侧壁交替形成第一材料层和第二材料层，所述复合隔离层包括多层第一材料层和多层第二材料层；在所述开口中形成覆盖复合隔离层的金属层。
可选的，形成所述复合隔离层的方法包括：采用原子层沉积工艺交替沉积第一材料层和第二材料层。
可选的，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第一材料层。
可选的，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第二材料层。
可选的，所述第一材料层的材料为钴，所述第二材料层的材料为钌。
可选的，所述第二材料层的材料为钌或钴，所述第一材料层的材料为氮化钛或氮化钽。
可选的，各层第一材料层的厚度为4埃-10埃；各层第二材料层的厚度为4埃-10埃。
可选的，所述复合隔离层的厚度为30埃-80埃。
可选的，所述方法还包括：在形成所述金属层之前，对所述复合隔离层进行退火处理，以使复合隔离层的材料为合金材料。
可选的，所述退火处理包括：在惰性气氛中，在200℃-400℃的温度下退火1分钟-10分钟。
可选的，所述金属层包括种子层和电镀层；形成所述金属层的方法包括：采用物理气相沉积工艺在所述开口中形成覆盖复合隔离层侧壁的种子层；采用电化学镀工艺在所述开口中形成覆盖种子层的电镀层。
可选的，所述开口为沟槽，所述复合隔离层覆盖所述沟槽的底部和侧壁；或者，所述开口为通孔，所述复合隔离层覆盖所述通孔的侧壁且所述复合隔离层暴露出通孔的底部。
本发明还提供一种半导体器件，所述半导体器件包括：衬底；开口，所述开口位于所述衬底中；覆盖所述开口侧壁的复合隔离层，所述复合隔离层包括自开口外至开口内的方向上依次交替叠置的第一材料层和第二材料层，所述复合隔离层包括多层第一材料层和多层第二材料层；位于所述开口中且覆盖复合隔离层的金属层。
可选的，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第一材料层。
可选的，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第二材料层。
可选的，所述第一材料层的材料为钴，所述第二材料层的材料为钌。
可选的，所述第二材料层的材料为钌或钴，所述第一材料层的材料为氮化钛或氮化钽。
可选的，各层第一材料层的厚度为4埃-10埃；各层第二材料层的厚度为4埃-10埃。
可选的，所述复合隔离层的厚度为30埃-80埃。
可选的，所述复合隔离层的材料为合金材料，第一材料层和第二材料层的材料均为合金材料。
本发明技术方案中，通过交替形成第一材料层和第二材料层，能够形成厚度较薄的复合隔离层，且复合隔离层的厚度均匀，在开口的上端和下端的厚度能够基本一致。能够避免由于复合隔离层的厚度不均，避免出现开口的上端尺寸过小的现象，能够为形成金属层预留足够的空间，从而能够避免金属层中出现孔洞，提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是对比例的半导体器件的形成方法的流程图；
图2-图7是对比例的半导体器件的形成方法的各步骤形成的结构的截面示意图；
图8是本发明实施例的半导体器件的形成方法的流程图；
图9-图15是本发明实施例的半导体器件的形成方法的各步骤形成的结构的截面示意图；
图16是本发明实施例的半导体器件的剖面示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
在芯片的制造流程中，涉及互连结构的形成工艺，所述互连结构用于连接芯片中的晶体管及电容等半导体结构，以在芯片中形成电路结构。现有的互连结构的形成工艺会导致形成的金属层中出现空洞，导致半导体器件的可靠性不足。
图1是对比例的半导体器件的形成方法的流程图。如图1所示，对比例的形成方法包括如下步骤：
步骤S1、提供半导体衬底。所述半导体衬底至少包括介质层和硬掩膜层(HardMask，HM)。
步骤S2、刻蚀所述硬掩膜层和所述介质层的部分区域，以在所述介质层中形成多个开口。所述开口用于限定金属层的形状。
步骤S3、在所述开口的侧壁上沉积阻挡层。
步骤S4、在所述阻挡层上沉积侧壁(Liner)层。
步骤S5、在所述侧壁层上沉积种子层。
步骤S6、在所述开口中形成电镀层，填充开口。
步骤S7、去除所述硬掩膜层上的所述金属层。
图2-图7是对比例的半导体器件的形成方法的各步骤形成的结构的截面示意图。
首先，参考图2，在步骤S1中，提供半导体衬底。所述半导体衬底至少包括介质层1和硬掩膜层2。
参考图3，在步骤S2中，刻蚀所述硬掩膜层2和所述介质层1的部分区域。以在所述介质层1中形成多个开口3。所述开口3用于限定金属层的形状。
参考图4，在步骤S3中，在所述开口3的侧壁上沉积阻挡层(Barrier)4。其中，所述开口3可以是沟槽或通孔。所述开口3的侧壁为所述沟槽的侧壁和底部或所述通孔的侧壁。
具体地，所述阻挡层4用于阻挡后续形成的金属层的原子或离子扩散，避免因为原子扩散而导致短路的现象，确保半导体器件的可靠性。所述阻挡层4的材料为氮化钛、氮化钽或氮硅化钛，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺在所述开口3的侧壁上沉积阻挡层4。所述阻挡层4的厚度为40埃-60埃。
参考图4，在步骤S4中，在所述阻挡层4上沉积侧壁层(Liner)5。
具体地，所述侧壁层5用于提高后续形成的金属层和阻挡层4之间的结合性能。由于金属层和阻挡层4之间具有较大的应力，结合性能较差，会导致金属层剥离等缺陷，降低金属层的可靠性。因此，在金属层和阻挡层之间形成与金属层和阻挡层都具有较好结合效果的侧壁层，以提高金属层的可靠性。
所述侧壁层5的材料为钴(Co)，可以采用物理气相沉积工艺在所述开口3的侧壁上沉积侧壁层5。所述侧壁层5的厚度为15埃-30埃。
参考图5，在步骤S5中，在所述侧壁层5上沉积种子层6。
参考图6，在步骤S6中，在所述开口3中形成电镀层7，填充开口3，以形成包括种子层6和电镀层7的金属层。
具体地，采用电化学镀(Electroless Plating，ECP)工艺生长材料为铜的电镀层7。
参考图7，在步骤S7中，去除所述硬掩膜层2上的所述电镀层7和所述种子层6。
具体地，采用化学机械研磨(Chemical Mechanical Polish，CMP)工艺将对所述结构进行平坦化处理，以去除所述硬掩膜层2上的电镀层7和种子层6。
在对比例的半导体器件的形成方法中，如图3所示，刻蚀形成的开口的截面形状为上宽下窄的倒梯形。由于阻挡层4、侧壁层5以及种子层6均采用物理气相沉积的工艺形成，由于物理气相沉积工艺在沉积的过程中，在开口3的侧壁的上端区域的原子的浓度会大于在开口3的侧壁的下端的浓度，这会导致阻挡层4、侧壁层5以及种子层6的厚度不均。在开口3侧壁的阻挡层4、侧壁层5以及种子层6的厚度由下至上逐渐增大。如图4所示，在形成阻挡层4和侧壁层5后，在开口3上端的侧壁层5的间距和在开口3下端的侧壁层5的间距已经基本相同。如图5所示，在形成种子层6后，在开口3的侧壁的上端会出现由于原子堆积而形成的凸起，后续待填充金属层7的空间的截面变为上窄下宽的形状。甚至会出现凸起的种子层封闭待填充金属层7的空间，或者在电化学镀的过程中先在种子层的凸起处形成金属层封闭待填充金属层7的空间，导致后续形成的金属层出现空洞8。从而会导致半导体器件的可靠性不足。
有鉴于此，本发明实施例提供一种半导体器件的形成方法，以提高半导体器件的可靠性。
图8是本发明实施例的半导体器件的形成方法的流程图。如图8所示，本发明实施例的半导体器件的形成方法包括如下步骤：
步骤S100、提供衬底。
步骤S200、刻蚀所述衬底的部分区域，以在所述衬底中形成开口。
步骤S300、在所述开口的侧壁形成复合隔离层。
步骤S400、在所述开口中形成覆盖复合隔离层的金属层。
在一种可选的实现方式中，在步骤S200后，步骤S300前，本发明实施例所述的方法还包括：
步骤S200a，清洁所述开口。
在步骤S300后，步骤S400前，本发明实施例所述的方法还包括：
步骤S300a、对所述复合隔离层进行退火处理，以使复合隔离层的材料为合金材料。
可选地，在步骤S400后，本发明实施例所述方法还包括：
步骤S400a、去除所述开口外的所述金属层50。
图9-图15是本发明实施例的半导体器件的形成方法的各步骤形成的结构的截面示意图。
首先，参考图9，在步骤S100中，提供衬底11。
在一种情况下，所述衬底11至少包括介质层。
所述介质层的材料包括氧化硅、氮化硅、碳化硅、硅酸乙酯(TetraethylOrthosilicate，TEOS)、碳氮化硅(NDC)以及八甲基环四硅氧烷(OctamethylCyclotetrasiloxane，OMCTS)等材料中的一种或多种。相应的，后续在介质层中形成沟槽或通孔。
所述介质层还用于隔离后续形成的金属层的预定区域与介质层下方的半导体结构，以根据需要设计半导体器件的布局。
在另一种情况下，衬底11至少包括半导体层。半导体层中包括有源器件和无源器件。进一步地，在所述半导体层中可以包括电容、电感、电阻以及各种晶体管等。相应的，后续在所述半导体层中形成开口。
形成所述半导体器件的方法还包括：在衬底11上表面形成硬掩膜层12。
所述硬掩膜层12用于在后续刻蚀衬底11的工艺中限定待刻蚀的区域的位置和尺寸，露出待刻蚀区域，并保护不需要刻蚀的区域的衬底11。
如图10所示，在步骤S200中，刻蚀所述衬底11的部分区域，以在所述衬底11中形成开口20。
可选地，在衬底11包括介质层时，开口20位于介质层中。衬底11包括半导体层，半导体层中具有源器件和无源器件，在开口20位于半导体层中时，用于后续工艺中在开口中形成电连接到各有源器件和无源器件的金属层，以使得半导体层中的有源器件和无源器件按照预定的布局组成具有预定功能的电路。
在一种可选的实现方式中，刻蚀所述硬掩膜层12和所述衬底的部分区域，以在所述衬底中形成多个开口20，所述开口20用于限定后续工艺中形成的金属层的形状。所述金属层用于连接半导体器件中不同半导体结构。
具体地，所述开口20具体为沟槽或通孔。通过在所述沟槽或通孔中填充铜等导电材料，就可以形成所需要的用于集成电路电连接的金属层。
具体地，采用光刻工艺刻蚀所述硬掩膜层12和所述衬底11的部分区域。首先，在所述硬掩膜层12上形成图案化的光刻胶层，所述光刻胶层露出待刻蚀的预定区域。然后，采用干法刻蚀或湿法刻蚀的刻蚀工艺刻蚀未被光刻胶层覆盖的硬掩膜层12，并去除光刻胶层。最后，采用各向异性的刻蚀工艺，选择性刻蚀未被硬掩膜层12覆盖的衬底11。
在一种可选的实现方式中，在步骤S200后，本发明实施例所述的方法还可以包括步骤S200a，清洁所述开口20。
具体地，可以采用过氧化氢(H2O2)、盐酸(HCl)或者氢氧化铵(NH4OH)溶液中的一种或多种组合清洗所述开口20。采用酸性或碱性液体清洗开口能够去除杂质，以避免开口20表面的杂质影响后续工艺中形成的复合隔离层和开口20侧壁之间的结合性能。
如图11所示，在步骤S300中，在所述开口20的侧壁形成复合隔离层30。
形成所述复合隔离层30的方法包括：在开口20的侧壁交替形成第一材料层31和第二材料层32，所述复合隔离层30包括多层第一材料层31和多层第二材料层32。
在图11所示的实施例中，所述开口20具体为沟槽，所述开口20的侧壁具体为所述沟槽的侧壁。在此情况下，所述复合隔离层30还形成在所述沟槽的底部。
在一种可选的实现方式中，在所述开口具体为通孔时，所述开口的侧壁具体为所述通孔的侧壁。在此情况下，需要去除形成在通孔底部的复合隔离层30，使复合隔离层30暴露出通孔的底部。
对于开口20侧壁的复合隔离层30，交替形成第一材料层31和第二材料层32的结果为：各层所述第一材料层和各层第二材料层间隔排列，在相邻的第一材料层之前仅具有一层第二材料层，在相邻的第二材料层之间仅具有一层第一材料层。
所述复合隔离层的外层为与开口的侧壁接触的一层第一材料层，所述复合隔离层的内层为与后续形成的金属层接触的一层第一材料层或一层第二材料层。
在一种可选的实现方式中，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第二材料层。在此情况下，若以x代表第一材料层，y代表第二材料层，所述复合隔离层从外层到内层，第一材料层和第二材料层的排列是如“xyxyxy”的偶数层。
在另一种可选的实现方式中，所述复合隔离层的内层为第一材料层，所述复合隔离层的外层为第一材料层。所述复合隔离层从外层到内层，第一材料层和第二材料层的排列是如“xyxyx”的奇数层。当第一材料层和第二材料层的排列是如“xyxyx”的奇数层时，需要结合后续对复合隔离层进行退火工艺而形成合金层。
所述复合隔离层30用于阻挡后续形成的金属层中的导电原子或离子向外扩散，避免由于扩散而导致的互连结构的可靠性不足，且所述复合隔离层30与后续金属层的结合能力较好。
在一种可选的实现方式中，所述在所述开口20的侧壁交替沉积第一材料层31和第二材料层具体为采用原子层沉积(Atomic Layer Deposition，ALD)工艺交替沉积各层第一材料层31和各层第二材料层32。进一步地，采用原子层沉积工艺，多次交替沉积第一材料层31和第二材料层32，以形成包括多个交替叠置的第一材料层31和第二材料层32的复合隔离层30。
原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。原子层沉积与普通的化学气相沉积有相似之处。但在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使每次反应只沉积一层原子。原子层沉积技术基于表面自限制、自饱和吸附反应，具有表面控制性，所制备薄膜具有优异的三维共形性、大面积的均匀性等特点，适应于复杂的高深宽比衬底表面沉积制膜，同时还能保证精确的亚单层膜厚控制。
因此，采用原子层沉积工艺形成的各层第一材料层31和各层第二材料层32的厚度很薄，且具有较好的一致性和致密性，在开口20的上端和下端的厚度能够基本一致。由此，能够提高复合隔离层30的隔离性能，并且使复合隔离层30的厚度减小。为后续在开口中形成金属层预留足够的空间，使得后续金属层的填充性能更好。
所述第一材料层31为化学性质稳定，隔离性能好的低K材料，第二材料层32为能与后续形成的金属层具有较好结合性能的材料。由此，能够确保半导体器件的可靠性，使得复合隔离层30具有较好的稳定性，绝缘性，能够起到阻挡形成金属层的材料向介质层以及下层扩散的作用。同时复合隔离层30与开口20的侧壁以及后续形成的金属层的结合性均较好。
进一步地，各层第一材料层31为隔离性能好的材料，具体可以为钴、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮硅化钛(TiSiN)、氮硅化钽(TaSiN)中的一种。各层第二材料层32为与第一材料层31和后续形成的金属层都有较好结合性能的材料，根据各层第一材料层31和金属层的材料而确定各层第二材料层32的材料。具体地，各层第二材料层32的材料可以是钴或钌。
在一种可选的实现方式中，所述第一材料层31的材料为钴，所述各层第二材料层32的材料为钌。
在另一种可选的实现方式中，所述各层第二材料层32的材料为钌或钴中的一种，所述各层第一材料层31的材料为氮化钛或氮化钽中的一种。
因为薄膜越薄，产生的应力就越小，因此，所述各层第一材料层31和各层第二材料层的厚度较薄，能够降低应力，确保第一材料层31和开口20的侧壁具有较好的结合性能，第一材料层31和第二材料层32之间也具有较好的结合性能。在一种可选的实现方式中，各层所述第一材料层31的厚度为4埃-10埃。各层所述第二材料层的厚度为4埃-10埃。所述复合隔离层30的厚度为30埃-80埃。
具体地，所述第一材料层31为钴，所述第二材料层32为钌。首先，采用原子层沉积在所述衬底上依次形成前后相互关联的多个第一材料原子层，直至多个第一材料原子层的厚度达到5埃，以形成第一材料层31。然后，以形成第一材料层31同样的方式，在第一材料层31上形成5埃厚度的第二材料层32。最后，再重复上述步骤5次，以形成包括6个第一材料层31和6个第二材料层32的复合隔离层30。其中，所述复合隔离层30的内层为第二材料层32，用于减小与后续形成的金属层之间的应力，确保后续形成的金属层与复合隔离层30之间具有较好的结合性能。所述复合隔离层30中的各层第一材料层31的厚度和各层第二材料层的厚度均为5埃，所述复合隔离层30的厚度为60埃。
上述实施例以复合隔离层30包括层数相同的第一材料层31和第二材料层为例进行说明。在其他可选的实现方式中，当第一材料层31与金属层间的结合性能较好时，也可以使复合隔离层30的内层和外层均为第一材料层31。
在本步骤中，采用原子层沉积工艺交替沉积第一材料层和第二材料层，在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使形成的第一材料层和第二材料层具有较好的一致性。且原子层沉积工艺能够较好的控制第一材料层和第二材料层的厚度。因此，本实施例中通过交替沉积第一材料层和第二材料层能够形成厚度较薄的复合隔离层，且复合隔离层的厚度均匀，在开口的上端和下端的厚度能够基本一致。能够避免由于隔离层的厚度不均，而出现开口的上端开口过小的现象，为后续工艺形成金属层预留足够的空间，从而避免后续形成的金属层中出现孔洞，提高半导体器件的可靠性。同时，各层第一材料层和各层第二材料层的厚度较薄，能够确保第一材料层和第二材料层之间具有好的结合力。
在其他可选的实现方式中，可以采用化学气相沉积(Chemical VaporDeposition，CVD)、物理气相沉积的工艺形成所述第一材料层和第二材料层。例如，也可以在物理气相沉积或化学气相沉积中，采用第一材料和第二材料的两个靶材同时溅射，以形成由第一材料和第二材料混合而形成的合金。
应理解，本实施例中以由交替叠置的第一材料层和第二材料层组合成的复合隔离层为例进行说明，但本申请并不限于上述实施例，还可以包括能够使复合隔离层同时具有好的结合性能和好的阻挡效果的其他方案。例如，所述复合隔离层还可以包括第三材料层等其他多种不同的材料，第三材料层为和衬底的结合性能好的材料，位于复合隔离层和衬底接触的一面，第一材料层为阻挡性能好的材料，第二材料层为和金属层结合性能好的材料，位于复合隔离层和金属层接触的一面。
参考图12，在步骤S300a中，对所述复合隔离层30进行退火处理，以使复合隔离层30的材料为合金材料。
退火处理后，第一材料层和第二材料层的材料均为合金材料。
具体地，对所述复合隔离层30进行退火处理的过程包括：在惰性气氛下，退火温度为200℃-400℃的工艺条件下，保温1min-10min。
在一种可选的实现方式中，所述退火处理的过程包括：所述第一材料层31和第二材料层32具体为在氩气气氛下，退火温度为300℃，保温5min。
退火处理所述第一材料层31和第二材料层32，使得第一材料层31和第二材料层32的原子相互扩散，形成合金材料。由于第一材料层31和第二材料层32的厚度较薄，经退火处理后，能够使得第一材料层31和第二材料层32均形成原子分布均匀的合金材料。退火后形成的合金材料微观结构中没有晶界，因此有先进的接触反应，以及强的腐蚀电阻，使得所述合金材料能够具有较好的隔离效果，同时还与后续形成的种子层之间具有很好的结合性能。同时，所述退火处理还能减小复合隔离层和开口20侧壁之间的应力。
需要说明的是，在其他实施例中，可以不对复合隔离层30进行退火处理。
结合参考图13至图14，在步骤S400中，在所述开口20中形成覆盖复合隔离层30的金属层50。
所述金属层50填充所述复合隔离层30上的开口20，所述金属层50包括种子层40和电镀层41。
形成金属层50的方法具体包括如下步骤：
步骤S401、采用物理气相沉积工艺在所述开口中形成覆盖复合隔离层30侧壁的种子层40。
步骤S402、采用电化学镀工艺在所述开口中形成覆盖种子层40的电镀层41。参考图13，在步骤S401中，采用物理气相沉积工艺在开口中形成覆盖所述复合隔离层30侧壁的种子层40。
具体地，所述种子层40的材料可以是导电性好的金属、合金或化合物，包括：如铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。所述种子层40的厚度为400埃-1000埃。
在一个可选的实现方式中，所述种子层40的材料为铜。所述种子层40的厚度为500埃。
虽然物理气相沉积工艺会导致种子层40的厚度不均，在开口20上端的种子层40的厚度大于在开口20下端的种子层40的厚度，但在开口20的上端的种子层间的尺寸仍然大于在开口20的下端的种子层间的尺寸。基本不会出现在对比例中在开口20的上端出现凸起的情况。待填充的电镀层的空间是上宽下窄，能够确保在后续工艺中获得较好的填充效果，确保后续形成的电镀层的可靠性。
参考图14，在步骤S402中，采用电化学镀工艺在所述种子层40上形成电镀层41。
进一步地，所述种子层40的材料和所述电镀层41的材料为相同的导电材料。进一步地，所述金属层50的材料可以是铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。所述种子层40和所述电镀层41共同作为所述金属层50。所述金属层50用于形成金属互连结构，用于连接半导体衬底中的不同的结构。
参考图15，在步骤S400a中，去除所述开口20外的所述金属层50。
在一种可选的实现方式中，去除所述硬掩膜12上的金属层50。
具体地，采用化学机械研磨工艺将对所述结构进行平坦化处理，至所述硬掩膜层12上的金属层50全部被去除。
根据本申请的第二方面，提供一种半导体器件，所述半导体器件包括：衬底；开口，所述开口位于所述衬底中；覆盖所述开口侧壁的复合隔离层，所述复合隔离层包括自开口外至开口内的方向上依次交替叠置的第一材料层和第二材料层，所述复合隔离层包括多层第一材料层和多层第二材料层；位于所述开口中且覆盖复合隔离层的金属层。
图16是本发明实施例的半导体器件的剖面示意图。如图16所示，所述半导体器件包括：衬底11’、开口20’、复合隔离层30’以及金属层50’。
在一种情况下，所述衬底11’至少包括介质层。
所述介质层的材料为绝缘材料，具体可以是氧化硅、氮化硅、碳化硅、硅酸乙酯(Tetraethyl Orthosilicate，TEOS)、碳氮化硅(NDC)以及八甲基环四硅氧烷(OctamethylCyclotetrasiloxane，OMCTS)等材料中的一种或多种。
在另一种情况下，衬底11’至少包括半导体层。半导体层中具有源器件和无源器件。进一步地，在所述半导体层中可以包括电容、电感、电阻以及各种晶体管等。
衬底11’部分的上表面具有硬掩膜层12’，硬掩膜层12’可以是氮化钛(TiN)、氮化钽(TaN)、碳化硅(SiC)和氧化钛(TiO2)中的一种或者多种的组合。
所述开口20’位于所述衬底11’中。所述开口20’用于限定金属层50’的形状。
所述复合隔离层30’覆盖所述开口20’侧壁，所述复合隔离层30’包括自开口外至开口内的方向上依次交替叠置的第一材料层31’和第二材料层32’。所述复合隔离层30’包括多层第一材料层31’和多层第二材料层32’。
在一种情况下，所述开口20’具体为沟槽，所述开口20’的侧壁具体为所述沟槽的侧壁。在此情况下，所述复合隔离层30’还位于所述沟槽的底部。
在另一种情况下，在所述开口具体为通孔时，所述开口的侧壁具体为所述通孔的侧壁，在此情况下，复合隔离层30’覆盖所述通孔的侧壁且暴露出通孔的底部。
所述复合隔离层30’用于阻挡后续形成的金属层50’中的导电原子或离子向外扩散，避免由于扩散而导致的半导体器件的可靠性不足，且所述复合隔离层30与后续金属层的结合能力较好。
具体地，所述第一材料层31’为化学性质稳定，隔离性能好的低K材料，第二材料层32’为能与后续形成的金属层50’具有较好结合性能的材料。由此，能够确保金属层50’的可靠性，使得复合隔离层30’具有较好的稳定性，绝缘性，能够起到阻挡金属层扩散的作用，同时复合隔离层30’与开口20’的侧壁的结合性能好。
进一步地，各层第一材料层31’为隔离性能好的材料，具体可以为钴、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮硅化钛(TiSiN)、氮硅化钽(TaSiN)中的一种。各层第二材料层32’为与第一材料层31’有较好结合性能的材料，第二材料层32’和金属层50’也具有较好的结合性能。具体地，第二材料层32’的材料可以是钴或钌。
在一种可选的实现方式中，所述各层第一材料层31’的材料为钴，所述各层第二材料层32’的材料为钌。
在另一种可选的实现方式中，所述各层第二材料层32’的材料为钌或钴，所述各层第一材料层31’的材料为氮化钛或氮化钽。
同时，各层第一材料层31’和各层第二材料层32’的厚度较薄，能够确保第一材料层31’和第二材料层32’之间具有好的结合力。
因为薄膜越薄，产生的应力就越小，因此，较薄的第一材料层和第二材料层的厚度，能够降低应力，确保第一材料层和开口20’的侧壁具有较好的结合性能。第一材料层31’和第二材料层32’也具有较好的结合性能。
在一种可选的实现方式中，各层所述第一材料层31’的厚度为4埃-10埃。各层所述第二材料层32’的厚度为4埃-10埃。所述复合隔离层30’的厚度为30埃-80埃。在一种可选的实现方式中，所述复合隔离层30’的厚度为40埃。
多层交替叠置的第一材料层31’和第二材料层32’形成的复合隔离层30’的厚度均匀，在开口20’的上端和下端的厚度能够基本一致。能够避免种子层在开口20’的上端形成凸起。从而避免金属层50’中出现孔洞，提高半导体器件的可靠性。
需要说明的是，在其他实施例中，所述复合隔离层的材料为合金材料，第一材料层和第二材料层的材料均为合金材料。
所述金属层50’位于所述开口中且覆盖复合隔离层30’。
所述金属层50’包括种子层和电镀层41’。
所述种子层40’位于所述开口中且覆盖所述复合隔离层30’的侧壁。
具体地，所述种子层40’的材料可以是导电性好的金属、合金或化合物，包括：如铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。种子层40’的厚度为400埃-1000埃。
所述电镀层41’位于所述开口中且覆盖所述种子层40’。
所述种子层40’的材料和所述电镀层41’的材料为相同的导电材料。进一步地，所述电镀层41’的材料可以是铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。所述种子层40’和所述电镀层41’共同构成所述金属层50’。用于连接衬底中的不同的结构。
在本发明技术方案中，所述复合隔离层采用交替叠置的第一材料层和第二材料层形成，复合隔离层的厚度较薄，且具有较好的一致性。同时，能够较好的阻挡金属层的导电原子或离子向金属间隔离层中扩散。因为复合隔离层的厚度较薄，使得金属层的中间没有孔洞，提高了半导体器件的可靠性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供衬底；
刻蚀所述衬底的部分区域，以在所述衬底中形成开口；
在所述开口的侧壁形成复合隔离层，形成所述复合隔离层的方法包括：在开口的侧壁交替形成第一材料层和第二材料层，所述复合隔离层包括多层第一材料层和多层第二材料层；
在所述开口中形成覆盖复合隔离层的金属层。
2.根据权利要求1所述的方法，其特征在于，形成所述复合隔离层的方法包括：
采用原子层沉积工艺交替沉积第一材料层和第二材料层。
3.根据权利要求1所述的方法，其特征在于，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第一材料层。
4.根据权利要求1所述的方法，其特征在于，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第二材料层。
5.根据权利要求1所述的方法，其特征在于，所述第一材料层的材料为钴，所述第二材料层的材料为钌。
6.根据权利要求1所述的方法，其特征在于，所述第二材料层的材料为钌或钴，所述第一材料层的材料为氮化钛或氮化钽。
7.根据权利要求1所述的方法，其特征在于，各层第一材料层的厚度为4埃-10埃；各层第二材料层的厚度为4埃-10埃。
8.根据权利要求1所述的方法，其特征在于，所述复合隔离层的厚度为30埃-80埃。
9.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述金属层之前，对所述复合隔离层进行退火处理，以使复合隔离层的材料为合金材料。
10.根据权利要求9所述的方法，其特征在于，所述退火处理包括：
在惰性气氛中，在200℃-400℃的温度下退火1分钟-10分钟。
11.根据权利要求1所述的方法，其特征在于，所述金属层包括种子层和电镀层；
形成所述金属层的方法包括：采用物理气相沉积工艺在所述开口中形成覆盖复合隔离层侧壁的种子层；采用电化学镀工艺在所述开口中形成覆盖种子层的电镀层。
12.根据权利要求1所述的方法，其特征在于，所述开口为沟槽，所述复合隔离层覆盖所述沟槽的底部和侧壁；或者，所述开口为通孔，所述复合隔离层覆盖所述通孔的侧壁且所述复合隔离层暴露出通孔的底部。
13.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
开口，所述开口位于所述衬底中；
覆盖所述开口侧壁的复合隔离层，所述复合隔离层包括自开口外至开口内的方向上依次交替叠置的第一材料层和第二材料层，所述复合隔离层包括多层第一材料层和多层第二材料层；
位于所述开口中且覆盖复合隔离层的金属层。
14.根据权利要求13所述的半导体器件，其特征在于，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第一材料层。
15.根据权利要求13所述的半导体器件，其特征在于，所述复合隔离层的外层为第一材料层，所述复合隔离层的内层为第二材料层。
16.根据权利要求13所述的半导体器件，其特征在于，所述第一材料层的材料为钴，所述第二材料层的材料为钌。
17.根据权利要求13所述的半导体器件，其特征在于，所述第二材料层的材料为钌或钴，所述第一材料层的材料为氮化钛或氮化钽。
18.根据权利要求13所述的半导体器件，其特征在于，各层第一材料层的厚度为4埃-10埃；各层第二材料层的厚度为4埃-10埃。
19.根据权利要求13所述的半导体器件，其特征在于，所述复合隔离层的厚度为30埃-80埃。
20.根据权利要求13所述的半导体器件，其特征在于，所述复合隔离层的材料为合金材料，第一材料层和第二材料层的材料均为合金材料。
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| CN (1) | CN112117259A (zh) |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20201222 |