TWI569077B - 畫素結構 - Google Patents

Description

畫素結構

本發明係關於一種畫素結構，尤指一種具有高液晶效率以及低電容負載之畫素結構。

隨著液晶顯示技術不斷的提升，液晶顯示面板已廣泛地被應用在平面電視、筆記型電腦、手機與各類型的消費型電子產品上。為了解決習知液晶顯示面板之視角過窄的缺點，業界研發出一種邊緣電場切換型(fringe field switching, FFS)液晶顯示面板，其主要特色在於將共通電極與畫素電極設置於陣列基板(亦稱為薄膜電晶體基板)的不同平面上，並藉由共通電極與畫素電極產生的電場達到廣視角的規格。

習知邊緣電場切換型液晶顯示面板的畫素結構包括一介電層，設置於共通電極與畫素電極之間，以及設置於資料線與共通電極之間。介電層的厚度會影響液晶效率，精確地說，在相同的電壓差的情況下，介電層的厚度愈大，液晶電場愈小，故液晶效率愈低；反之，介電層的厚度愈小，液晶電場愈大，故液晶效率愈高。因此，考量液晶效率，介電層的厚度應該愈薄愈好。然而，在共通電極位在畫素電極上方的情況而言，介電層的厚度也同時攸關共通電極與資料線之間的電容負載，也就是說，介電層的厚度愈小，共通電極與資料線之間的電容負載愈大，而會增加電力上的負載。

因此，習知邊緣電場切換型液晶顯示面板的畫素結構無法兼顧液晶效率與共通電極與資料線之間的電容負載。

本發明之目的之一在於提供一種具有高液晶效率及低電容負載的畫素結構。

本發明之一實施例提供一種畫素結構，包括一基板、複數條閘極線、複數條資料線以及至少一第一畫素。閘極線與資料線設置於基板上。第一畫素設置於基板上並電性連接於對應之閘極線以及資料線。第一畫素包括一第一電極、一第一介電層以及一第二電極。第一電極設置於基板上。第一介電層設置於第一電極上，且第一介電層具有至少一第一島狀部。第二電極設置於第一島狀部之上表面上，且第二電極部分暴露出第一島狀部之上表面。

本發明之另一實施例提供一種畫素結構，包括一基板、複數條閘極線、複數條資料線以及至少一第一畫素。閘極線與資料線設置於基板上。第一畫素設置於基板上並電性連接於對應之閘極線以及資料線。第一畫素包括一第一電極、一第一介電層以及一第二電極。第一電極設置於基板上。第一介電層設置於第一電極上，其中第一介電層具有一個或一個以上的第一島狀部分別位於畫素區之一個或一個以上的緩衝區內，以及複數平坦部分別位於畫素區之複數個連接區內，其中各連接區係位於兩相鄰之緩衝區之間。第二電極包括複數條分支電極設置於第一介電層上，其中各分支電極具有兩端點部分別設置於緩衝區內、一轉折部設置於緩衝區內，以及兩連接部分別位於連接區內，其中各連接部之兩端分別與端點部以及轉折部連接。

本發明之又一實施例提供一種畫素結構，包括一基板、複數條閘極線、複數條資料線、至少一第一畫素以及至少一第二畫素。閘極線與資料線設置於基板上。第一畫素設置於基板上並電性連接於對應之閘極線以及資料線。第一畫素包括一第一電極、一第一介電層以及一第二電極。第一電極設置於基板上。第一介電層設置於第一電極上，且第一介電層具有至少一第一島狀部。第二電極設置於第一島狀部之上表面上。第二畫素包括一第三電極、一第二介電層以及一第三電極。第三電極設置於基板上。第二介電層設置於第三電極上，且第二介電層不具有島狀部。第四電極設置於第二介電層之上表面上。

本發明之畫素結構之介電層具有不等厚度設計，且相鄰之分支電極的間距不等於相鄰的島狀部的間距，因此可以在不增加共通電極與資料線之間的電容負載的情況下有效提升液晶效率。

為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。此外，為了突顯本發明之特徵，圖式中的畫素結構及液晶面板係以示意之方式繪示。

請參考第1圖與第2圖。第1圖繪示了本發明之第一實施例之畫素結構的上視示意圖，第2圖為本發明之液晶面板應用第一實施例之畫素結構沿第1圖之A-A’剖線繪示的剖面示意圖。在下文之說明中係以邊緣電場切換型液晶顯示面板的畫素結構為範例說明，但本發明之畫素結構亦可應用於其它適合之顯示面板。如第1圖與第2圖所示，本實施例之畫素結構1包括基板10、複數條閘極線GL、複數條資料線DL以及複數個畫素P。基板10可包括透光基板例如玻璃基板、塑膠基板或石英基板，但不以此為限。基板10可為各種型式之硬式基板或可撓式基板。閘極線GL與資料線DL彼此交錯，並定義出複數個畫素區10P(又可稱為次畫素區)。畫素P(又可稱為次畫素)係分別設置於對應的畫素區10P內，其中畫素P之其中至少一者係為一第一畫素P1，其包括一第一電極12、一第一介電層14以及一第二電極16。第一電極12設置於基板10上，且第一電極12係與對應之資料線DL電性連接。第一介電層14設置於第一電極12上，其中第一介電層14具有至少一第一島狀部141。第二電極16設置於第一島狀部141之上表面14T上，第二電極16部分暴露出第一島狀部141之上表面14T，且第二電極16係電性連接於一共通電位。在本實施例中，第一電極12為畫素電極，而第二電極16為共通電極，但不以此為限。例如在一變化實施例中，第一電極12可為共通電極，而第二電極16可為畫素電極。在本實施例中，第一電極12可為一完整之平面電極，其不包括狹縫(slit)或分支電極。第二電極16包括複數條分支電極16B，且相鄰的分支電極16B之間具有一狹縫16A。此外，各分支電極16B具有兩端點部16T、一轉折部16S以及兩連接部16C。兩連接部16C例如為一長條結構，且兩連接部16C可彼此平行或不平行設置，而轉折部16S具有一轉折，例如轉折部16S實質上可為一V形結構。連接部16C之兩端分別與端點部16T以及轉折部16S連接，端點部16T係設置於對應之第一島狀部141之上表面14T上，並部分暴露出第一島狀部141之上表面14T，轉折部16S係設置於對應之第一島狀部141之上表面14T上，並部分暴露出第一島狀部141之上表面14T。另外，連接部16C則可選擇性地設置或不設置於第一島狀部141之上表面14T。

第一電極12與第二電極16可為透明電極，其材料可包括各式透明導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鋁鋅(AZO)、氧化鋁銦(AIO)、氧化銦(InO)、氧化鎵(gallium oxide, GaO)、奈米碳管、奈米銀顆粒、厚度小於60奈米(nm)的金屬或合金、有機透明導電材料、或其它適合的透明導電材料。第一介電層14的材料可包括無機介電材料例如氮化矽、氧化矽或氮氧化矽、有機介電材料、有機/無機混成介電材料，或上述材料之組合。此外，第一介電層14可為單層結構或複合層結構。

本實施例之液晶面板C可進一步包括複數個主動開關元件SW、儲存電容元件(圖未示)、配向膜(圖未示)、共通線CL、另一基板20以及一顯示介質層30。主動開關元件SW可包括例如薄膜電晶體元件，且薄膜電晶體元件可為底閘極型薄膜電晶體元件、頂閘極型薄膜電晶體元件或其它型式的薄膜電晶體元件。主動開關元件SW包括閘極G、源極S、汲極D以及半導體通道層CH。閘極G係與對應的閘極線GL電性連接，源極S係與對應的資料線DL電性連接，汲極D係與對應之第一電極12電性連接，而半導體通道層CH之材料可為各式矽基半導體材料例如非晶矽、多晶矽、微晶矽、奈米晶矽，或氧化物半導體材料例如氧化銦鎵鋅(IGZO)。共通線CL可與第二電極16電性連接，以提供共通電位給第二電極16。在本實施例中，共通線CL為直條狀導線，其實質上與閘極線L平行設置，但不以此為限。在其它變化實施例中，共通線CL可為其它形狀之導線，例如L形導線、H形導線或O形導線。基板20可包括透光基板，其上可設置有必要之顯示元件例如彩色濾光片、遮光圖案與配向膜等(圖未示)。顯示介質層30係設置於基板10與基板20之間，精確地說，顯示介質層30可設置於基板10上的配向膜以及基板20上的配向膜之間。在本實施例中，顯示介質層30可為液晶層，在顯示時，液晶層可被第一電極12與第二電極16之間的電壓差所產生的電場所驅動。

如第2圖所示，本實施例之第一島狀部141之數量係為一個或一個以上，且第一介電層14更包括一底部14B以及至少一第二島狀部142。第一島狀部141以及第二島狀部142係位於底部14B上以構成複數個凹陷14U，精確地說，兩相鄰的第一島狀部141以及位於其下的底部14B構成一凹陷14U，且相鄰的第一島狀部141與第二島狀部142以及位於其下的底部14B亦構成一凹陷14U。此外，第一介電層14的底部14B與第一島狀部141之厚度和T大於凹陷14U之深度D。第二電極16包含複數條分支電極16B，其中分支電極16B係分別設置於第一島狀部141之上表面14T上，並分別暴露出對應之第一島狀部141之上表面14T之一部分，且第二島狀部142係與相對應之資料線DL至少部分重疊。此外，兩相鄰之分支電極16B之間的間距G1大於兩相鄰之第一島狀部141之間的間距G2。另外，第二電極16可進一步包括至少一邊緣電極16E，設置於第二島狀部142之上表面14T上，並可暴露出第二島狀部142之上表面14T之一部分。

在本發明中，第一電極12與第二電極16係被第一介電層14所隔離，因此液晶效率會受到第一介電層14的厚度的影響。舉例而言，在第一電極12與第二電極16之間的電壓差為固定的情況下，當第一介電層14的厚度愈小時，此電壓差所產生的液晶電場會愈大，因此具有較高的液晶效率，或者，當第一介電層14的厚度愈小時，第一電極12與第二電極16之間的電壓差不需太高即可達到需要的液晶電場。再者，由於第二電極16之兩相鄰之分支電極16B之間的間距G1的大小會影響第一電極12與第二電極16之間的電場，因此液晶效率也會受到兩相鄰之分支電極16B之間的間距G1(亦即狹縫16A的寬度)的影響。另外，第二電極16與資料線DL也是被第一介電層14所隔離，因此較大的第一介電層14的厚度可以有效減小第二電極16與資料線DL之間的電容負載，而避免產生太大的電力負載。也就是說，在考量液晶效率的情況下，第一介電層14的厚度應愈小愈好；在考量負載效應的情況下，第一介電層14的厚度應愈大愈好。因此，為了兼顧液晶效率與負載效應，在本實施例中，第一介電層14具有不等厚度的設計，例如第一介電層14的底部14B與第一島狀部141之厚度和T大於凹陷14U之深度D；此外，兩相鄰之分支電極16B之間的間距G1大於兩相鄰之第一島狀部141之間的間距G2。

請參考表1。表1列舉了凹陷14U之深度D以及底部14B與第一島狀部141之厚度和T在不同比值(D/T)下以及兩相鄰之第一島狀部141之間的間距G2與分支電極16B之間的間距G1在不同比值(G2/G1)下液晶效率的模擬結果。請同時參照表1及第2圖，液晶效率(LC efficiency)的定義如下:

LC efficiency = T% / (array Tr × CF Tr × AR)，其中

T%為液晶面板C的穿透率；

Array Tr為畫素結構1的穿透率；

CF Tr為基板20(設置有彩色濾光片、遮光圖案與配向膜)的穿透率；以及

AR為液晶面板C的開口率。

表1

表1中之液晶效率係將兩相鄰之第一島狀部141之間的間距G2與分支電極16B之間的間距G1相等(G2/G1=100%)以及第一介電層14不具有凹陷14U(D/T=0)的條件下之液晶效率設定為參考值(設定為100%)所獲得的模擬結果。由表1可知，在兩相鄰之第一島狀部141之間的間距G2與兩相鄰之分支電極16B之間的間距G1之比值大於或等於40%且小於100%的範圍內，亦即當40%≦G2/G1＜100%時，液晶效率有明顯地提升。當60%≦G2/G1＜100%時，液晶效率較佳地提升；當80%≦G2/G1＜100%時，液晶效率更較佳地提升。另外，在凹陷14U之深度D與底部14B及第一島狀部141之厚度和T之比值大於或等於20%且小於或等於80%的範圍內，亦即當20%≦D/T≦80%，液晶效率有明顯地提升。當40%≦D/T≦80%，液晶效率有較佳地提升；當60%≦D/T≦80%，液晶效率更較佳地提升。因此，本實施例之畫素結構1經證實將兩相鄰之第一島狀部141之間的間距G2與兩相鄰之分支電極16B之間的間距G1之比值(G2/G1)及/或凹陷14U之深度D與底部14B及第一島狀部141之厚度和T之比值(D/T)調整至上述範圍內時，可以顯著地提升液晶面板C的液晶效率。

請參考第3圖至第6圖，並一併參考第1圖。第3圖至第6圖繪示了本實施例之製作畫素結構之方法示意圖。如第3圖所示，提供基板10，並於基板10上形成閘極線GL(如第1圖所示)、資料線DL、主動開關元件SW(如第1圖所示)以及第一電極12。隨後，於基板10上依序形成第一介電層14，覆蓋閘極線GL(如第1圖所示)、資料線DL、主動開關元件SW(如第1圖所示)以及第一電極12。接著，於第一介電層14之上表面14T上形成第二電極16。之後，於第二電極16上形成一犧牲圖案17，例如一圖案化光阻圖案，其中犧牲圖案17暴露出第二電極16的一部分。如第4圖所示，隨後移除犧牲圖案17所暴露出之第二電極16以形成複數條分支電極16B以及至少一邊緣電極16E，再移除犧牲圖案17所暴露出之部分第一介電層14。由於犧牲圖案17所暴露出之第一介電層14僅部分被移除，因此犧牲圖案17所暴露出且未被移除的第一介電層14會形成底部14B，犧牲圖案17所覆蓋且未被移除的第一介電層14會形成第一島狀部141以及第二島狀部142，而被移除的第一介電層14的位置會形成凹陷14U。在本實施例中，形成分支電極16B與邊緣電極16E與形成凹陷14U的步驟可利用兩階段蝕刻製程來實現。舉例而言，可先進行一溼蝕刻製程，蝕刻掉犧牲圖案17所暴露出之第二電極16以形成分支電極16B與邊緣電極16E，接著再進行一乾蝕刻製程，蝕刻掉犧牲圖案17所暴露出之部分第一介電層14以形成凹陷14U，但本實施例並不以此為限。

如第5圖所示，接著再從側向移除部分第二電極16，以縮減各分支電極16B的寬度以及邊緣電極16E的寬度，藉此兩相鄰之分支電極16B之間的間距G1大於兩相鄰之第一島狀部141之間的間距G2。在本實施例中，間距G1大於間距G2，其中間距G1舉例係為5微米，間距G2舉例係為2微米至5微米，但不以此為限。在本實施例中，側向移除部分第二電極16的步驟可利用一溼蝕刻製程加以實現。如第6圖所示，最後去除犧牲圖案17，以製作出本實施例之畫素結構1。

在本實施例之畫素結構1中，凹陷14U係對應於任兩相鄰之分支電極16B之間的所有位置，也就是說，凹陷14U的長度實質上約等於分支電極16B的長度，但本發明之畫素結構並不以上述實施例為限。下文將依序介紹本發明之其它實施例之畫素結構，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第7圖與第8圖。第7圖繪示了本發明之第二實施例之畫素結構的上視示意圖，第8圖為本發明之第二實施例之畫素結構沿第7圖之B-B’剖線與C-C’剖線繪示的剖面示意圖。如第7圖與第8圖所示，在本實施例之畫素結構2中，畫素區10P包括一個或一個以上的緩衝區10PB與連接區10PC，其中連接區10PC係位於兩相鄰之緩衝區10PB之間，且兩相鄰之連接區10PC之間具有一緩衝區10PB。第一介電層14的第一島狀部141係位於緩衝區10PB內，而第一介電層14的平坦部143係位於連接區10PC內。各分支電極16B的兩端點部16T與轉折部16S係位於緩衝區10PB內，而兩連接部16C係位於連接區10PC內。進一步說明，在本實施例中，第一介電層14僅在緩衝區10PB內具有第一島狀部141與凹陷14U的設計，第一島狀部141、凹陷14U以及分支電極16B的相對關係可與第一實施例相同，在連接區10PC內具有平坦部143而無島狀部與凹陷的設計。由於第二電極16之分支電極16B的端點部16T與轉折部16S的圖案較為扭曲(kink)，因此會影響緩衝區10PB的液晶效率，故本實施例可僅針對緩衝區10PB的第一介電層14形成第一島狀部141與凹陷14U，而在連接區10PC的第一介電層14則形成平坦部143，藉此可調整緩衝區10PB內的液晶效率，使得緩衝區10PB與連接區10PC具有實質上相同的液晶效率，以提升畫素結構2的顯示均勻性。

請參考第9圖與第10圖。第9圖繪示了本發明之第三實施例之畫素結構的上視示意圖，第10圖為本發明之第三實施例之畫素結構沿第9圖之D-D’剖線繪示的剖面示意圖。如第9圖與第10圖所示，在本實施例之畫素結構3中，第一島狀部141之數量係為一個，且第一島狀部141與第二島狀部142係位於底部14B上而構成凹陷14U。第一介電層14的底部14B與第一島狀部141之厚度和T大於凹陷14U之深度D。第二電極16的分支電極16B係設置於第一島狀部141之上表面14T上，並部分暴露出第一島狀部141之上表面14T，且第二島狀部142係與資料線DL重疊。此外，第二電極16B另包括邊緣電極16E，設置於第二島狀部142之上表面14T上。邊緣電極16E可與分支電極16B電性連接，邊緣電極16E部分暴露出第二島狀部142之上表面14T，且邊緣電極16E與相鄰之分支電極16B之間的間距G3大於第二島狀部142與相鄰之第一島狀部141之間的間距G4。

如第10圖所示，由於第一電極12突出於第二電極16之分支電極16B的距離d1以及第一電極12與第二電極16之邊緣電極16E的距離d2會對電場產生影響，故此位置的液晶效率會受到第一電極12突出於第二電極16之分支電極16B的距離d1及第一電極12與第二電極16之邊緣電極16E的距離d2的影響。特別是在顯示面板的每英吋畫素(PPI)有所不同時，第一電極12突出於第二電極16之分支電極16B的距離d1及第一電極12與第二電極16之邊緣電極16E的距離d2也會對應有所不同。因此本實施例係針對第二島狀部142與相鄰之第一島狀部141之間的間距G4以及邊緣電極16E與相鄰之分支電極16B之間的間距G3的比值作調整，以改善邊緣電極16E與分支電極16B之間的區域之液晶效率。在本實施例中，間距G3大於間距G4，其中間距G3舉例係為2微米至6微米，間距G4舉例係為0.8微米至6微米，且不以此為限。

請參考第11圖。第11圖繪示了本發明之第四實施例之畫素結構的示意圖。如第11圖所示，不同於第一實施例，在本實施例之畫素結構4中，第一介電層14之底部14B與第二島狀部142之厚度和h1大於第一介電層14之底部14B與第一島狀部141之厚度和h2，且第一介電層14的底部14B與第一島狀部141之厚度和h2大於底部14B之厚度h3。在本實施例中，厚度和h1舉例係為0.4微米至0.8微米，厚度和h2舉例係為0.15微米至0.6微米，厚度h3舉例係為0.03微米至0.48微米，但不以此為限。也就是說，第二電極16之分支電極16B與第一電極12之間的距離會小於第二電極16之邊緣電極16E與資料線DL之間的距離。如此一來，由於第二電極16之分支電極16B與第一電極12之間的距離較小，第一電極12與第二電極16之間的電壓差會產生較大的液晶電場，因此可提升液晶效率；另一方面，由於邊緣電極16E與資料線DL之間的距離較大，因此具有較佳的隔絕效果，可以有效減少邊緣電極16E與資料線DL之間的電容負載，而避免產生不利於顯示的影響。

請參考第12圖至第14圖。第12圖繪示了本發明之第五實施例之畫素結構的示意圖，第13圖為第12圖之第一畫素沿剖線E-E’繪示的剖面示意圖，第14圖為第12圖之第二畫素沿剖線F-F’繪示的剖面示意圖。如第12圖所示，本實施例之畫素結構5之畫素P可包括至少一第一畫素P1與至少一第二畫素P2。如第13圖所示，第一畫素P1包括一第一電極12、一第一介電層14以及一第二電極16。第一電極12設置於基板10上，且第一電極12係與對應之資料線DL電性連接。第一介電層14設置於第一電極12上，其中第一介電層14具有至少一第一島狀部141、一底部14B以及至少一第二島狀部142，且第一島狀部141以及第二島狀部142係位於底部14B上以構成複數個凹陷14U。精確地說，兩相鄰的第一島狀部141以及位於其下的底部14B構成一凹陷14U，且相鄰的第一島狀部141與第二島狀部142以及位於其下的底部14B亦構成一凹陷14U，其中凹陷14U具有一深度D，深度D舉例係為0.15微米至0.8微米，但不以此為限。在本實施例中，第一電極12可為一完整之平面電極，其不包括狹縫(slit)或分支電極，而第二電極16包括複數條分支電極16B以及至少一邊緣電極16E，其中分支電極16B分別設置於對應的第一島狀部141的上表面14T，而邊緣電極16E設置於第二島狀部142的上表面14T。在本實施例中，分支電極16B可以完全覆蓋第一島狀部141的上表面14T，或是部分暴露出第一島狀部141的上表面14T；邊緣電極16E可完全覆蓋第二島狀部142的上表面14T，或是部分暴露出第二島狀部142的上表面14T。第一畫素P1可採用上述任一實施例所揭示之作法。

如第14圖所示，第二畫素P2包括一基板10、一第三電極32、一第二介電層34以及一第四電極36。第三電極32設置於基板10上，且第三電極32係與對應之資料線DL電性連接。第二介電層34設置於第三電極32上，其中第二介電層34具有平坦之上表面34T而不具有島狀部。第四電極36設置於第二介電層34之上表面34T上。在本實施例中，第三電極32可為一完整之平面電極，其不包括狹縫(slit)或分支電極，而第四電極36包括複數條分支電極36B以及至少一邊緣電極36E，且第二電極36係電性連接於一共通電位。在本實施例中，第三電極32為畫素電極，而第四電極36為共通電極，但不以此為限。例如在一變化實施例中，第三電極32可為共通電極，而第四電極36可為畫素電極。

在本實施例中，第一畫素P1與第二畫素P2為不同顏色之畫素。本實施例可針對不同顏色之畫素的液晶效率作個別調整。舉例而言，第一畫素P1為顯示藍色之畫素，即為一藍色畫素，且第二畫素P2不為顯示藍色之畫素，即例如包括一紅色畫素及/或一綠色畫素。在其它變化實施例中，畫素結構更可包括三種以上不同的畫素，並且使三種畫素分別具有不同深度的凹陷。例如，藍色畫素具有深度較大的凹陷，綠色畫素具有深度較小的凹陷，紅色畫素具有深度最小的凹陷或不具有凹陷。

請參考第15圖。第15圖繪示了本發明之第六實施例之畫素結構的上視示意圖。如第15圖所示，與前述實施例不同之處在於，本實施例之畫素結構6之第二電極16的各分支電極16B僅具有兩端點部16T以及一連接部16C，但不具有轉折部。也就是說，各分支電極16B實質上可為一長條結構，其中連接部16C的兩端分別與端點部16T連接。本實施例之畫素結構6除了分支電極16B不具有轉折部之外，其餘部分可與前述實施例相同，亦即畫素結構6也具有不等厚度的介電層設計，且可視不同需求具有如前述各實施例所揭示的不同樣態，在此不再贅述。

綜上所述，本發明之畫素結構之介電層具有不等厚度設計，且相鄰之分支電極的間距不等於相鄰的島狀部的間距，因此可以在不增加共通電極與資料線之間的電容負載的情況下有效提升液晶效率。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧畫素結構
10‧‧‧基板
C‧‧‧液晶面板
GL‧‧‧閘極線
DL‧‧‧資料線
P‧‧‧畫素
10P‧‧‧畫素區
P1‧‧‧第一畫素
12‧‧‧第一電極
14‧‧‧第一介電層
16‧‧‧第二電極
141‧‧‧第一島狀部
14T‧‧‧上表面
16A‧‧‧狹縫
16B‧‧‧分支電極
16T‧‧‧端點部
16S‧‧‧轉折部
16C‧‧‧連接部
SW‧‧‧主動開關元件
20‧‧‧基板
30‧‧‧顯示介質層
G‧‧‧閘極
S‧‧‧源極
D‧‧‧汲極
CH‧‧‧半導體通道層
CL‧‧‧共通線
14B‧‧‧底部
142‧‧‧第二島狀部
14U‧‧‧凹陷
T‧‧‧厚度和

D‧‧‧深度

G1‧‧‧間距

G2‧‧‧間距

16E‧‧‧邊緣電極

17‧‧‧犧牲圖案

2‧‧‧畫素結構

10PB‧‧‧緩衝區

10PC‧‧‧連接區

143‧‧‧平坦部

3‧‧‧畫素結構

G3‧‧‧間距

G4‧‧‧間距

d1‧‧‧距離

d2‧‧‧距離

4‧‧‧畫素結構

h1‧‧‧厚度和

h2‧‧‧厚度和

h3‧‧‧厚度

5‧‧‧畫素結構

P2‧‧‧第二畫素

32‧‧‧第三電極

34‧‧‧第二介電層

36‧‧‧第四電極

34T‧‧‧上表面

36B‧‧‧分支電極

36E‧‧‧邊緣電極

6‧‧‧畫素結構

第1圖繪示了本發明之第一實施例之畫素結構的上視示意圖。 第2圖為本發明之液晶面板應用第一實施例之畫素結構沿第1圖之A-A’剖線繪示的剖面示意圖。 第3圖至第6圖繪示了本實施例之製作畫素結構之方法示意圖。 第7圖繪示了本發明之第二實施例之畫素結構的上視示意圖。第8圖為本發明之第二實施例之畫素結構沿第7圖之B-B’剖線與C-C’剖線繪示的剖面示意圖。 第9圖繪示了本發明之第三實施例之畫素結構的上視示意圖。 第10圖為本發明之第三實施例之畫素結構沿第9圖之D-D’剖線繪示的剖面示意圖。 第11圖繪示了本發明之第四實施例之畫素結構的示意圖。 第12圖繪示了本發明之第五實施例之畫素結構的示意圖。 第13圖為第12圖之第一畫素沿E-E’剖線繪示的剖面示意圖。 第14圖為第12圖之第二畫素沿F-F’剖線繪示的剖面示意圖。 第15圖繪示了本發明之第六實施例之畫素結構的上視示意圖。

1‧‧‧畫素結構

10‧‧‧基板

C‧‧‧液晶面板

DL‧‧‧資料線

10P‧‧‧畫素區

12‧‧‧第一電極

14‧‧‧第一介電層

16‧‧‧第二電極

141‧‧‧第一島狀部

14T‧‧‧上表面

16A‧‧‧狹縫

16B‧‧‧分支電極

20‧‧‧基板

30‧‧‧顯示介質層

14B‧‧‧底部

142‧‧‧第二島狀部

14U‧‧‧凹陷

T‧‧‧厚度和

D‧‧‧深度

G1‧‧‧間距

G2‧‧‧間距

16E‧‧‧邊緣電極

Claims (15)

1. 一種畫素結構，包括： 一基板； 複數條閘極線以及複數條資料線，設置於該基板上； 至少一第一畫素，設置於該基板上並電性連接於對應之該閘極線以及該資料線，其中該至少一第一畫素包括： 一第一電極，設置於該基板上； 一第一介電層，設置於該第一電極上，其中該第一介電層具有至少一第一島狀部；以及 一第二電極，設置於該至少一第一島狀部之一上表面上；以及 至少一第二畫素，設置於該基板上，其中該至少一第二畫素包括： 一第三電極，設置於該基板上； 一第二介電層，設置於該第三電極上，其中該第二介電層不具有島狀部；以及 一第四電極，設置於該第二介電層之一上表面上。
2. 如請求項1所述之畫素結構，其中該至少一第一島狀部之數量係為複數個，該第一介電層更包括一底部以及一第二島狀部，該等第一島狀部以及該第二島狀部係位於該底部上以構成複數個凹陷，該第二電極包含複數條分支電極，其中該等分支電極係分別設置於該等第一島狀部之該上表面上，並分別部分暴露出對應之該等第一島狀部之該上表面，且該第二島狀部係與相對應之該資料線重疊。
3. 如請求項2所述之畫素結構，其中兩相鄰之該等分支電極之間的間距大於兩相鄰之該等第一島狀部之間的間距。
4. 如請求項3所述之畫素結構，其中兩相鄰之該等第一島狀部之間的間距與兩相鄰之該等分支電極之間的間距之比值大於或等於40%且小於100%。
5. 如請求項2所述之畫素結構，其中該底部與該第一島狀部之厚度和大於該凹陷之深度。
6. 如請求項5所述之畫素結構，其中該凹陷之深度與該底部及該第一島狀部之厚度和之比值大於或等於20%且小於或等於80%。
7. 如請求項2所述之畫素結構，其中各該分支電極具有兩端點部、一轉折部以及兩連接部，該等連接部之兩端分別與該等端點部以及該轉折部連接，該等端點部係設置於對應之該第一島狀部之該上表面上，並部分暴露出該第一島狀部之該上表面，該轉折部係設置於對應之該第一島狀部之該上表面上，並部分暴露出該第一島狀部之該上表面。
8. 如請求項2所述之畫素結構，其中該底部與該第一島狀部之厚度和大於該底部之厚度，且該底部與該第二島狀部之厚度和大於該底部與該第一島狀部之厚度和。
9. 如請求項1所述之畫素結構，其中該至少一第一島狀部之數量係為一個，該第一介電層更包括一底部以及一第二島狀部，該第一島狀部以及該第二島狀部係位於該底部上以構成一凹陷，該第二電極包含複數條分支電極，其中該等分支電極係設置於該第一島狀部之該上表面上，並部分暴露出該第一島狀部之該上表面，且該第二島狀部係與該資料線重疊。
10. 如請求項9所述之畫素結構，其中該第二電極另包括一邊緣電極，設置於該第二島狀部之一上表面上，並部分暴露出該第二島狀部之該上表面，且該邊緣電極與相鄰之該分支電極之間的間距大於該第二島狀部與相鄰之該第一島狀部之間的間距。
11. 如請求項1所述之畫素結構，其中該第一電極係與對應之該資料線電性連接，且該第二電極係電性連接於一共通電位。
12. 如請求項1所述之畫素結構，其中該至少一第一畫素與該至少一第二畫素係為不同顏色之畫素。
13. 如請求項12所述之畫素結構，其中該至少一第一畫素為一藍色畫素，且該至少一第二畫素不為藍色畫素。
14. 如請求項13所述之畫素結構，其中該至少一第二畫素包括一紅色畫素或一綠色畫素。
15. 如請求項1所述之畫素結構，其中該第一電極與該第三電極包括畫素電極，且該第二電極與該第四電極包括一共通電極。