TWI559324B - 記憶體裝置與其操作方法 - Google Patents

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Description

記憶體裝置與其操作方法
本案是有關於一種記憶體裝置與其操作方法。
儲存級記憶體(Storage Class Memory, SCM)可用於減少系統延遲(system latency)，故已愈來愈受到注意。然而，以目前來看的話，由於長寫入延遲與高寫入耗能，使得不易將多位階控制相變記憶體應用至儲存級記憶體。
故而，需要能有一種記憶體裝置與其操作方法，能改善記憶體裝置性能，比如，能達到短寫入延遲與低寫入耗能。
本案係有關於一種記憶體裝置與其操作方法，其利用至少一個遞增式脈衝設定檢驗電流及/或至少一個相同脈衝設定檢驗電流來程式化記憶體陣列，以減少寫入延遲與寫入耗能。
根據本案一實施例，提出一種記憶體裝置之操作方法，包括：決定該記憶體裝置之一操作狀態；當決定該記憶體裝置操作於一第一操作狀態時，施加一重設脈衝至該記憶體裝置；當決定該記憶體裝置操作於一第二操作狀態時，施加該重設脈衝與至少一第一遞增式脈衝設定檢驗電流至該記憶體裝置，該第一遞增式脈衝設定檢驗電流之一最大可允許電流低於一熔化電流；當決定該記憶體裝置操作於一第三操作狀態時，施加該重設脈衝與至少一第一相同脈衝設定檢驗電流至該記憶體裝置，該第一相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及當決定該記憶體裝置操作於一第四操作狀態時，施加一設定脈衝至該記憶體裝置。
根據本案另一實施例，提出一種記憶體裝置，包括：一記憶體陣列；一控制電路，根據一輸入資料來決定該記憶體陣列之一操作狀態；以及一脈衝產生電路，耦接至該記憶體陣列與該控制電路，受控於該控制電路。當該控制電路決定該記憶體陣列操作於一第一操作狀態時，該脈衝產生電路施加一重設脈衝至該記憶體陣列。當該控制電路決定該記憶體陣列操作於一第二操作狀態時，該脈衝產生電路施加該重設脈衝與至少一第一遞增式脈衝設定檢驗電流至該記憶體陣列，該第一遞增式脈衝設定檢驗電流之一最大可允許電流低於一熔化電流。當該控制電路決定該記憶體陣列操作於一第三操作狀態時，該脈衝產生電路施加該重設脈衝與至少一第一相同脈衝設定檢驗電流至該記憶體陣列，該第一相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流。當該控制電路決定該記憶體陣列操作於一第四操作狀態時，該脈衝產生電路施加一設定脈衝至該記憶體陣列。
為了對本案之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧記憶體裝置
110‧‧‧記憶體陣列
120‧‧‧脈衝產生電路
130‧‧‧控制電路
201~280‧‧‧步驟

第1圖顯示根據本案一實施例之記憶體裝置之功能方塊圖。
第2圖顯示根據本案一實施例之記憶體裝置之操作方法。
第3A圖顯示根據本案一實施例之所施加之脈衝電流之波形圖。
第3B圖顯示於應用本案實施例之操作方法後，電晶體陣列之電阻值與正規化記憶體晶胞數量的關係。
第3C圖顯示應用本案實施例之脈衝數量與正規化記憶體晶胞數量之關係。
第4圖顯示根據本案一實施例之所施加之脈衝電流之另一種可能波形圖。
第5圖顯示阻抗值-電流值之關係值，以解釋「熔化電流」。
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
現請參考第1圖，其顯示根據本案一實施例之記憶體裝置之功能方塊圖。如第1圖所示，記憶體裝置100包括：記憶體陣列110、脈衝產生電路120與控制電路130。在此，記憶體裝置100以雙端點(2-terminal)記憶體裝置為例做說明，但當知本案並不受限於此。進一步地，雙端點記憶體裝置比如包括阻抗型(resistive type)記憶體裝置，而阻抗型記憶體晶胞比如包括相變型記憶體(PCM, phase change memory)裝置，磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)裝置或可變電阻式記憶體(Resistive random-access memory，RRAM 或ReRAM)裝置等。
記憶體陣列110包括排列成陣列之複數記憶體晶胞。該些記憶體晶胞可比如為多位階控制(MLC)相變型記憶體晶胞，其利用不同的電阻位階來儲存資料。比如，當被程式化至高阻抗時，其可儲存位元1；相反地，當被程式化至低阻抗時，其可儲存位元0。此外，單一記憶體晶胞可以儲存至少2位元。
控制電路130根據輸入資料IN來決定記憶體陣列110要被程式化至何種狀態，據以產生狀態信號SS(state signal)給脈衝產生電路120。
脈衝產生電路120耦接至記憶體陣列110與控制電路130。根據由控制電路130所傳來的狀態信號SS，脈衝產生電路120產生脈衝給記憶體陣列110，以將記憶體陣列110程式化至不同狀態。在此，以記憶體陣列110可操作於4種狀態00、01、10與11為例做說明，所謂的「狀態00」是指將記憶體晶胞程式化，以儲存位元00。其餘的狀態可依此類推。
現將說明本案實施例如何將記憶體陣列程式化。
如第2圖所示，其顯示根據本案一實施例之記憶體裝置之操作方法。如第2圖所示，在步驟210中，決定記憶體陣列110之狀態。比如，由控制電路130根據輸入資料IN來要將決定記憶體陣列110程式化至何種狀態(比如，狀態00，狀態01，狀態10與狀態11之一)。如果要將記憶體陣列110程式化至狀態11的話，則如步驟220所示，施加重設脈衝RESET_P至記憶體陣列110。如果要將記憶體陣列110程式化至狀態10的話，則如步驟240-248所示，施加重設脈衝RESET_P與遞增式脈衝設定檢驗電流(incremental pulse set verification current)S_IN1 +S_IN2 …至記憶體陣列110。如果要將記憶體陣列110程式化至狀態01的話，則如步驟260-268所示，施加重設脈衝RESET_P與相同脈衝設定檢驗電流(identical pulse set verification current)S_ID1 +S_ID2 …至記憶體陣列110。如果要將記憶體陣列110程式化至狀態00的話，則如步驟280所示，施加設定脈衝SET_P至記憶體陣列110。
現將詳細說明如何將記憶體陣列110程式化至狀態10。如步驟240所示，施加重設脈衝RESET_P至記憶體陣列110。如步驟242所示，將參數i設定為初始值(i=1)，其中參數i可視為是所要施加的遞增式脈衝設定檢驗電流之數量。在步驟244中，施加遞增式脈衝設定檢驗電流S_IN1 +S_IN2 …+ S_INi 至記憶體陣列110。在步驟246中，檢查記憶體陣列110是否已通過檢驗(也就是，檢查記憶體陣列110是否已被程式化至狀態10)。如果是的話，則操作結束。如果不是的話，則在步驟248中，將i值加1(i=i+1)，且流程回至步驟244。也就是說，如果仍未將記憶體陣列110程式化至狀態10的話，則所要施加的遞增式脈衝設定檢驗電流之數量要增加(比如，加1)。
現將詳細說明如何將記憶體陣列110程式化至狀態01。相似地，如步驟260所示，施加重設脈衝RESET_P至記憶體陣列110。如步驟262所示，將參數j設定為初始值(j=1)，其中參數j可視為是所要施加的相同脈衝設定檢驗電流之數量。在步驟264中，施加相同脈衝設定檢驗電流S_ID1 +S_ID2 …+ S_IDj 至記憶體陣列110。在步驟266中，檢查記憶體陣列110是否已通過檢驗(也就是，檢查記憶體陣列110是否已被程式化至狀態01)。如果是的話，則操作結束。如果不是的話，則在步驟268中，將j值加1(j=j+1)，且流程回至步驟264。也就是說，如果仍未將記憶體陣列110程式化至狀態01的話，則所要施加的相同脈衝設定檢驗電流之脈衝數量要增加(比如，加1)。
現請參考第3A圖，其顯示根據本案一實施例之所施加之脈衝電流之波形圖。如第3A圖所示，在本案實施例中，設定脈衝SET_P比如是呈階梯變化，其脈衝寬度比如為800ns，其初始電流比如為200μA，也可稱為單一階梯式設定脈衝。也就是說，在脈衝寬度之內，設定脈衝SET_P從初始電流200μA逐漸降低至某一值(比如，0A)。
重設脈衝RESET_P比如是，其脈衝寬度為40ns，其電流值為400μA。亦即，在短時間內施加高電流(重設脈衝RESET_P)，以讓記憶體晶胞呈現非結晶形(amorphous)，來讓記憶體晶胞被程式化為狀態11。
遞增式脈衝設定檢驗電流S_IN1 、S_IN2 、…、S_INi 如第3A圖所示。在此，遞增式脈衝設定檢驗電流S_IN1 、S_IN2 、…、S_INi 之脈衝寬度比如固定為160ns，且各遞增式脈衝設定檢驗電流呈現階梯式變化，故而，第3A圖之遞增式脈衝設定檢驗電流S_IN1 、S_IN2 、…、S_INi 也可稱為遞增式階梯脈衝設定檢驗電流。在這些遞增式脈衝設定檢驗電流S_IN1 、S_IN2 、…、S_INi 中，遞增式脈衝設定檢驗電流S_IN1 具有最低初始電流值(比如是25μA)，遞增式脈衝設定檢驗電流S_IN2 具有第二低初始電流值(比如是25μA+2μA=27μA)；依此類推。也就是說，所謂的「遞增式」是指，愈後面所施加的脈衝設定檢驗電流之初始電流值愈大。由圖式可看出，在後的遞增式脈衝設定檢驗電流S_INi 之初始電流高於在前的遞增式脈衝設定檢驗電流S_IN(i-1) 。在此假設遞增式脈衝設定檢驗電流之最大可允許初始電流值不可超過熔化電流(melting current)，熔化電流比如為45μA。
同樣地，以遞增式脈衝設定檢驗電流S_INi 來看，在其脈衝寬度之內，其電流值由初始電流值逐漸降低至一值(比如0)。
相同脈衝設定檢驗電流S_ID1 、S_ID2 …、S_IDj 如第3A圖所示。在此，相同脈衝設定檢驗電流S_ID1 、S_ID2 、…、S_IDj 之脈衝寬度比如固定為160ns，且各相同脈衝設定檢驗電流呈現階梯式變化，故而，第3A圖之相同脈衝設定檢驗電流S_ID1 、S_ID2 、…、S_IDj 也可稱為相同階梯脈衝設定檢驗電流。這些相同脈衝設定檢驗電流S_ID1 、S_ID2 、…、S_IDj 具有相同初始電流值(比如是45μA)。在此假設相同脈衝設定檢驗電流之最大可允許初始電流值不可以超過熔化電流。同樣地，以相同脈衝設定檢驗電流S_IDj 來看，在其脈衝寬度之內，其電流值由初始電流值逐漸降低至0。其實，各相同脈衝設定檢驗電流S_ID1 、S_ID2 、…
、S_IDj 乃是相同的。
請同時參考第2圖與第3A圖。要將記憶體陣列110程式化至狀態10時，先施加重設脈衝RESET_P至記憶體陣列110。接著，在第1個迴圈中，施加遞增式脈衝設定檢驗電流S_IN1 至記憶體陣列110，並決定是否記憶體陣列110已通過檢驗。如果尚未的話，代表記憶體陣列110之電阻值仍過高，需要施加更多的遞增式脈衝設定檢驗電流給記憶體陣列110。故而，在第2個迴圈中，施加遞增式脈衝設定檢驗電流S_IN1 與S_IN2 (也就是要多施加一個遞增式脈衝設定檢驗電流)至記憶體陣列110，並決定是否記憶體陣列110已通過檢驗。依此類推，直到記憶體陣列110通過檢驗為止。
相似地，要將記憶體陣列程式化至狀態01時，先施加重設脈衝RESET_P至記憶體陣列110。接著，在第1個迴圈中，施加相同脈衝設定檢驗電流S_ID1 至記憶體陣列110，並決定是否記憶體陣列110已通過檢驗。如果尚未的話，代表記憶體陣列110之電阻值仍過高，需要施加更多的相同脈衝設定檢驗電流給記憶體陣列110。故而，在第2個迴圈中，施加相同脈衝設定檢驗電流S_ID1 與S_ID2 (也就是要多施加一個相同脈衝設定檢驗電流)至記憶體陣列110，並決定是否記憶體陣列110已通過檢驗。依此類推，直到記憶體陣列110通過檢驗為止。
第3B圖顯示應用本案實施例之操作方法後，電晶體陣列之電阻值與正規化記憶體晶胞數量的關係。正規化記憶體晶胞數量指的是，落在此電阻值的記憶體晶胞的正規化百分比。由第3B圖可看出，經應用本案實施例後，可被判定為狀態11的記憶體晶胞的百分比約為98.3%；可被判定為狀態10的記憶體晶胞的百分比約為97.4%可被判定為狀態01的記憶體晶胞的百分比約為98.9%；以及可被判定為狀態00的記憶體晶胞的百分比約為99.9%。由第3B圖可看出，在本案實施例中，可以有效地將絕大部份記憶體晶胞程式化至所需要的狀態，故而，記憶體裝置之性能可獲得改善。
第3C圖則顯示應用本案實施例之脈衝數量(i或j值)與正規化記憶體晶胞數量之關係。如第3C圖所示，以狀態01來看，絕大部份的記憶體晶胞可在脈衝數量為3(j=3)即被程式化至狀態01；相似地，以狀態10來看，絕大部份的記憶體晶胞可在脈衝數量為4(i=4)即被程式化至狀態10。故而，由第3C圖可看出，本案實施例的確可以大幅減少所需要脈衝數量，故而，能降低功率消耗並減少寫入延遲。
現請參考第4圖，其顯示根據本案一實施例之所施加之脈衝電流之另一種可能波形圖。第4圖之設定脈衝SET_P與重設脈衝RESET_P之波形基本上可以相同或相似於第3A圖，故其細節在此省略。
在第4圖中，遞增式脈衝設定檢驗電流S_IN1 ’、S_IN2 ’…
、S_INi ’之脈衝寬度比如固定為40ns，且其為方波，故而，第4圖之遞增式脈衝設定檢驗電流也可稱為遞增式方波脈衝設定檢驗電流。在這些遞增式脈衝設定檢驗電流S_IN1 ’、S_IN2 ’…、S_INi ’中，遞增式脈衝設定檢驗電流S_IN1 ’具有最低初始電流值(比如是25μA)，遞增式脈衝設定檢驗電流S_IN2 ’具有第二低初始電流值(比如是25μA+2μA=27μA)；依此類推。遞增式脈衝設定檢驗電流之最大可允許初始電流值不可超過熔化電流。由圖式可看出，在後的遞增式脈衝設定檢驗電流S_INi ’之初始電流高於在前的遞增式脈衝設定檢驗電流S_IN(i-1) ’。
相同脈衝設定檢驗電流S_ID1 ’、S_ID2 ’、…、S_IDj ’如第4圖所示。在此，相同脈衝設定檢驗電流S_ID1 ’、S_ID2 ’、…、S_IDj ’之脈衝寬度比如固定為40ns，且其為方波，故而，第4圖之相同脈衝設定檢驗電流S_ID1 ’、S_ID2 ’、…、S_IDj ’也可稱為相同方波脈衝設定檢驗電流。這些相同脈衝設定檢驗電
流S_ID1 ’、S_ID2 ’、…、S_IDj ’具有相同初始電流值(比如是45μA)。在此假設相同脈衝設定檢驗電流之最大可允許初始電流值為45μA，請注意，相同脈衝設定檢驗電流之最大可允許初始電流值不可以超過熔化電流。其實，各相同脈衝設定檢驗電
流S_ID1 ’、S_ID2 ’、…、S_IDj ’乃是相同的。
此外，在上例中，設定檢驗電流S_ID/S_ID’/S_IN/S_IN’雖以階梯波形或方波為例做說明，但本案並不受限於此。比如，在本案其他可能實施例中，設定檢驗電流S_ID/S_ID’/S_IN/S_IN’之波形也可為三角波、梯形等皆可。其原則乃是：以遞增式脈衝設定檢驗電流S_IN/S_IN’而言，愈後面的遞增式脈衝設定檢驗電流/S_IN’的初始電流愈高。以相同脈衝設定檢驗電流S_ID/S_ID’而言，所有的相同脈衝設定檢驗電流S_ID/S_ID’皆相同。
第5圖顯示阻抗值-電流值之關係值，以解釋「熔化電流」。第5圖的左邊子圖代表，當施加脈衝寬度為40ns的脈衝時，阻抗值對電流值(由10μA變化至100μA)的情形。在第5圖的中間子圖代表，當施加脈衝寬度為160ns的脈衝時，阻抗值對電流值(由10μA變化至100μA)的情形。第5圖的右邊子圖代表，當施加脈衝寬度為480ns的脈衝時，阻抗值對電流值(由10μA變化至100μA)的情形。由第5圖的中間子圖與右邊子圖可看出，當操作電流超過某一臨界值(約50μA)時，阻抗值會由低阻值急劇變化成高阻值，將此臨界值稱為熔化電流Imelt。也就是說，如果所施加的操作電流超過熔化電流Imelt的話，則阻抗值會由低阻抗值急劇變成高阻抗值。
故而，在本案實施例中，為避免阻抗值的急劇變化，在要將記憶體陣列程式化至狀態01與狀態10時，所施加的電流不可以超過熔化電流Imelt。
如上所述，在本案上述實施例中，記憶體裝置具有短寫入延遲(short write latency)，低寫入耗能(low write power consumption)、高性能(high performance)、高可靠度(high reliability)、快速與正確程式化等優點。
綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。
210~280‧‧‧步驟

Claims (15)

  1. 一種記憶體裝置之操作方法，包括：
    決定該記憶體裝置之一操作狀態；
    當決定該記憶體裝置操作於一第一操作狀態時，施加一重設脈衝至該記憶體裝置；
    當決定該記憶體裝置操作於一第二操作狀態時，施加該重設脈衝與至少一第一遞增式脈衝設定檢驗電流至該記憶體裝置，該第一遞增式脈衝設定檢驗電流之一最大可允許電流低於一熔化電流；
    當決定該記憶體裝置操作於一第三操作狀態時，施加該重設脈衝與至少一第一相同脈衝設定檢驗電流至該記憶體裝置，該第一相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    當決定該記憶體裝置操作於一第四操作狀態時，施加一設定脈衝至該記憶體裝置。
  2. 如申請專利範圍第1項所述之記憶體裝置之操作方法，其中，
    根據一輸入資料來決定該記憶體裝置之該操作狀態。
  3. 如申請專利範圍第1項所述之記憶體裝置之操作方法，其中，
    該重設脈衝包括一單一階梯式重設脈衝，以讓該記憶體裝置之複數記憶體晶胞被程式化為非結晶形；以及
    該設定脈衝包括一單一階梯式設定脈衝。
  4. 如申請專利範圍第1項所述之記憶體裝置之操作方法，其中，
    處於該第一操作狀態下之複數記憶體晶胞具有一最高阻抗值；
    於該第二操作狀態下之該些記憶體晶胞具有一第二高阻抗值；
    於該第三操作狀態下之該些記憶體晶胞具有一第三高阻抗值；以及
    於該第四操作狀態下之該些記憶體晶胞具有一最低阻抗值。
  5. 如申請專利範圍第1項所述之記憶體裝置之操作方法，其中，
    當決定該記憶體裝置操作於該第二操作狀態時，於施加該重設脈衝與該第一遞增式脈衝設定檢驗電流至該記憶體裝置之後，檢查該記憶體裝置是否已被程式化至該第二操作狀態；
    如果否，則施加一第二遞增式脈衝設定檢驗電流至該記憶體裝置之後，並檢查該記憶體裝置是否已被程式化至該第二操作狀態；
    該第二遞增式脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    該第二遞增式脈衝設定檢驗電流之該最大可允許電流高於該第一遞增式脈衝設定檢驗電流之該最大可允許電流。
  6. 如申請專利範圍第5項所述之記憶體裝置之操作方法，其中，
    該第一與該第二遞增式脈衝設定檢驗電流由下列群組選出：階梯式脈衝，方波脈衝，三角波脈衝，梯形脈衝。
  7. 如申請專利範圍第1項所述之記憶體裝置之操作方法，其中，
    當決定該記憶體裝置操作於該第三操作狀態時，於施加該重設脈衝與該第一相同脈衝設定檢驗電流至該記憶體裝置之後，檢查該記憶體裝置是否已被程式化至該第三操作狀態；
    如果否，則施加一第二相同脈衝設定檢驗電流至該記憶體裝置之後，並檢查該記憶體裝置是否已被程式化至該第三操作狀態；
    該第二相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    該第二相同脈衝設定檢驗電流相同於該第一遞增式脈衝設定檢驗電流。
  8. 如申請專利範圍第7項所述之記憶體裝置之操作方法，其中，
    該第一與該第二相同脈衝設定檢驗電流由下列群組選出：階梯式脈衝，方波脈衝，三角波脈衝，梯形脈衝。
  9. 一種記憶體裝置，包括：
    一記憶體陣列；
    一控制電路，根據一輸入資料來決定該記憶體陣列之一操作狀態；以及
    一脈衝產生電路，耦接至該記憶體陣列與該控制電路，受控於該控制電路，
    其中，
    當該控制電路決定該記憶體陣列操作於一第一操作狀態時，該脈衝產生電路施加一重設脈衝至該記憶體陣列；
    當該控制電路決定該記憶體陣列操作於一第二操作狀態時，該脈衝產生電路施加該重設脈衝與至少一第一遞增式脈衝設定檢驗電流至該記憶體陣列，該第一遞增式脈衝設定檢驗電流之一最大可允許電流低於一熔化電流；
    當該控制電路決定該記憶體陣列操作於一第三操作狀態時，該脈衝產生電路施加該重設脈衝與至少一第一相同脈衝設定檢驗電流至該記憶體陣列，該第一相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    當該控制電路決定該記憶體陣列操作於一第四操作狀態時，該脈衝產生電路施加一設定脈衝至該記憶體陣列。
  10. 如申請專利範圍第9項所述之記憶體裝置，其中，
    該重設脈衝包括一單一階梯式重設脈衝，以讓該記憶體陣列之複數記憶體晶胞被程式化為非結晶形；以及
    該設定脈衝包括一單一階梯式設定脈衝。
  11. 如申請專利範圍第9項所述之記憶體裝置，其中，
    處於該第一操作狀態下之複數記憶體晶胞具有一最高阻抗值；
    於該第二操作狀態下之該些記憶體晶胞具有一第二高阻抗值；
    於該第三操作狀態下之該些記憶體晶胞具有一第三高阻抗值；以及
    於該第四操作狀態下之該些記憶體晶胞具有一最低阻抗值。
  12. 如申請專利範圍第9項所述之記憶體裝置，其中，
    當該控制電路決定該記憶體陣列操作於該第二操作狀態時，於該脈衝產生電路施加該重設脈衝與該第一遞增式脈衝設定檢驗電流至該記憶體陣列之後，該控制電路檢查該記憶體陣列是否已被程式化至該第二操作狀態；
    如果否，則於該脈衝產生電路施加一第二遞增式脈衝設定檢驗電流至該記憶體陣列之後，該控制電路檢查該記憶體陣列是否已被程式化至該第二操作狀態；
    該第二遞增式脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    該第二遞增式脈衝設定檢驗電流之該最大可允許電流高於該第一遞增式脈衝設定檢驗電流之該最大可允許電流。
  13. 如申請專利範圍第12項所述之記憶體裝置，其中，
    該第一與該第二遞增式脈衝設定檢驗電流由下列群組選出：階梯式脈衝，方波脈衝，三角波脈衝，梯形脈衝。
  14. 如申請專利範圍第9項所述之記憶體裝置，其中，
    當該控制電路決定該記憶體陣列操作於該第三操作狀態時，於該脈衝產生電路施加該重設脈衝與該第一相同脈衝設定檢驗電流至該記憶體陣列之後，該控制電路檢查該記憶體陣列是否已被程式化至該第三操作狀態；
    如果否，則於該脈衝產生電路施加一第二相同脈衝設定檢驗電流至該記憶體陣列之後，該控制電路檢查該記憶體陣列是否已被程式化至該第三操作狀態；
    該第二相同脈衝設定檢驗電流之一最大可允許電流低於該熔化電流；以及
    該第二相同脈衝設定檢驗電流相同於該第一遞增式脈衝設定檢驗電流。
  15. 如申請專利範圍第14項所述之記憶體裝置，其中，
    該第一與該第二相同脈衝設定檢驗電流由下列群組選出：階梯式脈衝，方波脈衝，三角波脈衝，梯形脈衝。
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