TWI551971B - 電源供應器之雜訊抑制電路、雜訊抑制方法及雜訊抑制系統 - Google Patents

電源供應器之雜訊抑制電路、雜訊抑制方法及雜訊抑制系統 Download PDF

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Description

電源供應器之雜訊抑制電路、雜訊抑制方法及雜訊抑制系統 【相關申請案之交叉參考】
本發明主張2013年12月23日申請之美國臨時申請案第61/920,166號”雙倍資料率介面之電源雜訊箝制設計”之優先權，其以引用之方式併入本文中。
本發明一般來說係與通訊領域有關，特別是一種介於積體電路裝置間的電子發送信號。
高速資料通訊積體電路(integrated circuit,IC)晶粒包含驅動器和接收器兩者。一個這樣的積體電路的驅動器透過信號傳輸線與另一個積體電路的接收器連接。信號傳輸線包括，在一示例實施例中，電連接驅動器及接收器的印刷電路板走線。此驅動器及接收器電路可以被用作，例如，可能包含虛擬開放汲極(pseudo open drain,POD)終端設計的雙倍資料率(Double Data Rate,DDR)介面。DDR介面係用以在時序信號的上升緣及下降緣兩者傳輸與接收資料。
上面的描述是作為現有技術在此領域的一般概述，並且不應 被解釋為任何它包含的信息構成對本專利申請的現有技術的承認。
本發明提供一種電源供應器之雜訊抑制電路及雜訊抑制方法之示例。其中一實施例，積體電路包含輸入節點用以透過傳輸線接收信號。積體電路也包含終端電路用以電連接輸入節點至積體電路的電源軌。積體電路更包含耦接於電源軌的電路元件。電路元件根據確定電源軌的電壓滿足或超過高壓閾值而洩流電源軌之一部分電流。電路元件也根據確定電源軌的電壓小於高壓閾值而洩流電源軌的一較小部分電流。
如另一實施例，積體電路包含核心電壓軌用以提供操作電壓至積體電路之子電路。積體電路也包含耦接於核心電壓軌與接地軌之間的電路元件。電路元件係根據確定核心電壓軌之電壓滿足或超過高壓閾值而洩流核心電壓軌之一部分電流。電路元件也根據確定核心電壓軌之電壓小於高壓閾值而洩流核心電壓軌之一較小部分電流。
如另一實施例，提供一種方法，包含在積體電路之輸入節點接收信號，積體電路包含終端電路用以電連接輸入節點至積體電路的電源軌。所述方法也包含確定電源軌的電壓滿足或超過高壓閾值。根據確定電源軌之電壓滿足或超過高壓閾值，在電路元件洩流電源軌之一部分電流。所述方法更包含確定電源軌之電壓小於高壓閾值。根據確定電源軌之電壓小於高壓閾值，在電路元件洩流電源軌之一較小部分電流。
如另一實施例，系統包含傳輸側積體電路，包含驅動電路元件用以產生信號。系統也包含接收側積體電路，具有輸入節點用以透過傳輸線接收信號，其中傳輸線連接驅動電路元件至輸入節點。接收側積體電 路也包含終端電路用以電連接輸入節點至接收側積體電路之電源軌。接收側積體電路更包含耦接至電源軌的電子電路元件，且用以(i)根據確定電源軌之電壓滿足或超過高壓閾值而洩流電源軌之一部分電流，以及(ii)根據確定電源軌之電壓小於高壓閾值而洩流電源軌之一較小部分電流。
100‧‧‧通訊系統
102‧‧‧第一積體電路晶粒
104‧‧‧驅動器
106‧‧‧傳輸線
107‧‧‧輸入節點
108‧‧‧第二積體電路晶粒
110‧‧‧電源供應電壓
112‧‧‧電源軌
114‧‧‧終端電路
116‧‧‧接收器
118‧‧‧接地軌
120‧‧‧電路元件
140‧‧‧印刷電路板
200‧‧‧通訊系統
202‧‧‧傳輸側積體電路晶粒
204‧‧‧驅動器
206‧‧‧傳輸線
207‧‧‧輸入節點
208‧‧‧接收側積體電路晶粒
210‧‧‧電源供應電壓
212‧‧‧電源軌
214‧‧‧電阻
216‧‧‧接收器
218‧‧‧接地軌
220‧‧‧二極體
221‧‧‧電阻
300‧‧‧通訊系統
302‧‧‧傳輸側積體電路晶粒
304A‧‧‧驅動器
304B‧‧‧驅動器
306A‧‧‧傳輸線
306B‧‧‧傳輸線
307A‧‧‧第一輸入節點
307B‧‧‧第二輸入節點
308‧‧‧接收側積體電路晶粒
310‧‧‧電源供應電壓
312‧‧‧電源軌
314A‧‧‧電阻
314B‧‧‧電阻
316A‧‧‧接收器
316B‧‧‧接收器
318‧‧‧接地軌
320‧‧‧二極體
321‧‧‧電阻
340‧‧‧電感
350‧‧‧印刷電路板
500‧‧‧通訊系統
502‧‧‧傳輸側積體電路晶粒
504A‧‧‧驅動器
504B‧‧‧驅動器
506A‧‧‧傳輸線
506B‧‧‧傳輸線
507A‧‧‧第一輸入節點
507B‧‧‧第二輸入節點
508‧‧‧接收側積體電路晶粒
510‧‧‧電源供應電壓
512‧‧‧電源軌
514A‧‧‧電阻
514B‧‧‧電阻
516A‧‧‧接收器
516B‧‧‧接收器
517A‧‧‧輸出
517B‧‧‧輸出
518‧‧‧接地軌
520‧‧‧二極體
521‧‧‧電阻
540‧‧‧電感
550A‧‧‧參考電壓
550B‧‧‧參考電壓
600‧‧‧通訊系統
602‧‧‧傳輸側積體電路晶粒
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607‧‧‧輸入節點
608‧‧‧接收側積體電路晶粒
610‧‧‧電源供應電壓
612‧‧‧電源軌
614‧‧‧終端電路
616‧‧‧接收器
618‧‧‧接地軌
620‧‧‧電路元件
660‧‧‧核心電壓軌
662‧‧‧子電路
664‧‧‧截波電路
圖1A係為本發明通訊系統之一實施例方塊圖。
圖1B係為本發明電源軌電流洩流量作為電源軌電壓函數之實施例示意圖。
圖2係為本發明接收側積體電路晶粒包含二極體及電阻串聯耦接至電源軌之實施例方塊圖。
圖3係為本發明通訊系統之一實施例方塊圖，其中傳輸側積體電路晶粒包含複數個驅動器以及接收側積體電路晶粒包含複數個接收器。
圖4係為本發明接收側積體電路晶粒包含複數個接收器連接至相同電源軌之實施例方塊圖。
圖5係為本發明接收側積體電路晶粒包含核心電壓軌及截波電路用以在核心電壓軌洩流一部分電流之實施例方塊圖。
圖6係為本發明之實施例流程圖。
圖1A描繪本發明通訊系統100之一實施例方塊圖。在系統100中，第一積體電路(integrated circuit,IC)晶粒102包含驅動器104用以透過傳輸線106傳輸信號至第二積體電路晶粒108。第二IC晶粒108在輸入節點107接收信號。接收器116之輸入終端耦接於輸入節點107，因此能使接收器 116接收傳輸來的信號。在一實施例中，通訊系統100使用並聯終端於傳輸線106。因此，如圖1A所示，傳輸線106係透過終端電路114耦接至第二IC晶粒108的電源軌112。在一實施例中，傳輸線106印刷電路板(printed circuit board,PCB)走線，係電連接第一及第二IC晶粒102,108。電源軌112係為第二IC晶粒108的內部電源軌，並且不是在印刷電路板140耦接至晶粒108的部分。系統100的元件包含第一及第二IC晶粒102,108，係設置於印刷電路板140上。
在圖1A之實施例中，終端電路114係包含於第二IC晶粒108且耦接晶粒108的輸入節點107至晶粒108的電源軌112。此終端設計也可以稱為虛擬開放汲極(pseudo open drain,POD)終端設計。終端電路114包含於晶粒108，係被稱為終端電阻(on-die termination,ODT)電路。在其他實施例中，終端電路114係位於晶粒外。在一實施例中，終端電路114提供阻抗匹配於傳輸線106和接收器116之間。特別的是，終端電路114具有阻抗值，所述阻抗值係導致接收器116的輸入阻抗被設定成針對防止或減少在接收器116的信號反射的一特定阻抗值。此信號反射導致藉由驅動器104所傳輸的信號失真，以及負面影響從驅動器104傳輸至接收器116之信號品質及可靠性。
IC晶粒108的電源軌112係用以提供操作電壓至晶粒108的不同元件。在圖1A之實施例中，電源軌112係耦接於印刷電路板140晶粒外之電源供應電壓Vbrd 110。印刷電路板140因此透過電源供應電壓Vbrd 110提供電源至第二IC晶粒108。在某些情況下，雜訊可以形成於電源軌112上。舉例來說，藉由驅動器104傳輸的轉態信號會導致傳輸線106上的電流曲線， 所述電流曲線會導致產生雜訊於電源軌112。此雜訊會引起電源軌112的電壓由它的標稱值而改變。在一實施例中，由印刷電路板140晶粒外來的電源供應電壓Vbrd 110係等於一特定直流電壓，以及電源軌112的雜訊會使得電源軌112的電壓從具有一定量雜訊的標稱直流電壓改變。
在圖1A之實施例中，電源軌112上的雜訊使得電源軌112的電壓成為一種不良的高壓狀態，係指應該出現在電源軌112的電壓超過標稱電壓。電源軌112之電壓可以被確定成為高壓狀態，例如，依據電源軌112之電壓滿足或超過高壓閾值。在一實施例中，電源軌112的雜訊具有諧振特徵且可以稱為諧振雜訊。此種諧振雜訊使得電源軌112之電壓在特定頻率或多個不同頻率的最大值與最小值之間震盪。電源軌112之振盪電壓包含滿足或超過高壓閾值的電壓。
電源軌112的雜訊可以經由終端電路114耦接至輸入節點107的信號，並且耦接的雜訊使信號失真且會引起信號不良的諧振。為了抑制由電源軌112至信號耦接的雜訊，第二IC晶粒108包含電路元件120。如圖1A所示，電路元件120包含第一終端係直接連接至電源軌112，以及第二終端係直接連接至晶粒108的接地軌。在一實施例中，電路元件120係為被動電子電路元件且可能因此包含電阻、二極體、電容、其他被動電子電路元件，或這些被動電子電路元件之不同組合。在另一實施例中，電路元件120是一種主動電子電路元件且可能因此包含一或更多電晶體，另一主動電子電路元件，或這些主動電子電路元件之不同組合。在另一實施例中，電路元件120包含一或更多被動電子電路元件以及一或更多主動電子電路元件。在一實施例中，被動及/或主動電子電路元件可能被整合至IC晶粒108中，例如， 作為部分光微影或類似的電路製品。
如上述說明，雜訊在電源軌112出現的時間區間內時，電源軌112的電壓可能在高壓狀態，係指電源軌112的電壓滿足或超過高壓閾值。在這些時間週期期間，電路元件120藉由洩流電源軌112一部分電流來降低電源軌112的電壓。電壓被減低至低於高壓閾值的一個值，因此將電源軌112的電壓從高壓狀態移除了。因為電源軌112的雜訊藉由電源軌112之電壓證明係大於或等於高壓閾值，因此降低的電壓有效地減低電源軌112的雜訊。藉由減低電源軌112的雜訊，經由終端電路114從電源軌112到信號所耦接的雜訊會被抑制。需注意的是，電路元件120有目的地由電源軌112引起漏電流用以降低電源軌112的電壓並且抑制從電源軌112至輸入節點107之信號耦接的雜訊。
當電源軌112的電壓低於高壓閾值的時間週期區間內，雜訊並不會出現在電源軌112上。在這些時間週期區間，電源軌112的電壓係接近或等於它的標稱值，其中標稱值係等於藉由來自印刷電路板140晶粒外的電源供應電壓Vbrd 110所提供的直流電壓。於此情況下，電路元件120用來洩流電源軌112一較小部分電流。電源軌112之電壓並不會被洩流較小部分電流而明顯地被影響，並且電源軌112的電壓可能會降低僅微小不顯著的量。因此，電路元件120不會持續運作而調節電源軌112電壓，而是僅運作來顯著地降低當電壓已滿足或超過高壓閾值情況時的電壓。電路元件120不包含傳統的電壓調節器來調節電源軌112電壓。這種傳統的電壓調節器係被設計用來維持電路元件一直在恆定電壓位準，並且如上述說明，電路元件120不會持續地運作來調節電源軌112電壓。
需注意的是，在一實施例中，電源軌112所洩流的電流量不會根據電源軌112電壓改變而線性地改變。特別的是，當電壓低於高壓閾值時被洩流的較小量電流係為相對小的(例如在mA的範圍且一般是小於1mA)。例如當電源軌112的電壓超過高壓閾值時被洩流的較大量電流是明顯地高於較小量電流，並且可能會在5mA-15mA的範圍。因此，當電源軌112的電壓低於高壓閾值時，電源軌112被洩流的電流是相對小的，並且當電壓滿足或超過高壓閾值時，被洩流的電流量會有顯著的增加。如圖1B的圖表150所示，係為本發明電源軌112電流洩流量作為電源軌112電壓函數之實施例示意圖。如上所述，在一實施例中，當電源軌112被洩流較小量的電流時，電源軌112的電壓僅降低微小且不明顯的量，但是當電源軌112被洩流較大量的電流時，電源軌112的電壓係明顯地被降低。因此，應注意的是，在一實施例中，電源軌112電壓的降低為非線性的，且當電源軌112電壓滿足或超過高壓閾值時，電壓降低是顯著的增加。
應注意的是，電路元件120不會移除或其他的方式過濾耦接至輸入節點107信號的雜訊。相對地，如上所述，當電壓被確定滿足或超過高壓閾值時，電路元件120藉由降低電源軌120電壓來減少電源軌112之雜訊。當電源軌電壓處於高壓狀態時，藉由洩流電流，電路有效地作用而衰減電源軌的諧振雜訊。
在本發明之一實施例中，系統100被用來實現雙倍資料率(double data rate,DDR)資料轉換。於此實施例，IC晶粒102,108包含部分DDR介面(例如DDR4介面)。舉例來說，驅動器104為DQS驅動器，透過傳輸線106用以驅動DQS時脈信號至第二IC晶粒108。驅動器104也可以是資料驅動器 用以資料信號至第二IC晶粒108。更進一步，於此實施例中，接收器116係為DQS接收器用以接收DQS時脈信號，或是資料接收器用以接收資料信號。需注意的是系統100並非以DDR資料轉換而限制。
圖2係為本發明接收側積體電路晶粒208包含二極體220及電阻221串聯耦接至電源軌212之實施例方塊圖。如圖2所繪示的通訊系統200中，傳輸側IC晶粒202包含驅動器204用來透過傳輸線206驅動信號至接收側IC晶粒208。接收側IC晶粒208在耦接至接收器216輸入終端的輸入節點207接收信號。電阻214係耦接於接收側IC晶粒208的輸入節點207與電源軌212之間。電阻214用來終止接收的信號且具有使得接收器216輸入阻抗與傳輸線206特徵阻抗匹配的阻抗值。
接收側IC晶粒208的電源軌212接收來自印刷電路板晶粒外的電源供應電壓Vbrd 210。為了抑制電源軌212的雜訊且從而抑制經由電阻214從電源軌212至信號所耦接的雜訊，接收側IC晶粒208包含二極體220以及電阻221串聯耦接至電源軌212。如圖2所示之實施例，二極體220以及電阻221係耦接於接收側IC晶粒208的電源軌212及接地軌218之間。
當電源軌212電壓滿足或超過高壓閾值時，二極體220及電阻221係用來洩流電源軌212部分電流。更進一步詳細描述如下，在一實施例中，高壓閾值係藉由二極體220施加。舉例而言，在一實施例中，高壓閾值係基於二極體220的膝點電壓(即切入電壓)及/或一或更多二極體的其他參數。電源軌212電流的洩流降低了電源軌212的電壓至界由二極體220施加的低於高壓閾值的未調節電壓。電源軌212的電壓係被降低至未調節電壓以顯示在晶片208中缺乏傳統的電壓調節器，且表示降低的電壓可能會根據不同 的因素(例如系統200的溫度、從印刷電路版晶粒外所接收的電源供應電壓Vbrd 210等)而改變。因為電源軌212電壓的高壓狀態係為電源軌212雜訊的結果，所以降低的電壓降低了電源軌212的雜訊，且因此減低了從電源軌212到信號所耦接的雜訊量。當電源軌212電壓小於高壓閾值時，二極體220及電阻221進一步用來洩流電源軌212一較小部分電流。當較小部分電流被洩流時，電源軌212之電壓不會顯著地被影響。應注意的是，電源軌212被洩流的電流量為非線性的，當電源軌212電壓滿足或超過高壓閾值時會有明顯的跳動發生。
本發明之一實施例，當電源軌212電壓滿足或超過高壓閾值相對於當電源軌212電壓小於高壓閾值，二極體220及電阻221係用以洩流電源軌212的未調節量電流係顯著地更大。電源軌212被洩流之電流係為未調節量的電流，以顯示晶片208缺乏傳統的電流調節器，且指出被洩流之電流量可能會依據不同的因素(例如系統200的溫度、從印刷電路版晶粒外所接收的電源供應電壓Vbrd 210等)而改變。
二極體220使得基於電源軌212電壓的不同量電流之洩流能與高壓閾值相比較。在一實施例中，當電源軌212電壓低於高壓閾值時，跨過二極體220之電壓係低於二極體220之膝點電壓(即切入電壓)，且二極體220能夠僅導通相對小量的電流。二極體220之膝點電壓說明了在二極體220開始顯著地導通的跨過二極體220的順向電壓，且可能相等於包含於二極體220中的p-n接面的電位障。在這些情況下，相對小的電流量從電源軌212被洩流，以及電源軌212電壓並不會被此電流洩流顯著地影響。舉例來說，相對小的電流量可能是在mA的範圍且一般而言可能小於1mA。相較之下，當 電源軌212電壓超過高壓閾值時，跨過二極體220之電壓係超過膝點電壓，以及二極體220能夠導通明顯較高量的電流。舉例來說，較高量電流可能是5mA~15mA。在這些情況下，電源軌212之較高量電流被洩流，且電源軌212之電壓因為此洩流電流而降低。在一實施例中，高壓閾值係根據二極體220之膝點電壓。於此實施例，高壓閾值是電源軌212之電壓，係導致順向電壓跨過二極體220以滿足或超過二極體220之膝點電壓。在其他實施例中，高壓閾值係基於一或更多二極體220之參數(例如二極體220之尺寸、二極體220之材料等)。
本發明之一實施例，二極體220之尺寸及/或其他參數係被最佳化以允許較高量電流導通僅在電源軌212電壓滿足或超過高壓閾值。需注意的是，二極體220以及電阻221的降低的電壓函數僅能夠在電源軌212電壓超過高壓閾值的情況下啟用。因此，這些元件220,221不會持續運作以調節電源軌212之電壓，而是僅運作來降低當電壓已滿足或超過高壓閾值時的電壓。當電壓處於或超過高壓閾值時降低電源軌212之電壓，幫助抑制了電源軌212的電壓雜訊以及電壓諧振。
電阻221限制了通過二極體221及電阻221之電源軌212之洩流的電流量。如上所述，二極體220及電阻221有目的地導致來自電源軌212的漏電流，用以抑制在從電源軌212到輸入節點207之信號所耦接的雜訊。本發明之一實施例，電阻221之電阻值被選擇用來適當地抑制耦接至信號的雜訊，同時也將漏電流維持在可接受的值。舉例來說，當電源軌212具有範圍在1.2V~5.0V的標稱值，電阻221的電阻值會在30歐姆~50歐姆的範圍。需注意的是，這些電阻值僅為示例用，在其他實施例中也可以使用更高或更 低的電阻值。
利用二極體220及電阻221串聯耦接至電源軌212僅作為示例用。在另一實施例中，二極體220沒有被使用，反而僅有電阻耦接於電源軌212及接地軌218之間。在又一實施例中，電阻221沒有被使用，反而僅有二極體耦接於電源軌212及接地軌218之間。在其他實施例中，其他元件可以用來取代二極體220及/或電阻221。另外的實施例，如上所述，元件可包含一或更多被動電子電路元件及/或主動電子電路元件。
圖3係為本發明通訊系統300之一實施例方塊圖，其中傳輸側積體電路晶粒302包含複數個驅動器304A,304B，以及接收側積體電路晶粒308包含複數個接收器316A,316B。在通訊系統300中，傳輸側IC晶粒302包含驅動器304A用以透過傳輸線306A傳輸第一信號至接收側IC晶粒308。傳輸側IC晶粒302更包含驅動器304B用以透過第二傳輸線306B傳輸第二信號至接收側IC晶粒308。接收側IC晶粒308在第一輸入節點307A接收第一信號以及在第二輸入節點307B接收第二信號。輸入節點307A,307B係分別耦接至接收器316A及316B的輸入終端。電阻314A耦接於接收側IC晶粒308的輸入節點307A及電源軌312之間，以及電阻314B耦接於輸入節點307B與電源軌312之間。電阻314A,314B係分別用以終止由驅動器304A,304B接收到的信號。
接收側IC晶粒308的電源軌312接收來自印刷電路板350晶粒外的電源供應電壓Vbrd 310。在一實施例中，系統300的元件包含IC晶粒302,308，係設置於PCB 350上。在一實施例中，電源軌312和電源供應電壓Vbrd 310之間的連接具有寄生電感(parasitic inductance)，因此，如圖3所示之 電感340串聯耦接於電源軌312和電源供應電壓Vbrd 310之間。在一實施例中，電源供應電壓Vbrd 310及電感340係被包含於虛線框內用以指示這些元件310,340並非包含於晶粒308上。寄生電感係由PCB 350及/或用於耦接晶粒308至PCB 350之封裝元件的貫孔所導致。
如上所述，在某些情況下雜訊可形成於電源軌312上。如上所述，形成於電源軌312上的雜訊可能是諧振雜訊。舉例來說，諧振雜訊能形成於電源軌312上係由於藉由驅動器304A,304B所傳輸之一或更多的信號的轉態。雜訊量係由當藉由驅動器304A,304B同時撥動所傳輸的信號時，信號轉態增加所導致。由同時撥動信號所導致的雜訊係為同步切換雜訊(simultaneous switching noise,SSN)，係因驅動器304A,304B的同時切換輸出(simultaneous switching outputs,SSO)所致。在一實施例中，電源軌312的雜訊量係由於撥動信號或基於連接於電源軌312和電源供應電壓310和晶粒308的內部電容量之間的寄生電感的信號所導致。舉例來說，連接於電源軌312和電源供應電壓310之間較高的寄生電感可能會導致電源軌312上更高數量的雜訊。相似地，晶粒308中較小的內部電容可能會導致電源軌312上更高數量的雜訊。需注意的是，電源軌312之雜訊也可以是由一或更多接收器316A,316B切換狀態所導致。在一實施例中，當耦接至接收器的線上信號切換至高態時，線上的電壓雜訊係藉由可能是透過終端電路(例如圖3的電阻314A,314B)從線耦接至電源軌312的切換所產生，根據愣次定律(Lenz’s law)。
在一實施例中，為了防止雜訊透過電阻314A,314B從電源軌312耦接至信號，接收側IC晶粒308包含二極體320以及電阻321耦接於電源 軌312和接地軌318之間。二極體320以及電阻321根據電源軌312之電壓滿足或超過高壓閾值來洩流電源軌312一部分電流。在一實施例中，高壓閾值係由二極體32施加，可能係基於，舉例來說，如上所述之二極體320之膝點電壓及/或一或更多其他的二極體320參數。此部分電流之洩流箝制(截波)了電源軌312的電壓，因此防止電壓超過某個電壓位準。電源軌312的電壓截波降低了電壓低於高壓閾值，因此從高壓狀態移除電壓也抑制了諧振雜訊。當電源軌312電壓小於高壓閾值時，二極體320以及電阻321也用於洩流電源軌312一較小部分電流。較小部分電流的洩流並不會顯著地影響電源軌312之電壓。
在一實施例中，藉由二極體320及電阻321洩流的電流量係根據傳輸側IC晶粒302的驅動器304A,304B而被最佳化。舉例而言，假如預期驅動器304A,304B將會導致傳輸的信號同時撥動，且此條件將會導致在接收側的電源軌312產生高雜訊位準時，二極體320及/或電阻321的參數會相對應的被設計。於此實施例中，高雜訊位準可能導致電源軌312電壓顯著地更高於高壓閾值。因此，為了降低電壓低於高壓閾值，也抑制了可能的諧振雜訊，由電源軌312洩流相對大量的電流，以及電阻312的電阻值基於此目的(例如相對小的電阻值係被選擇用來洩流相對大量的電流)而被設計。選擇性地，假如預期驅動器304A,304B將不會導致傳輸的信號同時撥動，或電源軌312之電壓將不會超過高壓閾值時，電阻321之電阻值被設計由電源軌312洩流一較小部分電流。
圖3所示之實施例繪示了傳輸側IC晶粒302具有兩個驅動器304A,304B，以及接收側IC晶粒308具有兩個接收器316A,316B。更進一步， 在圖3中，二極體320以及電阻321共同地包含單一截波電路元件用以抑制從電源軌312至經由傳輸線306A,306B所接收的信號所耦接的雜訊。然而，在其他實施例中，晶粒302包含多於兩個驅動器，以及晶粒308包含多於兩個接收器。於此例中，超過一個截波電路元件可能被用來抑制由電源軌312至信號所耦接的雜訊。舉例來說，傳輸側晶粒302包含16個驅動器以及接收側晶粒308包含16個接收器，兩個截波電路元件係耦接於電源軌312和接地軌318之間。這兩個截波電路元件係相互並聯連接以達到想要的截波。在設計中，截波電路或包含於接收側IC晶粒308的電路，包含於傳輸側IC晶粒302的驅動器數量及/或藉由這些驅動器導致的雜訊量，是可能被考慮的。包含於晶粒308的截波電路的數量及截波電路的參數可能根據這些因素而被最佳化。
圖4係為本發明接收側積體電路晶粒508包含複數個接收器516A,516B用以分別產生輸出517A,517B之實施例方塊圖。在一實施例中，每個接收器516A,516B係以差動接收器來實現。在通訊系統500中，傳輸側IC晶粒502包含驅動器504A用以經由第一傳輸線506A傳輸第一信號至接收側IC晶粒508。傳輸側IC晶粒502更包含驅動器504B用以經由第二傳輸線506B傳輸第二信號至接收側IC晶粒508。接收側IC晶粒508在第一輸入節點507A接收第一信號，以及在第二輸入節點507B接收第二信號。輸入節點507A,507B係分別耦接至接收器516A,516B的輸入終端。電阻514A耦接於接收側IC晶粒508的輸入節點507A以及電源軌512之間，以及電阻514B耦接於輸入節點507B與電源軌512之間。接收側IC晶粒508的電源軌512接收來自PCB晶粒外的電源供應電壓Vbrd 510的電壓。連接於電源軌512及電源供應電 壓Vbrd 510之間的寄生電感係表示於圖4的電感540。
為了抑制經電源軌512至第一及第二信號經由電阻514A,514B所耦接的雜訊，晶粒508包含二極體520和電阻521耦接於晶粒508的電源軌512和接地軌518之間。使用二極體520及電阻521在抑制從電源軌512至第一及第二信號所耦接之雜訊係描述於上並參考圖2及圖3。
儘管使用了二極體520與電阻521，某個雜訊量仍有可能耦接於電源軌512至第一及第二信號。在一實施例中，為了移除耦接於信號的至少一部分雜訊，接收側IC晶粒508利用了參考電壓產生結構。特別的是，每個包含於晶粒508的接收器516A,516B包含(i)耦接於晶粒508輸入節點的第一輸入，以及(ii)用以接收參考電壓的第二輸入。因此，如圖4所示，接收器516A具有耦接於輸入節點507A的第一輸入，以及用以接收參考電壓550A的第二輸入。相似地，接收器516B具有耦接於輸入節點507B的第一輸入，以及用以接收參考電壓550B的第二輸入。
在一實施例中，接收器516A,516B係以差分接收器實現，輸出517A藉由接收器516A產生，係根據經由接收器516A之第一輸入所接收之信號與經由第二輸入所接收之參考電壓550A之間的差異。相似地，於此實施例中，輸出517B藉由接收器516B產生，係根據經由接收器516B之第一輸入所接收之信號與經由第二輸入所接收之參考電壓550B之間的差異。參考電壓550A係追蹤經由電阻514A耦接至第一信號雜訊之雜訊，並且參考電壓550B係追蹤經由電阻514B耦接至第二信號雜訊之雜訊。特別的是，耦接至第一及第二信號的雜訊可能會導致(i)第一信號的電壓超過它各自的標稱值△V1的量，以及(ii)第二信號的電壓超過它各自的標稱值△V2的量，且參 考電壓550A,550B可能會分別同樣地增加△V1及△V2的量。因此，舉例來說，假設耦接於第一信號的雜訊導致在時間周期內第一信號的電壓超過它的標稱值0.15V，則參考電壓550A在時間周期內可能也會增加0.15V。在一實施例中，參考電壓550A,550B分別增加△V1及△V2的量，因為電壓增加△V1及△V2是由於電源軌512上的雜訊，以及電源軌512上的雜訊係耦接於電源軌512以及第一及第二輸入節點507A,507B之間，如同耦接於電源軌512及參考電壓550A,550B之間。
當減法運算藉由接收器516A,516B執行時，耦接至第一及第二信號的至少一部分雜訊在輸出517A,517B中被移除。需注意的是，接收側IC晶粒508包含兩個結構用以維持低雜訊信號在晶粒508：(i)二極體520及電阻521降低電源管512上的雜訊並且因此減低了來自電源軌512的第一及第二信號所耦接的雜訊量，以及(ii)參考電壓產生結構透過減法運算以移除耦接至信號的雜訊來濾波第一及第二信號。
圖5係為本發明接收側積體電路晶粒608包含核心電壓軌660及截波電路664用以在核心電壓軌660洩流一部分電流之實施例方塊圖。機體電路晶粒也可以包含多個電壓軌。在圖5之實施例中，IC晶粒608包含電源軌612及核心電壓軌660。電源軌612用以提供操作電壓至晶粒608的不同元件，且耦接於PCB晶粒外的電源供應電壓Vbrd 610。核心電壓軌660用以提供操作電壓至IC晶粒608的子電路662及/或IC晶粒608的其他元件。
雜訊可以因為藉由傳輸側IC晶粒602的驅動器604所產生的信號撥動而形成於電源軌612上。如圖5所示，IC晶粒608透過傳輸線606接收信號，係透過終端電路614耦接至電源軌612。特別的是，信號是在IC晶 粒608的輸入節點607被接收，輸入節點607耦接至接收器616的輸入終端。為了抑制透過終端電路614從電源軌612耦接至接收信號的雜訊，IC晶粒608包含電路元件620。電路元件620耦接於IC晶粒608的電源軌612與接地軌618之間，且可能包含一或更多主動及/或被動電子電路元件用以抑制由電源軌612至接收信號所耦接的雜訊。電路元件620的特色如上所述並請參考圖1A-圖4。舉例來說，圖5的電路元件620可以使用圖1A的電路元件120，圖2的二極體220及電阻221，圖3的二極體320及電阻321，圖4的二極體520及電阻521，或其他合適的主動或被動元件來實現。
雜訊也可以形成於核心電壓軌660上。核心電壓軌660上的雜訊可能呈現不同的形式，包括諧振雜訊。諧振雜訊引起核心電壓軌660上的電壓在特定或多個不同頻率的最大及最小電壓之間振盪，振盪電壓包含超過第二高壓閾值的區域。在一實施例中，為了抑制核心電壓軌660上的雜訊，IC晶粒608包含耦接於核心電壓軌660與接地軌618之間的截波電路664。
截波電路664係根據確定核心電壓軌660的電壓滿足或超過第二高壓閾值而洩流核心電壓軌660之一部分電流。在一實施例中，截波電路664使用被動電路來實現，所述確定包含核心電壓軌660的電壓滿足或超過第二高壓閾值。所述一部分電流之洩流降低了核心電壓軌660的電壓至低於第二高壓閾值的電壓，因此減少了核心電壓軌660上的雜訊。截波電路664進一步根據確定核心電壓軌660的電壓小於第二高壓閾值而洩流核心電壓軌660之一較小部分電流。當核心電壓軌660較小部分電流被洩流時，核心電壓軌660的電壓並不會顯著地被影響。因此，截波電路664不會持續地運作以調節核心電壓軌660的電壓，而是僅運作以降低在電壓超過第二高壓閾 值情況時的電壓。
在一實施例中，截波電路664耦接至核心電壓軌660之一位置，所述位置係為預期諧振雜訊將會發展的位置。在另一實施例中，相似於截波電路664的多個截波電路係耦接於核心電壓軌660之一位置，該位置係為預期諧振雜訊將會發展的位置。截波電路664可能包含一或更多被動電子電路元件及/或主動電子電路元件用以洩流來自核心電壓軌660的電流。在一實施例中，截波電路664包含二極體及電阻串聯耦接於核心電壓軌660。在一實施例中，接收來自核心電壓軌660電壓的子電路662係為中央處理單元(central processing unit,CPU)。CPU的突波電流可能導致電源軌660上的高雜訊。在一實施例中，截波電路664被整合至晶片608中。於此實施例中，截波電路664可以不管電路元件620是否被整合至晶片608中而整合至晶片608中。更進一步，雖然圖5之實施例繪示了晶片608包含電路元件620和截波電路664兩者，在其他實施例中，晶片608包含截波電路664但不包含電路元件620。在這些其他的實施例中，核心電壓軌660的雜訊藉由截波電路664而抑制，並且沒有相關的雜訊抑制結構可運作以抑制電源軌612上的雜訊。
圖6細微本發明之方法實施例流程圖700。在步驟702，信號在積體電路的輸入節點被接收。積體電路包含終端電路用以電連接積體電路的輸入節點至電源軌。在步驟704，電源軌之電壓被確定滿足或超過高壓閾值。所述確定包含，在被動電路中，電源軌電壓滿足或超過高壓閾值。在步驟706，根據確定電壓滿足或超過高壓閾值，電源軌的一部分電流被洩流在電路元件。在步驟708，電源軌的電壓被確定為小於高壓閾值。在步驟710，根據確定電壓小於高壓閾值，電源軌的一較小部分電流被洩流在電路 元件。
本申請使用許多實施例來解釋本發明。本發明的可專利範圍也可以包含其他的實施例。
100‧‧‧通訊系統
102‧‧‧第一積體電路晶粒
104‧‧‧驅動器
106‧‧‧傳輸線
107‧‧‧輸入節點
108‧‧‧第二積體電路晶粒
110‧‧‧電源供應電壓(Vbrd)
112‧‧‧電源軌
114‧‧‧終端電路
116‧‧‧接收器
118‧‧‧接地軌
120‧‧‧電路元件
140‧‧‧印刷電路板
IC-1‧‧‧第一積體電路
IC-2‧‧‧第二積體電路

Claims (18)

  1. 一種電源供應器之雜訊抑制積體電路，包含：一輸入節點，透過一傳輸線接收一信號；終點電路，電連接該輸入節點至該積體電路之一電源軌；以及一電路元件，耦接至該電源軌，用以(i)根據確定該電源軌之電壓滿足或超過一高壓閾值而洩流該電源軌一部分電流，以及(ii)根據確定該電源軌之該電壓小於該高壓閾值而洩流該電源軌之該電流一較小部分，其中該電源軌之該洩流之該部分電流藉由降低該電源軌之該電壓來抑制該電源軌之諧振，以及其中該電源軌之該諧振抑制抑制了該積體電路之該信號之一信號諧振波形。
  2. 如請求項1所述之積體電路，其中該電路元件包含一第一終端係直接連接該電源軌，以及一第二終端係直接連接該積體電路之一接地軌。
  3. 如請求項1所述之積體電路，其中該電路元件係為一被動電子電路元件。
  4. 如請求項3所述之積體電路，其中當該電源軌之該電壓滿足或超過該高壓閾值相較於當該電源軌之該電壓小於該高壓閾值明顯較大時，該被動電子電路元件係用以洩流一未調節量電流。
  5. 如請求項4所述之積體電路，其中當該電壓滿足或超過該高壓閾值時，該被動電子電路元件係用以洩流該未調節量電流以降低該電源軌之該電壓，以及其中當該電壓小於該高壓閾值時，該被動電子電路元件並無顯著地影響該電源軌之該電壓。
  6. 如請求項1所述之積體電路，包含：一第二輸入節點，透過一第二傳輸線接收一第二信號；以及 第二終端電路，係電連接該第二節點至該積體電路之該電源軌，其中藉由該電路元件洩流之該電流之數量以抑制該電源軌之雜訊，該雜訊係由透過該傳輸線、該第二傳輸線及該終端電路耦接至該電源軌之同時撥動開關元件所產生，以及其中該同時撥動開關元件包含(i)一第一晶粒外驅動元件，用以透過該傳輸線傳輸該信號至該積體電路，以及(ii)一第二晶粒外驅動元件，用以透過該第二傳輸線傳輸該第二信號至該積體電路。
  7. 如請求項1所述之積體電路，其中該積體電路之該電源軌係耦接至一晶粒外印刷電路板之一電源供應電壓，該印刷電路板透過該電源供應電壓提供一電源至該積體電路。
  8. 如請求項1所述之積體電路，包含：一核心電壓軌，用以提供一操作電壓至該積體電路之一子電路；以及一第二電路元件，耦接於該核心電壓軌及一接地軌之間，該第二電路元件係用以：根據確定該核心電壓軌之一電壓滿足或超過一第二高壓閾值而洩流該核心電壓軌之一部分電流；以及根據確定該核心電壓軌之該電壓小於該第二高壓閾值而洩流該核心電壓軌之該電流一較小部分。
  9. 如請求項8所述之積體電路，其中該子電路包含一中央處理單元。
  10. 如請求項1所述之積體電路，其中該電路元件係用以降低該電源軌之該電壓至低於該高壓閾值之一未調節電壓。
  11. 一種電源供應器之雜訊抑制系統，包含： 一傳輸側積體電路，包含一驅動電路元件用以產生一信號；以及依據請求項1所述之一積體電路，其中該傳輸線耦接該驅動電路元件至該輸入節點。
  12. 一種電源供應器之雜訊抑制積體電路，包含：一核心電壓軌，用以提供一操作電壓至該積體電路之一子電路；以及一電路元件，耦接於該核心電壓軌與一接地軌之間，該電路元件係用以：根據確定該核心電壓軌之一電壓滿足或超過一高壓閾值而洩流該核心電壓軌之一部分電流；以及根據確定該核心電壓軌之該電壓小於該高壓閾值而洩流該核心電壓軌之一較小部分該電流，其中該電源軌之該洩流之該部分電流藉由降低該電源軌之該電壓來抑制該電源軌之諧振，以及其中該電源軌之該諧振抑制抑制了該積體電路之該信號之一信號諧振波形。
  13. 一種電源供應器之雜訊抑制方法，包含：在一積體電路之一輸入節點接收一信號，該積體電路包含終端電路係用以電連接該輸入節點至該積體電路之一電源軌；確定該電源軌之一電壓滿足或超過一高壓閾值；根據該確定該電源軌之該電壓滿足或超過該高壓閾值，在一電路元件洩流該電源軌之一部分電流；確定該電源軌之該電壓小於該高壓閾值；以及根據該確定該電源軌之該電壓小於該高壓閾值，在該電路元件洩流該電源軌之該電流一較小部分， 其中該電源軌之該洩流之該部分電流藉由降低該電源軌之該電壓來抑制該電源軌之諧振，以及其中該電源軌之該諧振抑制抑制了該積體電路之該信號之一信號諧振波形。
  14. 如請求項13所述之方法，其中該電源軌之該部分電流係為明顯大於該較小部分該電流之一第一未調節量電流，該較小部分該電流係為該電源軌洩流之一第二未調節量電流。
  15. 如請求項14所述之方法，其中當該電壓滿足或超過高壓閾值時，該洩流之該第一未調節量電流降低該電源軌之該電壓，以及其中當該電源軌之該第二未調節量電流被洩流時，該電源軌之該電壓並無顯著地被影響。
  16. 如請求項13所述之方法，包含：在該積體電路之一第二輸入節點接收一第二信號，該積體電路包含第二終端電路係用以電連接該第二輸入節點至該積體電路之該電源軌，其中藉由該電路元件洩流之該電流之數量以抑制該電源軌之雜訊，該雜訊係由透過該終端電路及該第二終端電路耦接至該電源軌之同時撥動開關元件所產生。
  17. 如請求項13所述之方法，包含：利用一核心電壓軌提供一操作電壓至該積體電路之一子電路；確定該核心電壓軌之一電壓滿足或超過一第二高壓閾值；根據該確定該核心電壓軌之該電壓滿足或超過該第二高壓閾值，在一第二電路元件洩流該核心電壓軌之一部分該電流；確定該核心電壓軌之該電壓小於該第二高壓閾值；以及根據該確定該核心電壓軌之該電壓小於該第二高壓閾值，在該第二電路 元件洩流該核心電壓軌之該電流一較小部分。
  18. 如請求項13所述之方法，其中在該電路元件之該洩流該電源軌之該部分電流，降低該電源軌之該電壓至小於該高壓閾值之一未調節電壓。
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