KR20130072089A - 반도체 집적회로 - Google Patents

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Abstract

DC 성분의 파워 노이즈(power noise)로부터 내부회로를 보호하기 위한 반도체 집적회로에 관한 것으로, 적어도 하나의 패드를 통해 유입된 DC 성분의 파워 노이즈를 검출하기 위한 검출부; 및 검출부의 검출결과에 대응하여 파워 노이즈로부터 내부회로를 보호하기 위한 파워 노이즈 보호부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 고전압, 고전류 특성을 가지는 파워 노이즈(power noise)는 실장 테스트, 실장(예:컴퓨터) 후 부팅(booting) 등을 실시할 때 순간적으로 발생할 수 있으며, 반도체 집적회로의 전원 패드(또는 핀)를 통해 유입되면서 내부회로를 손상시킨다.
현재, 반도체 집적회로에는 정전기 방전(ElectroStatic Discharge : ESD) 보호회로를 내장하여 외부로부터 유입되는 정전기로부터 내부회로를 보호하고 있지만, 정전기 방전 보호회로로는 DC 성분의 파워 노이즈로부터 내부회로를 보호할 수 없는 문제점이 있다. 그 이유를 설명하기에 앞서, 일단 정전기의 발생 경로를 살펴보면, 인체나 기계와 반도체 집적회로가 접촉되면 인체나 기계에 대전된 정전기가 반도체 집적회로의 내부회로로 방전되거나, 또는 반도체 집적회로의 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서 내부회로에 과도 전류가 흘러 반도체 집적회로의 내부회로를 손상시킨다. 그러나, 정전기는 수십 ns 이하의 라이징 시간(rising time) 및 최대 수백 ns의 펄스 폭(pulse width)을 가지는, 즉 AC 성분의 펄스를 가지는 반면, 파워 노이즈는 수 ms 이상의 라이징 시간(rising time) 및 수백 ms 이상의 펄스 폭(pulse width)을 가지는, 즉 DC 성분의 펄스를 가진다. 통상적으로 정전기 방전 보호회로는 AC 성분의 정전기를 검출하기 위한 정전기 검출부를 포함하나, 정전기 검출부는 AC 성분의 정전기만을 검출할 뿐 DC 성분의 파워 노이즈를 검출할 수 없는 설계 구조를 가진다.
따라서, 반도체 집적회로는 DC 성분의 파워 노이즈로부터 내부회로를 보호하기 위한 기술이 필요한 실정이다.
본 발명은 DC 성분의 파워 노이즈(power noise)로부터 내부회로가 보호될 수 있는 반도체 집적회로를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 스탠바이(stand-by) 모드 시 누출 전류(leakage current)을 최소화하면서도 방전 모드 시 빠른 방전 동작이 가능한 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 적어도 하나의 패드를 통해 유입된 DC 성분의 파워 노이즈(power noise)를 검출하기 위한 검출부; 및 검출부의 검출결과에 대응하여 파워 노이즈로부터 내부회로를 보호하기 위한 파워 노이즈 보호부를 포함한다. 여기서, 검출부는 파워 노이즈에 의해 발생하는 전압 강하를 이용하여 검출결과를 제공하기 위한 저항과 다이어드 체인을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 전원 패드에 접속된 제1 전원 라인; 제2 전원 패드에 접속된 제2 전원 라인; 제1 전원 라인과 제1 접속노드 사이에 접속된 제1 저항; 제1 접속노드와 제2 전원 라인 사이에 접속된 다이오드 체인; 제1 접속노드에 게이트가 접속되고 제1 전원 라인과 제2 접속노드 사이에 소오스/드레인이 접속된 PMOS 트랜지스터; 제2 접속노드와 제2 전원 라인 사이에 접속된 제2 저항; 및 제2 접속노드에 게이트가 접속되고 제1 전원 라인과 제2 전원 라인 사이에 드레인/소오스가 접속된 NMOS 트랜지스터를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 제1 전원 패드에 접속된 제1 전원 라인; 제2 전원 패드에 접속된 제2 전원 라인; 제1 전원 라인과 제1 접속노드 사이에 접속된 제1 저항; 제1 접속노드와 제2 전원 라인 사이에 접속된 다이오드 체인; 제1 접속노드에 게이트가 접속되고 제1 전원 라인과 제2 접속노드 사이에 소오스/드레인이 접속된 PMOS 트랜지스터; 제2 접속노드와 제2 전원 라인 사이에 접속된 제2 저항; 및 제2 전원 라인에 게이트가 접속되고 제1 전원 라인과 제2 전원 라인 사이에 드레인/소오스가 접속되며 제2 접속노드에 기판(substrate)이 접속된 NMOS 트랜지스터를 포함한다.
DC 성분의 파워 노이즈(power noise)를 초기 검출하여 방전 동작을 유도함으로써 파워 노이즈로부터 내부회로가 보호될 수 있는 효과가 있다.
또한, 파워 노이즈를 검출하기 위한 다이오드 체인에 포함된 다이오드의 개수를 최적으로 구성시켜 누설 전류(leakage current)를 최소화하고, 파워 노이즈의 초기 검출에 빠르게 응답하기 위한 트리거(trigger)를 구성시켜 신속한 방전 동작을 유도할 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적회로의 내부 구성도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 집적회로의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 제1 실시예에 따른 반도체 집적회로가 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)는 고전원전압(VDD)을 공급받기 위한 제1 전원 패드(PD1)에 접속된 제1 전원 라인(PL1)과, 저전원전압(VSS)을 공급받기 위한 제2 전원 패드(PD2)에 접속된 제2 전원 라인(PL2)과, 제1 전원 패드(PD1) 또는 제2 전원 패드(PD2)를 통해 유입된 DC 성분의 파워 노이즈(power noise)를 검출하기 위한 파워 노이즈 검출부(110)와, 파워 노이즈 검출부(110)의 검출결과에 대응하여 제1 전원 패드(PD1) 또는 제2 전원 패드(PD2)를 통해 유입된 파워 노이즈로부터 내부회로(도면에 미도시)를 보호하기 위한 파워 노이즈 보호부(120)를 포함한다.
여기서, 파워 노이즈 검출부(110)는 제1 및 제2 전원 라인(PL1, PL2) 사이에서 파워 노이즈에 의해 발생하는 전압 강하를 이용하여 파워 노이즈 보호부(120)를 동작시키기 위한 동작 전압을 검출결과로써 생성한다. 이러한 파워 노이즈 검출부(110)는 제1 전원 라인(PL1)과 제1 접속노드(CN1) 사이에 접속된 제1 저항(R1)과, 상기 제1 접속노드(CN1)와 제2 전원 라인(PL2) 사이에 접속된 다이오드 체인(4*D1)을 포함한다. 이때, 다이오드 체인(4*D1)에 포함된 다이오드의 개수는 스탠바이(stand-by) 모드 시 제1 전원 라인(PL1)에서 제2 전원 라인(PL2)으로 누설 전류(leakage current)가 발생하지 않도록 정의되는 것이 좋다. 즉, 다이오드 체인(4*D1)의 턴온 전압(다이오드의 개수 * 다이오드의 문턱전압)은 고전원전압(VDD max)보다 크게 설계되는 것이 좋다. 한편, 제1 접속노드(CN1)는 파워 노이즈 유입 시 제1 저항(R1)에 의한 전압 강하로 인하여 발생하며 파워 노이즈 보호부(120)의 동작을 유도하기 위한 동작 전압을 제공하는 역할을 수행한다.
그리고, 파워 노이즈 보호부(120)는 파워 노이즈 검출부(110)의 검출결과에 대응하여 방전 동작을 제어하기 위한 트리거부(122)와, 트리거부(122)의 제어에 따라 제1 전원 패드(PD1) 또는 제2 전원 패드(PD2)를 통해 유입된 파워 노이즈를 방전시키기 위한 방전부(124)를 포함한다. 트리거부(122)는 제1 접속노드(CN1)에 게이트가 접속되고 제1 전원 라인(PL1)과 제2 접속노드(CN2) 사이에 소오스/드레인이 접속된 PMOS 트랜지스터(P1)과, 제2 접속노드(CN2)와 제2 전원 라인(PL2) 사이에 접속된 제2 저항(R2)를 포함한다. 방전부(124)는 제2 접속노드(CN2)에 게이트가 접속되고 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 드레인/소오스가 접속된 NMOS 트랜지스터(N1)를 포함한다. 한편, 제2 접속노드(CN2)는 파워 노이즈 검출부(110)의 동작 유도에 따라 파워 노이즈 유입 시 제2 저항(R2)에 의한 전압 강하로 인하여 발생하며 방전부(124)의 방전 동작을 유도하기 위한 동작 전압을 제공하는 역할을 수행한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 집적회로(100)의 동작을 설명한다.
일단, 파워 노이즈(power noise)가 유입되지 않는 스탠바이(stand-by) 모드에서는 파워 노이즈 검출부(110) 및 파워 노이즈 보호부(120)가 반도체 집적회로(100)의 노말 동작에 영향을 미치지 않아야 한다. 즉, 스탠바이 모드에서는 파워 노이즈 검출부(110) 및 파워 노이즈 보호부(120)가 디스에이블 상태여야 한다. 본 발명의 실시예에서는 파워 노이즈 검출부(110)에 포함된 다이오드 체인(4*D1)이 정해진 턴온전압(다이오드의 개수 * 다이오드의 문턱전압), 즉 고전원전압(VDD max) 이상을 가지도록 설계됨에 따라 누설 전류(leakage)가 발생하지 않으므로, 반도체 집적회로(100)의 노말 동작에 영향을 미치지 않는다.
이러한 상태에서 제1 전원 패드(PD1)를 통해 다이오드 체인(4*D1)의 턴온전압 이상의 파워 노이즈가 유입되면, 파워 노이즈 검출부(110)는 유입 초기 구간에 파워 노이즈를 검출하여 트리거부(122)의 동작을 유도한다. 즉, 파워 노이즈의 초기 전류가 제1 저항(R1) 및 다이오드 체인(4*D1)을 통해 제2 전원 패드(PD2)로 방전되기 시작하면, 제1 저항(R1)에 의하여 전압강하가 발생하면서 제1 접속노드(CN1)를 통해 트리거부(122)의 동작을 유도하기 위한 동작 전압이 제공된다.
이때, 동작 전압이 트리거부(122)에 포함된 PMOS 트랜지스터(P1)의 문턱전압에 대응하는 전압레벨을 가지면, PMOS 트랜지스터(P1)의 채널이 열리면서 유입 초기 구간에 파워 노이즈가 PMOS 트랜지스터(P1)를 통해 흐르고, 제2 저항(R2)에 의하여 전압강하가 발생하면서 제2 접속노드(CN2)를 통해 방전부(124)의 방전 동작을 유도하기 위한 방전 전압이 제공된다. 여기서, 트리거부(122)는 전압강하 발생소자인 제2 저항(R2)을 통해 파워 노이즈의 많은 전류를 흘리면서 방전 전압의 전압레벨을 크게 가져갈 수 있어, 더욱 빠른 방전 동작을 유도할 수 있다.
따라서, 방전부(124)에 포함된 NMOS 트랜지스터(N1)의 채널이 열리면서 방전부(124)가 제1 전원 패드(PD1)를 통해 유입된 파워 노이즈를 신속하게 제2 전원 패드(PD2)를 통해 방전할 수 있다.
도 2에는 본 발명의 제2 실시예에 따른 반도체 집적회로가 도시되어 있다.
도 2를 참조하면, 반도체 집적회로(200)는 고전원전압(VDD)을 공급받기 위한 제1 전원 패드(PD3)에 접속된 제1 전원 라인(PL3)과, 저전원전압(VSS)을 공급받기 위한 제2 전원 패드(PD4)에 접속된 제2 전원 라인(PL4)과, 제1 전원 패드(PD3) 또는 제2 전원 패드(PD4)를 통해 유입된 DC 성분의 파워 노이즈(power noise)를 검출하기 위한 파워 노이즈 검출부(210)와, 파워 노이즈 검출부(210)의 검출결과에 대응하여 제1 전원 패드(PD3) 또는 제2 전원 패드(PD4)를 통해 유입된 파워 노이즈로부터 내부회로(도면에 미도시)를 보호하기 위한 파워 노이즈 보호부(220)를 포함한다.
여기서, 파워 노이즈 검출부(210)는 제1 및 제2 전원 라인(PL3, PL4) 사이에서 파워 노이즈에 의해 발생하는 전압 강하를 이용하여 파워 노이즈 보호부(220)를 동작시키기 위한 동작 전압을 검출결과로써 생성한다. 이러한 파워 노이즈 검출부(210)는 본 발명의 제1 실시예의 그것(110)과 동일하므로 자세한 설명은 생략하도록 한다.
그리고, 파워 노이즈 보호부(220)는 파워 노이즈 검출부(210)의 검출결과에 대응하여 방전 동작을 제어하기 위한 트리거부(222)와, 트리거부(222)의 제어에 따라 제1 전원 패드(PD3) 또는 제2 전원 패드(PD4)를 통해 유입된 파워 노이즈를 방전시키기 위한 방전부(224)를 포함한다. 트리거부(122)는 본 발명의 제1 실시예의 그것(122)과 동일하므로 자세한 설명은 생략하도록 한다. 한편, 방전부(224)는 제2 접속노드(CN4)에 기판(substrate)이 접속되고 제1 전원 라인(PL3)에 드레인이 접속되며 제2 전원 라인(PL4)에 게이트 및 소오스가 접속된 NMOS 트랜지스터(N2)를 포함한다.
상기와 같은 구성을 가지는 본 발명의 제2 실시예는 제1 실시예에 비하여 트리거부(222)로부터 제공되는 방전 전압이 방전부(224)에 포함된 NMOS 트랜지스터(N2)의 기판에 인가될 수 있음을 보여준다.
따라서, 본 발명의 제2 실시예에 따른 반도체 집적회로(100)의 동작은 본 발명의 제1 실시예와 동일하므로, 그에 대한 자세한 설명은 생략하도록 한다.
이와 같은 본 발명의 제1 및 제2 실시예에 따르면, DC 성분의 파워 노이즈로부터 내부회로를 보호할 수 있고, 다이오드 체인에 의한 누설 전류(leakage current)를 최소화할 수 있으며, 신속한 방전 동작을 유도할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 집적회로 110 : 파워 노이즈 검출부
120 : 파워 노이즈 보호부 122 : 트리거부
124 : 방전부 PD1 : 제1 전원 패드
PL1 : 제1 전원 라인 PD2 : 제2 전원 패드
PL2 : 제2 전원 라인

Claims (5)

  1. 적어도 하나의 패드를 통해 유입된 DC 성분의 파워 노이즈(power noise)를 검출하기 위한 검출부; 및
    상기 검출부의 검출결과에 대응하여 상기 파워 노이즈로부터 내부회로를 보호하기 위한 파워 노이즈 보호부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 검출부는 상기 파워 노이즈에 의해 발생하는 전압 강하를 이용하여 상기 검출결과를 제공하기 위한 저항과 다이어드 체인을 포함하는 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 파워 노이즈 보호부는,
    상기 검출부의 검출결과에 대응하여 방전 동작을 제어하기 위한 트리거부; 및
    상기 트리거부의 제어에 따라 상기 파워 노이즈를 방전하기 위한 방전부를 포함하는 반도체 집적회로.
  4. 제1 전원 패드에 접속된 제1 전원 라인;
    제2 전원 패드에 접속된 제2 전원 라인;
    상기 제1 전원 라인과 제1 접속노드 사이에 접속된 제1 저항;
    상기 제1 접속노드와 상기 제2 전원 라인 사이에 접속된 다이오드 체인;
    상기 제1 접속노드에 게이트가 접속되고 상기 제1 전원 라인과 제2 접속노드 사이에 소오스/드레인이 접속된 PMOS 트랜지스터;
    상기 제2 접속노드와 상기 제2 전원 라인 사이에 접속된 제2 저항; 및
    상기 제2 접속노드에 게이트가 접속되고 상기 제1 전원 라인과 제2 전원 라인 사이에 드레인/소오스가 접속된 NMOS 트랜지스터
    를 포함하는 반도체 집적회로.
  5. 제1 전원 패드에 접속된 제1 전원 라인;
    제2 전원 패드에 접속된 제2 전원 라인;
    상기 제1 전원 라인과 제1 접속노드 사이에 접속된 제1 저항;
    상기 제1 접속노드와 상기 제2 전원 라인 사이에 접속된 다이오드 체인;
    상기 제1 접속노드에 게이트가 접속되고 상기 제1 전원 라인과 제2 접속노드 사이에 소오스/드레인이 접속된 PMOS 트랜지스터;
    상기 제2 접속노드와 상기 제2 전원 라인 사이에 접속된 제2 저항; 및
    상기 제2 전원 라인에 게이트가 접속되고 상기 제1 전원 라인과 제2 전원 라인 사이에 드레인/소오스가 접속되며 상기 제2 접속노드에 기판(substrate)이 접속된 NMOS 트랜지스터
    를 포함하는 반도체 집적회로.
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* Cited by examiner, † Cited by third party
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