TWI549236B - 封裝堆疊結構 - Google Patents

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TWI549236B TW103145675A TW103145675A TWI549236B TW I549236 B TWI549236 B TW I549236B TW 103145675 A TW103145675 A TW 103145675A TW 103145675 A TW103145675 A TW 103145675A TW I549236 B TWI549236 B TW I549236B
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胡竹青
劉晉銘
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Description

封裝堆疊結構
本發明係有關一種封裝結構，尤指一種封裝堆疊結構。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂堆加複數封裝件以形成封裝堆疊結構(Package on Package，簡稱POP)，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型各種電子產品。
一般封裝堆疊結構係僅以銲錫球(solder ball)堆疊與電性連接上、下封裝件。後期發展出一種封裝堆疊結構，係以銅柱(Cu pillar)作支撐。
第1圖係為習知封裝堆疊結構1之剖面示意圖。
如第1圖所示，一具有相對之第一及第二表面10a,10b之第一基板10，且於該第一基板10之第一表面10a上形成複數銅柱140，並將一電子元件11設於該第一表面10a上而以覆晶方式電性連接該第一基板10，再將一第二基板 12設於該銅柱140上，之後形成封裝膠體19於該第一基板10之第一表面10a與該第二基板12之間。具體地，該第二基板12藉由複數金屬柱141與銲錫材料142結合該銅柱140，使該銅柱140、金屬柱141與銲錫材料142構成導電元件14。
惟，習知封裝堆疊結構1中，該電子元件11設於該第一基板10與第二基板12之間，故該電子元件11容易受該第二基板12碰撞而位移，導致良率之損失。
再者，若增加該些導電元件14之高度以避免該第二基板12碰撞或壓壞該電子元件11，將增加該封裝堆疊結構1之整體結構高度，導致無法符合薄化之需求。
因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種封裝堆疊結構，係包括：一第一基板，係具有相對之第一表面與第二表面；至少一第一電子元件，係設於該第一基板之第一表面上並電性連接該第一基板；以及一第二基板，係設於該第一基板之第一表面上並遮蓋該第一電子元件，且該第二基板具有至少一開口，使至少一該第一電子元件之位置對應該開口之位置。
由上可知，本發明封裝堆疊結構，係藉由該第二基板具有開口之設計，使該第一電子元件之位置對應該開口之位置，故能避免該第一電子元件受該第二基板碰撞而位移 之問題，因而能減少良率之損失。
再者，因該第一電子元件之位置對應該開口之位置，故能降低該第二基板之高度，且該第二基板不會壓壞該第一電子元件，因而能降低該封裝堆疊結構之整體結構高度，以符合薄化之需求。
又，該開口設計亦具有方便對位之功能，可使封裝製程更為方便簡單。
1、2、2’、2”、3、3’、3”、4‧‧‧封裝堆疊結構
10、20、30、40‧‧‧第一基板
10a、20a、30a、40a‧‧‧第一基板的第一表面
10b、20b、30b、40b‧‧‧第一基板的第二表面
11‧‧‧電子元件
12、22‧‧‧第二基板
14、24、28、44‧‧‧導電元件
140‧‧‧銅柱
141‧‧‧金屬柱
142‧‧‧銲錫材料
19‧‧‧封裝膠體
200‧‧‧核心層
201、301、401‧‧‧絕緣層
202、302、402‧‧‧線路層
21、21’、21”‧‧‧第一電子元件
210、230、270‧‧‧導電材料
220、260‧‧‧開口
221、261‧‧‧絕緣層
222、262‧‧‧線路層
223、263、303‧‧‧導電體
23‧‧‧第二電子元件
25、25’‧‧‧焊球
26‧‧‧第三基板
27‧‧‧第三電子元件
300‧‧‧凹槽
400‧‧‧容置空間
400a‧‧‧容置空間的第一側
400b‧‧‧容置空間的第二側
400c‧‧‧支撐部
400d‧‧‧缺口
49‧‧‧第四電子元件
第1圖係為習知封裝堆疊結構的剖視示意圖；第2A至2C圖係為本發明之封裝堆疊結構之第一實施例的剖視示意圖；第2A’圖係為第2A圖之另一實施例的剖視示意圖；第3A至3C圖係為本發明之封裝堆疊結構之第二實施例的剖視示意圖；第3A’至3C’圖係為第3A至3C圖之另一實施例的剖視示意圖；以及第4圖係為本發明之封裝堆疊結構之第三實施例的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”、“第三”、“第四”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之封裝堆疊結構之第一實施例的剖視示意圖。
如第2A圖所示，該封裝堆疊結構2係包括：一第一基板20、一第一電子元件21以及一第二基板22。
所述之第一基板20係具有相對之第一表面20a與第二表面20b。
於本實施例中，該第一基板20係為具核心層200之線路板。具體地，該第一基板20係包括：一核心層200、設於核心層200上下兩側之複數絕緣層201、以及嵌埋於各該絕緣層201中之線路層202，其中，最外層絕緣層201之表面係作為該第一基板的第一表面20a與第一基板的第二表面20b，且令最外層線路層202外露於該第一基板的第一表面20a與第一基板的第二表面20b。
再者，該第一基板20之下方最外層線路層202上形成有複數焊球25，以供結合如電路板之電子裝置(圖略)。
所述之第一電子元件21係設於該第一基板20之第一表面20a上並電性連接該第一基板20。其中，該電性連接可為wire bonding或導電層。
於本實施例中，該第一電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第2A圖所示之第一電子元件21係為主動元件。
再者，該第一電子元件21係藉由印刷或點膠等之導電材料210(如焊料或導電膠)固接並電性連接該線路層202。其中，該電性連接亦可為wire bonding。
所述之第二基板22係設於該第一基板20之第一表面20a上並遮蓋該第一電子元件21，即該第一電子元件21位於該第一基板20與該第二基板22之間，且該第二基板22具有一開口220，使該第一電子元件21之位置對應該開口220之位置，例如，該第一電子元件21容置於該開口220中，但該第一電子元件21未碰觸該第二基板22。
於本實施例中，該第二基板22係為無核心層之線路板。具體地，該第二基板22係包括：複數絕緣層221、嵌埋於各該絕緣層221中之線路層222、以及設於該絕緣層221中並電性連接該線路層222之複數導電體223(如銅柱)，且其中一絕緣層221(即下方絕緣層221)具有該開口220，以令部分該線路層222(即下方線路層222)外露於該開口220。
再者，於具有該開口220之側上，該些導電體223(即 下方導電體223)之端面係外露於該絕緣層221，以於該些導電體223之端面上形成複數如焊球之導電元件24，使該些導電元件24結合於該第一基板20之上方最外層線路層202上，令該第二基板22藉由該些導電元件24堆疊至該第一基板20之第一表面20a上。
又，該開口220可用如鑄模成型、電射燒灼、銑刀成型、噴砂(pumice)研磨或化學蝕刻等方式製作。
所述之封裝堆疊結構2復包括一第二電子元件23，其設於該第二基板22上方的絕緣層221上並電性連接該第二基板22。
於本實施例中，該第二電子元件23係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第2A圖所示之第二電子元件23係為主動元件。
再者，該第二電子元件23係藉由印刷或點膠等之導電材料230(如焊料或導電膠)固接並電性連接上方線路層222。
另外，如第2A’圖所示，亦可省略第二電子元件23之設置，而於上方線路層222上形成形成複數焊球25’，以供結合如電路板之電子裝置(圖略)。
如第2B圖所示，該封裝堆疊結構2’亦可有複數個第一電子元件21’,21”，且其中一第一電子元件21”係為主動元件，而另一第一電子元件21’係為被動元件，如積層陶瓷電容器(Multi-layer Ceramic Capacitor，簡稱 MLCC)。
再者，如第2B圖所示，該第一電子元件21”之位置亦可未對應該開口220之位置，且該第一電子元件21”未碰觸該第二基板22。
如第2C圖所示，該封裝堆疊結構2”亦可包括一第三基板26及一第三電子元件27。
所述之第三基板26係設於該第二基板22上並遮蓋該第二電子元件23。
於本實施例中，該第三基板26係為無核心層之線路板。具體地，該第三基板26之構造與該第二基板22之構造相同，使該第二電子元件23可容置於該第三基板26之開口260中。
再者，該第三基板26於具有該開口260之側上，該第三基板26之下方導電體263之端面係外露於該第三基板26之下方絕緣層261，以於該些導電體263之端面上形成複數如焊球之導電元件28，使該第三基板26藉由該些導電元件28堆疊至該第二基板22上。
所述之第三電子元件27係設於該第三基板26上並電性連接該第三基板26。
於本實施例中，該第三電子元件27係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第2C圖所示之第三電子元件27係為主動元件。
再者，該第三電子元件27係藉由印刷或點膠等之導電 材料270(如焊料或導電膠)固接並電性連接該第三基板26之上方線路層262。
本發明之封裝堆疊結構2,2’,2”中，藉由該第二基板22或第三基板26具有開口220,260之設計，使該第一電子元件21,21’或第二電子元件23之位置對應該開口220,260之位置，故能避免該第一電子元件21,21’或第二電子元件23受該第二基板22或第三基板26碰撞而位移之問題，因而能減少良率之損失，而該開口220,260之設計亦具有方便對位之功能，可使封裝製程更為方便簡單。
再者，該第一電子元件21,21’或第二電子元件23之位置對應該開口220,260之位置，能縮短該些導電元件24,28之高度，以降低該封裝堆疊結構2,2’,2”之整體結構高度，而符合薄化之需求。
第3A至3C圖係為本發明之封裝堆疊結構之第二實施例的剖視示意圖，第3A’至3C’圖係為第3A至3C圖依據第2A’圖設計之變化例。本實施例與第一實施例之差異在於第一基板之構造，且其它結構大致相同，故以下重點說明相異處。
如第3A及3A’圖所示，該第一基板30係為無核心層之線路板。具體地，該第一基板30之構造類似該第二基板22之構造，但該第一基板30沒有開口。
於本實施例中，最外層絕緣層301之表面係作為該第一表面30a與第二表面30b，該第一基板30之下方導電體303之端面外露於該第二表面30b，以於該導電體303之端 面上形成複數焊球25，供結合如電路板之其它電子裝置(圖略)。
再者，該第一電子元件21設於該第一基板30之第一表面30a上並藉由印刷或點膠等之導電材料210固接並電性連接於該第一基板30之上方線路層302。
又，該些導電元件24結合於該第一基板30之上方線路層302上，令該第二基板22藉由複數導電元件24堆疊至該第一基板30之第一表面30a上。
另外，如第3B及3B’圖所示之封裝堆疊結構3’，該第一基板30亦可具有一凹槽300，以令該第一電子元件21設於該凹槽300中。具體地，於其中一絕緣層301(即上方絕緣層301)上形成該凹槽300，且該凹槽300之位置對應該開口220之位置，以令部分該線路層302(即下方線路層302)外露於該凹槽300，使該第一電子元件21藉由導電材料210固接並電性連接於該第一基板30之下方線路層302。
或者，如第3C及3C’圖所示，該封裝堆疊結構3”亦可有複數個第一電子元件21,21’，且其中一第一電子元件21’容置於該凹槽300中，而另一第一電子元件21未容置於該凹槽300與該開口220中，但仍未碰觸該第二基板22。
本發明之封裝堆疊結構3’,3”中，於該第一基板30形成一凹槽300，使該第一電子元件21,21’設於該凹槽300中，故能避免該第一電子元件21,21’受該第二基板22碰 撞而位移之問題，因而能減少良率之損失，且更能降低該些導電元件24之高度，以降低該封裝堆疊結構3’,3”之整體結構高度，而符合薄化之需求。
再者，該開口220或凹槽300之設計亦具有方便對位之功能，可使封裝製程更為方便簡單。
第4圖係為本發明之封裝堆疊結構之第三實施例的剖視示意圖。本實施例與第一實施例之差異在於第一基板之構造，且其它結構大致相同，故以下重點說明相異處。
如第4圖所示，該封裝堆疊結構4係有複數個第一電子元件21,21’，且該第一基板40係為可撓式線路板，並彎曲該第一基板40而成為「U」字型，使該第一基板40形成一容置空間400，該容置空間400具有相對之第一側400a與第二側400b、鄰接該第一側400a與第二側400b的支撐部400c、及相對該支撐部400c之缺口400d，以令該些第一電子元件21,21’設於該第一側400a之第一表面40a上，即該些第一電子元件21,21’位於該容置空間400。
於本實施例中，該第一基板40係包括：一絕緣層401、以及嵌埋於該絕緣層401中之複數線路層402，其中，該絕緣層401之表面係作為該第一表面40a與第二表面40b，且令該線路層402外露於該第一表面40a與第二表面40b，而該第一側400a之第一表面40a與該第二側400b之第一表面40a係面對面設置。
再者，該第二基板22係設於該第二側400b之第一表面40a上並遮蓋該些第一電子元件21,21’，且該第二基板 22具有一開口220，使該些第一電子元件21,21’對應該開口220之位置。
又，於該第二基板22未具有該開口220之側上，該線路層222(即上方線路層222)係外露於該絕緣層221，以於該線路層222之外露表面上形成複數如焊球之導電元件44，使該些導電元件44結合於該第一基板40之第二側400b之線路層402上，令該第二基板22藉由該些導電元件44堆疊至該第一基板40之第一表面40a上。
另外，該封裝堆疊結構4復包括複數第四電子元件49，係設於該第一基板40之第一側40a之第二表面40b上並電性連接該第一基板40之第一側400a之線路層402。
所述之第四電子元件49係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第4圖所示之第四電子元件49係為被動元件。
本發明之封裝堆疊結構4中，該些第一電子元件21,21’之位置對應該開口220之位置，故能避免該些第一電子元件21,21’受該第二基板22碰撞而位移之問題，因而能減少良率之損失，且能縮短該支撐部400c之高度(即更大彎曲該第一基板40)，以降低該封裝堆疊結構4之整體結構高度，而符合薄化之需求。
再者，該開口220之設計亦具有方便對位之功能，可使封裝製程更為方便簡單。
綜上所述，本發明封裝堆疊結構，主要藉由該第二基 板具有開口之設計，使該第一電子元件之位置對應該開口之位置，故能避免該第一電子元件受該第二基板碰撞而位移之問題，因而能減少良率之損失，而該開口之設計亦具有方便對位之功能，可使封裝製程更為方便簡單。
再者，因該第一電子元件之位置對應該開口之位置，故能降低該第二基板之高度，且該第二基板不會壓壞該第一電子元件，因而能降低該封裝堆疊結構之整體結構高度，以符合薄化之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝堆疊結構
20‧‧‧第一基板
20a‧‧‧第一基板的第一表面
20b‧‧‧第一基板的第二表面
200‧‧‧核心層
201、221‧‧‧絕緣層
202、222‧‧‧線路層
21‧‧‧第一電子元件
210‧‧‧導電材料
22‧‧‧第二基板
220‧‧‧開口
223‧‧‧導電體
24‧‧‧導電元件
25、25’‧‧‧焊球

Claims (10)

  1. 一種封裝堆疊結構，係包括：一第一基板，係具有相對之第一表面與第二表面；至少一第一電子元件，係設於該第一基板之第一表面上並電性連接該第一基板；以及一第二基板，係設於該第一基板之第一表面上並遮蓋該第一電子元件，且該第二基板面對該第一表面之一側上具有至少一未貫穿之開口，使至少一該第一電子元件之位置對應該開口之位置。
  2. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該第一基板係為具核心層之線路板。
  3. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該第二基板係為無核心層之線路板。
  4. 如申請專利範圍第1項所述之封裝堆疊結構，復包括至少一第二電子元件，係設於該第二基板上並電性連接該第二基板。
  5. 如申請專利範圍第1項所述之封裝堆疊結構，復包括一第三基板，係設於該第二基板上。
  6. 如申請專利範圍第5項所述之封裝堆疊結構，復包括至少一第三電子元件，係設於該第三基板上並電性連接該第三基板。
  7. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該第一基板係為無核心層之線路板。
  8. 如申請專利範圍第1項所述之封裝堆疊結構，其中， 該第一基板具有凹槽，以令至少一該第一電子元件設於該凹槽中。
  9. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該第一基板係為可撓式線路板，且彎曲該第一基板，使該第一基板形成一容置空間，該容置空間具有相對之第一側與第二側、鄰接該第一側與第二側的支撐部、及相對該支撐部之通口，以令該第一電子元件設於該第一側上，而該第二基板設於該第二側上。
  10. 如申請專利範圍第1項所述之封裝堆疊結構，復包括至少一第四電子元件，係設於該第一基板之第二表面上並電性連接該第一基板。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200839996A (en) * 2007-03-23 2008-10-01 Phoenix Prec Technology Corp Stacked packing module
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200839996A (en) * 2007-03-23 2008-10-01 Phoenix Prec Technology Corp Stacked packing module
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構

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