TWI546833B - 高密度三維積體電容器 - Google Patents

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Description

高密度三維積體電容器
本發明係關於半導體晶片或特定類型之基板(例如，半導體、玻璃、陶瓷或其他相對低CTE材料)中之電容器及製作此類電容器之方法，且係關於可用於此類電容器中之組件。
此申請案主張2010年12月9日提出申請之美國專利申請案第12/964,049號之申請日期之權益，此申請案之揭示內容以引用方式併入本文中。
電容器通常用於信號線中或者電力線中之雜訊抑制。在電力線中，可藉由沿著電力線安裝諸多電容器以減小阻抗位準來實現雜訊抑制。此電容器安裝可增加系統之大小及成本，乃因安裝該等電容器之成本可高於該等電容器之成本。
電容器可係提供於具有主動電路元件之半導體晶片(亦即，「主動晶片」)上，或可係提供於含有被動電路元件(例如，用於安裝至主動晶片之電容器、電感器、電阻器等)之被動晶片上。
矽中之習用電容器可具有兩種一般類型。一第一種類型係用以在一DRAM晶片中儲存每一位元之電荷。一第二種類型係被動晶片上之電容器，其中已將主要焦點放在具有呈一單層或多層格式的其介電常數係 極高之極薄介電材料之平面電容器上。當應用於解耦電容器應用時，兩種類型之習用電容器可具有限制。第一種類型之電容器可不完全適於高電容應用，乃因彼種類型通常意欲用於位元層次且因此特意設計成具有一極小大小。該第一種類型通常缺少作為一解耦電容器儲存或供應充分電流所需之特徵。該第二種類型電容器可具有一低電容密度及一低品質因數(效率)。
在設計微電子晶片、半導體基板或具有相對低CTE之其他基板(例如，玻璃或陶瓷材料)中之電容器中，進一步改良將係所期望的。
根據本發明之一態樣，一電容器可包含：一基板，其具有一第一表面、遠離該第一表面之一第二表面及在該第一表面與該第二表面之間延伸之一貫通開口；第一金屬元件及第二金屬元件；及一電容器介電層，其至少在該貫通開口內將該第一金屬元件及該第二金屬元件彼此分離並絕緣。該第一金屬元件可曝露於該第一表面處且可延伸至該貫通開口中，該第二金屬元件可曝露於該第二表面處且可延伸至該貫通開口中。該第一金屬元件及該第二金屬元件可係可電連接至第一電位及第二電位。該電容器介電層可具有一波浪形狀。
在一特定實施例中，該第一金屬元件及該第二金屬元件可包含各別複數個第一板及第二板，該等第一板及該等第二板中之每一者延伸至該開口中。在一項實施例中，該等第一板及該等第二板中之每一者可在沿著該第一表面之一方向上具有至少5微米之一寬度。在一實例性實施例中，每一電容器之第一對板及第二對板可不延伸高於該第一表面或低於該第二表面。
根據本發明之另一態樣，一電容器可包含：一基板，其具有一第一表面、遠離該第一表面之一第二表面及在該第一表面與該第二表面之間延伸之一貫通開口；第一金屬元件及第二金屬元件；及一電容器介電層，其至少在該貫通開口內將該第一金屬元件與該第二金屬元件分離。該第一金屬元件可曝露於該第一表面處且可延伸至該貫通開口中。該第一金屬元件可包含經配置以填充一m×n陣列內係該陣列之位置中之至少某些位置之第一複數個位置之複數個柱，m及n中之每一者大於1。每一柱可在實質上垂直於該第一表面之一垂直方向上延伸至該貫通開口中。每一柱可包含實質上平行於至少一個毗鄰柱之一對應實質上垂直部分之一實質上垂直部分。該第二金屬元件可曝露於該第二表面處且可延伸至該貫通開口中。該第二金屬元件可在該複數個柱中之毗鄰柱之間延伸。該第一金屬元件及該第二金屬元件可係可電連接至第一電位及第二電位。
在一項實施例中，該m×n陣列內之第二複數個位置可由一絕緣介電材料佔據。在一特定實施例中，其中該m×n陣列內之第二複數個位置中之每一者可包含延伸該貫通開口之一高度之至少50%之一連續空隙。在一實例性實施例中，該m×n陣列內之第二複數個位置中之每一者可包含佔對應於該貫通開口內之各別位置之一第二開口之一內部容積之至少50%之空隙。在一特定實施例中，該m×n陣列內之該第一複數個位置可係該陣列內之所有該等位置。
在一實例性實施例中，該電容器亦可進一步包含一絕緣介電材料，其在該第一表面與該第二表面之間沿著該貫通開口之一邊界表面延伸。該絕緣介電材料可至少在該貫通開口內將該第一金屬元件及該第二金 屬元件與該基板之材料分離並絕緣。在一特定實施例中，該複數個柱中之每一者可在實質上垂直於該垂直方向之一水平面中具有5微米或更小之一寬度。在一項實施例中，該複數個柱中之每一者可在該垂直方向上具有一長度，且該等柱中之每一者之該長度對該寬度比率可為至少10。在一實例性實施例中，該複數個柱中之每一者之該長度可為至少150微米。在一特定實施例中，該複數個柱可在該水平面中界定10微米或更小之一間距。在一項實施例中，該電容器介電層可沿著該複數個柱之表面延伸。在一實例性實施例中，該複數個柱可不延伸高於該第一表面或低於該第二表面。
在一特定實施例中，該基板可基本上由選自由以下各項組成之群組之一種材料組成：半導體、玻璃及陶瓷。在一項實施例中，該第一金屬元件及該第二金屬元件中之每一者可包含一金屬層，該金屬層具有毗鄰該電容器介電層之一第一表面及與該第一表面相對之一第二表面，該第二表面與該電容器介電層之一表面之一輪廓一致。在一特定實施例中，該第一金屬元件及該第二金屬元件中之至少一者可包含一金屬層，該金屬層具有毗鄰該電容器介電層之一第一表面及與該第一表面相對之一第二表面，該第二表面與該電容器介電層之一表面之一輪廓一致。在一特定實施例中，未被該第一金屬元件及該第二金屬元件以及該電容器介電層佔據之該開口之一部分可填充有一介電材料。在一項實施例中，該第一金屬元件及該第二金屬元件中之每一者可具有一第一部分，該第一部分藉由該介電材料而與實質上平行於該第一部分之一毗鄰第二部分分離。
在一實例性實施例中，該電容器亦可包含連接至該等各別第一金屬元件及第二金屬元件之第一電極及第二電極。在一項實施例中，該 電容器可具有至少1皮法拉之一電容。在一特定實施例中，該電容器介電層可具有大於或等於3之一介電常數k。在一實例性實施例中，該電容器介電層可具有大於或等於5之一介電常數k。在一項實施例中，該電容器介電層可包含一鐵電介電材料。在一特定實施例中，該電容器介電層之上表面及下表面可各自具有至少為該開口在該第一表面與該第二表面之間之該高度三倍之一長度。在一實例性實施例中，該第一金屬元件可基本上由一第一金屬組成且該第二金屬元件可基本上由不同於該第一金屬之一第二金屬組成。
在一項實施例中，該開口可具有實質上平行於該第一表面延伸之一長度尺寸及實質上平行於該第一表面且實質上垂直於該長度尺寸延伸之一寬度尺寸，該長度尺寸大於該寬度尺寸。在一特定實施例中，該開口可具有實質上平行於該第一表面延伸之一長度尺寸及實質上平行於該第一表面且實質上垂直於該長度尺寸延伸之一寬度尺寸，該長度尺寸實質上等於該寬度尺寸。在一實例性實施例中，包含至少第一電容器及第二電容器之一電容器總成可具有延伸至該基板之一共同貫通開口中之每一電容器之第一金屬元件及第二金屬元件。該電容器總成亦可包含至少在該貫通開口內將該第一電容器及該第二電容器彼此分離並絕緣之一絕緣介電層。在一項實施例中，該絕緣介電層可具有小於3之一介電常數，且每一電容器介電層可具有大於或等於3之一介電常數。
在一特定實施例中，一中介層可包含如上文所闡述之一電容器。本發明之其他態樣提供結合其他電子裝置併入根據本發明之上述態樣之電容器結構、根據本發明之上述態樣之複合晶片、或兩者之系統。舉例 而言，該系統可安置於可係一可攜式外殼之一單個外殼中。根據本發明之此態樣中之較佳實施例之系統可比相當的習用系統更緊湊。
根據本發明之又一態樣，一種製作具有用於與一電路組件或微電子元件電互連之電極之一組件之方法，其可包含：自基本上由具有小於10ppm/℃之一有效CTE之一材料組成之一基板之一第一表面移除材料，以形成自該第一表面朝向與該第一表面相對之一第二表面延伸之複數個第一開口，該等第一開口界定一波浪內表面。該方法亦可包含：形成上覆該內表面的一電容器介電層，該電容器介電層具有背對該內表面之一波浪第一表面；及形成上覆該電容器介電層之該第一表面且延伸至該等第一開口中之每一者中的一第一金屬元件。該方法可進一步包含：移除該基板在該複數個第一開口中之毗鄰第一開口之間之材料以便曝露該電容器介電層之一波浪第二表面，以形成自該第二表面朝向該第一表面延伸之複數個第二開口；及形成上覆該電容器介電層之該第二表面且延伸至該等第二開口中之每一者中的一第二金屬元件。
在一實例性實施例中，可藉由將一可流動介電材料水性電鍍至曝露於每一第一開口內之該內表面上來執行形成該電容器介電層之該步驟。在一特定實施例中，該方法亦可包含在移除該基板在該複數個第一開口中之毗鄰第一開口之間之材料之該步驟之前自該基板之該第二表面移除材料，以使得該基板在該第一表面與該第二表面之間的一厚度減小。在一項實施例中，可執行移除該基板在該複數個第一開口中之毗鄰第一開口之間之材料之該步驟以使得該第一金屬元件之一表面曝露於該第二表面處。在一實例性實施例中，形成該第一金屬元件之該步驟可包含形成複數個第 一板，該等第一板中之每一者延伸至該等第一開口中之各別一者中，且形成該第二金屬元件之該步驟可包含形成複數個第二板，該等第二板中之每一者延伸至該等第二開口中之各別一者中。
根據本發明之再一態樣，製作具有用於與一電路組件或微電子元件電互連之電極之一組件之方法可包含形成自一基板之一第一表面朝向與該第一表面相對之一第二表面延伸之複數個第一開口，該等第一開口經配置以佔據一m×n位置陣列中之至少某些位置，m及n中之每一者大於1，每一第一開口在實質上垂直於該第一表面之一垂直方向上延伸至貫通開口中，該複數個第一開口界定一內表面。該方法亦可包含：形成上覆該內表面之一第一部分的一第一電容器介電層，該第一電容器介電層具有背對該內表面之一第一表面；及形成具有複數個柱之一第一金屬元件，每一柱上覆該第一電容器介電層之該第一表面且延伸至該等第一開口中之一對應開口中。該方法可進一步包含：移除該基板在該複數個柱之第一子組中之毗鄰柱之間的材料，以便曝露該第一電容器介電層之一第二表面，以形成自該第二表面朝向該第一表面延伸之一第二開口；及形成上覆該第一電容器介電層之該第二表面且延伸至該第二開口中之一第二金屬元件。
在一項實施例中，該基板可具有小於10ppm/℃之一有效CTE。在一特定實施例中，第一複數個該等柱可延伸至位於該m×n陣列內之第一複數個位置處之該等第一開口之一第一子組中。該方法亦可包含將一絕緣介電材料沈積至位於該m×n陣列內之第二複數個位置處之該等第一開口之一第二子組中之一絕緣介電材料中。在一項實施例中，該複數個柱可延伸至所有該等第一開口中。在一實例性實施例中，藉由自該第一表面 移除材料以形成複數個細孔來形成該等第一開口。在一項實施例中，該基板可包含一矽材料，且藉由各向異性蝕刻執行形成該複數個第一開口之該步驟，以便產生自該基板之該第一表面延伸之一多孔矽區域。在一特定實施例中，可執行形成該複數個第一開口之該步驟以使得該內表面具有一波浪形狀。
在一實例性實施例中，每一第一開口可在實質上垂直於該垂直方向之一水平面中具有5微米或更小之一寬度。在一特定實施例中，可執行形成該複數個第一開口之該步驟以使得每一第一開口在該垂直方向上具有一長度，每一第一開口之該長度對該寬度比率係至少10。在一項實施例中，可執行形成該複數個第一開口之該步驟以使得每一第一開口之該長度係至少150微米。在一實例性實施例中，可執行形成該複數個第一開口之該步驟以使得該等第一開口在該水平面中界定10微米或更小之一間距。在一特定實施例中，可執行形成該第一電容器介電層之該步驟以使得該第一電容器介電層之該第一表面具有一波浪形狀。在一項實施例中，該第一電容器介電層之該第二表面可具有一波浪形狀。
在一特定實施例中，可執行形成該第一電容器介電層之該步驟以使得該電容器介電層之上表面及下表面各自具有至少為每一第一開口之該長度三倍之一長度。在一實例性實施例中，可藉由將一可流動介電材料水性電鍍至該內表面之該第一部分上來執行形成該第一電容器介電層之該步驟。在一項實施例中，該方法亦可包含在移除該基板在該等第一開口之該第一子組中之毗鄰第一開口之間之材料之該步驟之前，自該基板之該第二表面移除材料以使得該基板在該第一表面與該第二表面之間的一厚度 減小。在一特定實施例中，可執行移除該基板在該等第一開口之該第一子組中之毗鄰第一開口之間之材料之該步驟以使得該等柱中之每一者之一表面曝露於該第二表面處。在一實例性實施例中，可執行形成該第一金屬元件之該步驟，以使得每一柱包含實質上平行於至少一個毗鄰柱之一對應實質上垂直部分之一實質上垂直部分。
在一項實施例中，該第一金屬元件及該第二金屬元件中之至少一者可係與該電容器介電層之一表面之一輪廓一致之一金屬層。在一特定實施例中，該第一金屬元件及該第二金屬元件中之每一者可具有一第一部分，該第一部分藉由一介電材料而與實質上平行於該第一部分之一毗鄰第二部分分離。在一實例性實施例中，該方法亦可包含形成連接至該第一金屬元件之一第一電極及連接至該第二金屬元件之一第二電極。該第一電極及該第二電極可曝露於該等各別第一表面及第二表面處。該第一電極及該第二電極可係可連接至各別第一電位及第二電位。
在一實例性實施例中，該方法亦可包含：形成上覆該內表面之一第二部分的一第二電容器介電層，該第二電容器介電層具有背對該內表面之一第一表面；及形成上覆該內表面之該第一部分與該第二部分之間的該內表面之一第三部分的一絕緣介電層，該絕緣介電層延伸至該等第一開口之一第二子組中。該方法可進一步包含：形成具有複數個柱之一第三金屬元件，每一柱上覆該第二電容器介電層之該第一表面且延伸至該等第一開口之一第三子組中之一對應開口中；及移除該基板在該等第一開口之該第三子組中之毗鄰第一開口之間之材料以便曝露該第二電容器介電層之一第二表面，以形成自該第二表面朝向該第一表面延伸之一第三開口。該 方法亦可包含形成上覆該第二電容器介電層之該第二表面且延伸至該第三開口中之一第四金屬元件。
在一特定實施例中，該絕緣介電層可具有小於3之一介電常數，且每一電容器介電層可具有大於或等於3之一介電常數。在一實例性實施例中，該方法亦可包含形成分別連接至該第一金屬元件、該第二金屬元件、該第三金屬元件及該第四金屬元件之第一電極、第二電極、第三電極及第四電極，該第一電極及該第三電極係曝露於該第一表面處，該第二電極及該第四電極係曝露於該第二表面處，該第一電極、該第二電極、該第三電極及該第四電極可連接至各別第一電位、第二電位、第三電位及第四電位。在一項實施例中，該第一金屬元件及該第二金屬元件以及該第一電容器介電層可界定一第一電容器，且該第三金屬元件及該第四金屬元件以及該第二電容器介電層可界定一第二電容器。在一特定實施例中，該絕緣介電層可將該第一電容器及該第二電容器之至少一部分彼此分離並絕緣。
10‧‧‧組件
20‧‧‧基板
21‧‧‧平坦第一表面
22‧‧‧平坦第二表面
23‧‧‧部分
24‧‧‧部分
30a‧‧‧貫通開口
30b‧‧‧貫通開口
31‧‧‧內表面
40a‧‧‧電容器
40b‧‧‧電容器
50‧‧‧絕緣介電層
60‧‧‧第一對導電板
61‧‧‧第一導電板
62‧‧‧第二導電板
63‧‧‧第一電極
69‧‧‧遠端邊緣
70‧‧‧第二對導電板
71‧‧‧第三導電板
72‧‧‧第四導電板
73‧‧‧第二電極
79‧‧‧遠端邊緣
80‧‧‧電容器介電層
81‧‧‧第一電容器介電層
82‧‧‧第二電容器介電層
83‧‧‧第三電容器介電層
90‧‧‧介電區域
93a‧‧‧介電部分
93b‧‧‧介電部分
94‧‧‧凹部
301‧‧‧假想線
310‧‧‧組件
320‧‧‧基板
321‧‧‧第一表面
322‧‧‧第二表面
330‧‧‧貫通開口
331‧‧‧基板邊界表面
334‧‧‧第一開口
335‧‧‧波浪內表面
336‧‧‧波浪第一表面
337‧‧‧第二開口
338‧‧‧波浪第二表面
340‧‧‧電容器
350‧‧‧絕緣介電層
351‧‧‧額外部分
360‧‧‧第一導電元件或金屬元件
361‧‧‧垂直延伸板
363‧‧‧第一電極
369‧‧‧遠端邊緣
370‧‧‧第二導電元件或金屬元件
371‧‧‧垂直延伸板
373‧‧‧第二電極
380‧‧‧電容器介電層
381‧‧‧額外部分
510‧‧‧組件
510'‧‧‧組件
510"‧‧‧組件
520‧‧‧基板
521‧‧‧第一表面
522‧‧‧第二表面
524‧‧‧基板之一部分
526‧‧‧遮罩層
530‧‧‧貫通開口
531‧‧‧曝露部分
536‧‧‧第一表面
537‧‧‧第二開口
538‧‧‧波浪第二表面
550‧‧‧絕緣介電層
551‧‧‧額外部分
560‧‧‧第一導電元件或金屬元件
560"‧‧‧第一金屬元件
561‧‧‧垂直延伸部分
561"‧‧‧第一導電元件
562‧‧‧開口
563a‧‧‧第一電極
563b‧‧‧第二電極
564a‧‧‧實質上垂直延伸部分
569‧‧‧經修圓遠端邊緣
570‧‧‧第二導電元件或金屬元件
570'‧‧‧第二導電元件或金屬元件
570"‧‧‧第二導電元件
571‧‧‧垂直延伸部分
571"‧‧‧第二表面
573‧‧‧第二電極
573a‧‧‧電極
573b‧‧‧電極
574a‧‧‧第一實質上垂直延伸部分
574b‧‧‧第二實質上垂直延伸部分
574a‧‧‧第一部分
574b‧‧‧毗鄰第二部分
580‧‧‧電容器介電層
590‧‧‧介電區域
590a‧‧‧介電區域
590b‧‧‧介電區域
710‧‧‧組件
720‧‧‧矽基板
721‧‧‧平坦第一表面
722‧‧‧平坦第二表面
730‧‧‧貫通開口
731‧‧‧邊界表面
734‧‧‧第一開口
735‧‧‧內表面
736‧‧‧第一表面
737‧‧‧第二開口
738‧‧‧第二表面
740‧‧‧電容器
760‧‧‧第一導電元件或金屬元件
761‧‧‧垂直延伸柱
762‧‧‧實質上垂直部分
763‧‧‧單個第一電極
764‧‧‧絕緣介電材料
765‧‧‧連續空隙
766‧‧‧絕緣介電材料
767‧‧‧空隙
768‧‧‧介電材料
769‧‧‧遠端邊緣
770‧‧‧第二導電元件或金屬元件
771‧‧‧開口
773‧‧‧第二電極
780‧‧‧電容器介電層
910‧‧‧組件
930‧‧‧單個貫通開口
934‧‧‧第一開口
937‧‧‧第二開口
940a‧‧‧第一獨立電容器
940b‧‧‧第二獨立電容器
990‧‧‧絕緣介電材料
1000‧‧‧系統
1001‧‧‧共同外殼
1002‧‧‧電路面板
1004‧‧‧導體
1006‧‧‧結構
1008‧‧‧電子組件
1010‧‧‧電子組件
1011‧‧‧透鏡
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
D‧‧‧區域
E‧‧‧區域
F‧‧‧區域
H‧‧‧高度
H1‧‧‧水平方向
H2‧‧‧高度
L‧‧‧長度
L'‧‧‧長度
R‧‧‧多孔矽區域
T1‧‧‧初始厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧初始厚度
T5‧‧‧厚度
V1‧‧‧垂直方向
V1‧‧‧垂直方向
W‧‧‧寬度
W'‧‧‧寬度
X‧‧‧方向
圖1A係圖解說明根據本發明之一實施例之一電容器之一剖面圖。
圖1B圖解說明可對應於圖1A中所展示之電容器或本文中所闡述之其他電容器中之任意者之替代俯視平面圖。
圖2A至圖2J係圖解說明根據圖1A中所繪示之本發明之實施例之製作階段之剖面圖。
圖3係圖解說明根據另一實施例之一電容器之一剖面圖。
圖4A至圖4G係圖解說明根據圖3中所繪示之本發明之實施例之製作階 段之剖面圖。
圖5A係圖解說明根據又一實施例之一電容器之一剖面圖。
圖5B至圖5D圖解說明沿著圖5A之線A-A截取的可對應於圖3中所展示之電容器之替代俯視剖面圖。
圖5E係圖解說明根據再一實施例之一電容器之一剖面圖。
圖5F係圖解說明根據另一實施例之一電容器之一剖面圖。
圖6A至圖6D係圖解說明根據圖5A中所繪示之本發明之實施例之製作階段之剖面圖。
圖7A係圖解說明根據又一實施例之一電容器之一剖面圖。
圖7B係圖解說明圖7A之電容器之一部分之一經放大片斷剖面圖。
圖7C係跨越線7C-7C截取的圖7A中所繪示之電容器之一部分之一經放大片斷剖面圖。
圖8A至圖8F係圖解說明根據圖5A中所繪示之本發明之實施例之製作階段之剖面圖。
圖9係圖解說明根據另一實施例之一電容器之一剖面圖。
圖10係根據本發明之一項實施例之一系統之一示意圖。
一電容器可係由導體構成，且導體相對於電流越寬，電感可係越低。達成一較低電感之另一方法可係使電容器之一接地層相對靠近於輸入/輸出層。在如本文中之一或多項實施例中之一個兩端子電容器中，該電容器中之一接地平面可藉由跡線及/或通孔連接至一外部接地層。根據本文中之一或多項實施例形成之另一種類型電容器係具有一內部接地層之一個三端子電容器。三端子電容器相對於一個兩端子電容器可具有極大減小之電感且因此可具有實質上改良之雜訊移除效能。
參考圖1A及圖1B，根據本發明之一實施例之一組件10包含一基板20及與該基板接觸地形成之電容器40a及40b(共同稱為電容器40)。基板20具有貫通開口30a及30b(共同稱為貫通開口30)，其在一平坦第一表面21與和該第一表面相對之一平坦第二表面22之間延伸穿過該基板。每一電容器40包含：一絕緣介電層50，其上覆對應開口30之一內表面31以及第一表面21及第二表面22之若干部分；一第一對導電板60；一第二對導電板70；及複數個電容器介電層80，其將板60及70中之每一者與至少一個毗鄰板分離。一介電區域90佔據未被板60及70以及介電層50及80佔據之每一對應開口30內之其餘容積。
在某些實施例中，組件10可係一半導體晶片、一晶圓、一介電基板或諸如此類。基板20較佳地具有小於10*10-6/℃(或ppm/℃)之一熱膨脹係數(「CTE」)。在一特定實施例中，基板20可具有小於7*10-6/℃之一CTE。基板20可基本上由一無機材料組成，例如半導體、玻璃或陶瓷。在其中基板20係由一半導體(例如，矽)製成之實施例中，複數個主動半導體裝置(例如，電晶體、二極體等)可安置在其位於第一表面21或第二表面22處及/或其下方之一主動半導體區域中。
在一項實例中，基板20可係一或多個半導體晶片可安裝至其且與其電連接之一中介層，該中介層具有可用於與另一組件互連之導電觸點，例如，一電路面板，例如電路板、模組、被動組件等。安裝至該中介層之該(該等)半導體晶片中可具有主動半導體裝置。
基板20在第一表面21與第二表面22之間的厚度通常係小於200μm，且可顯著小於(舉例而言)130μm、70μm或甚至更小。儘管該 等圖中未特定展示，但基板20中之主動半導體裝置可導電地連接至基板40。每一電容器40可至少部分地形成在一或多個開口30內。
在圖1A中，平行於第一表面21之方向在本文中稱作「水平」或「橫向」方向，而垂直於該第一表面之方向在本文中稱作向上或向下方向且在本文中亦稱作「垂直」方向。本文中所提及之方向在所提及結構之參考框架中。因此，此等方向可以任意定向位於正常或重力參考框架中。一個特徵安置於「一表面上面」比另一特徵大之一高度處的一陳述意指該一個特徵比該另一特徵在相同正交方向上遠離該表面一更大距離處。相反地，一個特徵安置於「一表面上面」比另一特徵小之一高度處的一陳述意指該一個特徵比該另一特徵在相同正交方向上遠離該表面一更小距離處。
基板20可進一步包含上覆第一表面21及/或第二表面22之一介電層(未展示)。此一介電層可將導電元件與基板20電絕緣。此介電層可稱作基板20之一「鈍化層」。該鈍化層可包含一無機或有機介電材料或兩者。該介電層可包含一電沈積保形塗層或其他介電材料，例如一感光顯像聚合材料，例如，一焊料遮罩材料。
貫通開口30可具有任意俯視形狀，包含(舉例而言)圓形(如圖1B中之開口30a所展示)、卵形、方形、矩形(如圖1B中之開口30b所展示)或其他形狀。在某些實例中，貫通開口30可具有任意三維形狀，包含(舉例而言)圓柱體、立方體、棱柱或截頭圓錐形狀以及其他形狀。
每一各別貫通開口30之內表面31可以任意角度自第一表面21延伸穿過基板20。較佳地，內表面31與由第一表面21界定之水平面成 大約90度自該第一表面延伸。貫通開口30具有實質上直角邊緣33，內表面31在彼處與第一表面21及第二表面22匯合，但在其他實施例中，另一選擇為，邊緣33可係斜切的或修圓的。內表面31可具有一恆定坡度或一變化坡度。舉例而言，內表面31相對於由第一表面21界定之水平面之角度或坡度可隨著內表面31進一步朝向第二表面22穿透而在量值上減小(亦即，變為正性更小或負性更小)。
每一絕緣介電層50可上覆各別貫通開口30之內表面31以及第一表面21及第二表面22之若干部分，以提供關於基板20及導電板60及70之良好介電隔離。絕緣介電層50可包含一無機或有機介電材料或兩者。在一特定實施例中，絕緣介電層50可包含一順應介電材料。在一特定實例中，絕緣介電層50(及本文中所闡述之所有其他絕緣介電層或材料)可具有小於3之一介電常數K。在實例性實施例中，絕緣介電層50(及本文中所闡述之所有其他介電層或介電材料)可包含：一鐵電介電材料，例如鈦酸鍶鋇(BST)、二氧化鉿或鋁酸鑭以及其他鐵電介電材料；或用奈米粒子製成之一複合介電材料，例如其中具有鐵電奈米粒子之一聚合物矩陣。
第一對導電板60包含上覆各別開口30內之絕緣介電層50之一第一板61及上覆該第一板之一第二板62。在基板20之第一表面21處，第一對板60可連接至曝露於該第一表面處之一單個第一電極63，該第一電極可與一第一電位連接。第一電極63可視情況係曝露於該第一表面處之複數個電極，以使得在內表面31之間延伸之該第一電極之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器40外部之另一元件互連之處。
第二對導電板70包含上覆第一板61之一第三板71及上覆 第二板62之一第四板72。在基板20之第二表面22處，第二對板70可連接至曝露於該第二表面處之一單個第二電極73，第二電極可與一第二電位連接。第二電極73可視情況係曝露於該第二表面處之複數個電極，以使得在內表面31之間延伸之第二電極之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器40外部之另一元件互連之處。
如在本揭示內容中所使用，一導電元件「曝露於」一基板或上覆該基板之一表面之一介電元件之一表面處的一陳述指示該導電元件可供用於與一理論點接觸，該理論點在垂直於該介電元件之該表面之一方向上自該介電元件外側朝向該介電元件之該表面移動。因此，曝露於一基板之一表面處之一電極或其他導電元件可自此表面凸出；可與此表面齊平；或可相對於此表面凹入且透過基板中之一孔或凹坑曝露。
導電板60及70以及電極63及73(以及本文中所闡述之其他導電元件中之任意者)可係由任意導電金屬製成，包含(舉例而言)銅、鎢、鋁、鎳、鎳合金或金。雖然基本上可用於形成導電元件之任意技術可用以形成本文中所闡述之導電元件，但可採用如2010年7月23日提出申請的共同擁有之美國專利申請案第12/842,669號中更詳細論述之特定技術，該申請案以引用方式併入本文中。舉例而言，此等技術可包含用一雷射或用例如碾磨或噴砂之機械過程來選擇性地處理一表面，從而與該表面之其他部分不同地處理該表面之沿著其中欲形成該導電元件之路徑之彼等部分。舉例而言，可使用一雷射或機械過程來僅沿著一特定路徑自該表面燒蝕或移除例如一犧牲層之一材料且因此形成沿著該路徑延伸之一凹槽。然後，可在該凹槽中沈積例如一觸媒之一材料，且可在該凹槽中沈積一或多個金屬層。
電極63及73中之每一者(以及本文中所闡述之其他電極中之任意者)可具有任意俯視形狀，包含(舉例而言)圓形墊形狀或矩形形狀(此兩者皆展示於圖1B中)、卵形形狀、方形形狀、三角形形狀或更複雜形狀。電極63及73中之每一者可具有任意三維形狀，包含(舉例而言)截頭圓錐形導電柱。可使用導電柱之實例，如2010年7月8日提出申請之共同擁有之美國專利申請案第12/832,376號中所展示及闡述。在一特定實施例中，第一電極63及第二電極73中之一或多者可藉由在其之間延伸之導電跡線電連接至各別第一導電板60及第二導電板70。
電極63及73中之每一者(或本文中所闡述之其他電極中之任意者)與組件10外部之組件之間的連接可係透過導電物質(未展示)。此類導電物質可包括具有一相對低熔化溫度之一可熔金屬，例如，焊料、錫或包含複數種金屬之一共晶混合物。另一選擇為，此類導電物質可包含一可潤濕金屬，例如銅或其他具有高於焊料或另一可熔金屬之熔化溫度之一熔化溫度之貴金屬或非貴金屬。此類可潤濕金屬可伴隨有一對應特徵，例如一互連元件之一可熔金屬特徵。在一特定實施例中，此類導電物質可包含散佈在一介質中之一導電材料，例如，一導電膏，例如填充有金屬之膏、填充有焊料之膏或各向同性導電黏合劑或各向異性導電黏合劑。
複數個電容器介電層80將板60及70中之每一者與至少一個毗鄰板分離。每一電容器介電層80(及本文中所闡述之所有其他電容器介電層)可具有至少3之一介電常數k。電容器介電層80中之一第一電容器介電層81上覆第一板61且在該第一板與第三板71之間延伸。電容器介電層80中之一第二電容器介電層82上覆第三板71且在該第三板與第二板62之 間延伸。電容器介電層80中之一第三電容器介電層83上覆第二板62且在該第二板與第四板72之間延伸。
每一介電區域90可佔據未被板60及70以及介電層50及80佔據之對應開口30內之其餘容積。每一介電區域90可在第四板72與第一電極63之間提供良好介電隔離。介電區域90可係順應的，具有一充分低彈性模數及充分厚度，以使得該模數與該厚度之乘積提供順應性。
組件10進一步包含複數個介電部分93a及93b(共同稱為介電部分93)，每一介電部分93a在一對應第一板60之一各別遠端邊緣69與第二電極73之間延伸，且每一介電部分93b在一對應第二板70之一各別遠端邊緣79與第一電極63之間延伸。
在一項實施例中，每一電容器40之第一對板60及第二對板70可圍繞對應貫通開口之內表面31延伸。舉例而言，第一對板60及第二對板70可具有圍繞具有一圓形或卵形剖面形狀之一對應開口30延伸之一環形形狀。圖1B中展示具有一圓形剖面形狀之一電容器40a之一實例性俯視圖。在另一實例中，第一對板60及第二對板70可具有圍繞具有一方形或矩形剖面形狀之一對應開口30延伸之扁平平坦部分。圖1B中展示具有一矩形剖面形狀之一電容器40b之一實例性俯視圖。
在一特定實施例中，組件10可包含兩組穿過一單個貫通開口30a延伸之第一對板60及第二對板70，每一組第一對板及第二對板包括該組件之一各別區域A或B，其中絕緣介電區域90在其之間延伸。
在一實例性實施例中，組件10可包含穿過一單個貫通開口30a延伸之第一獨立電容器及第二獨立電容器40a，每一電容器包括該組件 之一各別區域A或B，其中絕緣介電區域90在其之間延伸。在具有穿過一單個貫通開口30a延伸之兩個獨立電容器40a之此一組件中，第一電容器之板60及70可藉由在兩個電容器之間延伸之一絕緣間隙而與第二電容器之板60及70分離。此外，在此一實施例中，跨越區域A與區域B之間的絕緣介電區域90延伸之第一電極63及第二電極73可針對每一電容器藉由在其之間延伸之一絕緣間隙(未展示)分裂為單獨第一電極63及第二電極73。
現在將參考圖2A至圖2J闡述製作組件10(圖1A及圖1B)之一方法。如圖2A中所圖解說明，可形成自第一表面21朝向第二表面22或自該第二表面朝向該第一表面延伸穿過基板20之厚度的貫通開口30a及30b。舉例而言，可藉由在其中期望保存第一表面21之其餘部分之處形成一遮罩層之後選擇性地蝕刻基板20來形成開口30。舉例而言，可沈積並圖案化一感光顯像層(例如，一光阻劑層)以僅覆蓋第一表面21之若干部分，之後可進行一計時蝕刻過程以形成開口30。
開口30之內表面31可與曝露表面實質上成直角自第一表面21向下在一垂直或實質上垂直方向上延伸至第二表面22，如圖2A中所展示。可使用各向異性蝕刻過程、雷射燒蝕、機械移除過程，例如，碾磨、超音波機加工、朝向基板20引導一細磨粒射流、反應性離子蝕刻或電漿蝕刻以及其他過程來形成具有基本上垂直內表面之開口30。
另一選擇為，並非與曝露表面實質上成直角，開口30之內表面31可係傾斜的，亦即，可以與曝露表面成不同於一法線角(直角)之角度延伸。濕式蝕刻過程(例如，各向同性蝕刻過程及使用一楔形刀片之鋸斷以及其他過程)可用以形成具有傾斜內表面31之開口30。亦可使用雷射燒 蝕、機械碾磨、化學蝕刻、電漿蝕刻、朝向基板20引導一細磨粒射流以及其他技術來形成具有傾斜內表面31之開口30(或本文中所闡述之任意其他孔或開口)。
此後，如圖2B中所圖解說明，可在每一貫通開口30之內表面31上且在基板20之第一表面21及第二表面22之若干部分(包含貫通開口30a及30b之間的沿著第一表面及第二表面之部分23及24)上形成一絕緣介電層50。可使用各種方法來形成絕緣介電層50。在一項實例中，可將一可流動介電材料施加至基板20之第一表面21，且然後可在一「旋轉塗佈」操作期間使該可流動材料更均勻地分佈在曝露表面上，跟隨可包含加熱之一乾燥循環。在另一實例中，可將一介電材料熱塑性膜施加至第一表面21，之後將該總成加熱或在一真空環境中將其加熱，亦即，將其置於在低於周圍壓力之壓力下之一環境中。在另一實例中，可使用氣相沈積來形成絕緣介電層50。
在再一實例中，可將包含基板20之總成浸入一介電沈積浴液中，以形成一保形介電塗層或絕緣介電層50。如本文中所使用，一「保形塗層」係與被塗佈之表面之一輪廓一致之一特定材料之一塗層，例如在絕緣介電層50與開口30之內表面31之一輪廓一致時。可使用一電化學沈積方法來形成保形介電層50，包含(舉例而言)電泳沈積或電解沈積。
在一項實例中，可使用一電泳沈積技術來形成該保形介電塗層，以使得該保形介電塗層僅沈積至該總成之曝露導電表面及半導電表面上。在沈積期間，將該半導體裝置晶圓保持在一所期望電位下並將一電極浸入該浴液中以將該浴液保持在一不同所期望電位下。然後，在適當條件 下將該總成保持在該浴液中達一充分時間以在導電或半導電之該基板之曝露表面上(包含(但不限於)沿著開口30之內表面31)形成一電沈積之保形介電層50。只要在欲藉此塗佈之表面與該浴液之間維持一充分強電場，即發生電泳沈積。由於電泳沈積之塗層係自我限制的，因此在其達到由其沈積之參數(例如，電壓、濃度等)控管之某一厚度之後，沈積即停止。
電泳沈積在該總成之導電及/或半導電外部表面上形成一連續且均勻厚保形塗層。另外，該電泳塗層可經沈積以使得其因其介電(不導電)性質而不形成於上覆基板20之第一表面21之一其餘鈍化層上。換言之，電泳沈積之一性質係其通常不形成於一介電材料層上，且其不形成於上覆一導體之一介電層上，限制條件為該介電材料層在給定介電性質之情形下具有充分厚度。通常，電泳沈積將不會發生在具有大於約10微米至幾十微米之厚度之介電層上。保形介電層50可由一陰極環氧樹脂沈積前驅物形成。另一選擇為，可使用一聚胺基甲酸酯或丙烯酸沈積前驅物。各種電泳塗層前驅物組合物及貨源列於下表1中。
在另一實例中，該介電層可以電解方式形成。此過程類似於電泳沈積，除了所沈積層之厚度不受與該所沈積層由其形成之導電或半導電表面之接近度限制。以此方式，一電解沈積之介電層可經形成達到基於要求選擇之一厚度，且處理時間係所達成厚度之一因數。
此後，如圖2C中所圖解說明，可至少在貫通開口30內形成上覆絕緣介電層50的第一導電板61，以使得該第一板之一輪廓與內表面31以及第一表面21及第二表面22之若干部分之輪廓一致。
為形成第一板61(及本文中所闡述之其他導電元件中之任意者)，一實例性方法涉及藉由將一主要金屬層濺鍍至基板20及開口30之曝露表面上、電鍍或機械沈積中之一或多者來沈積一金屬層。機械沈積可涉及以高速度將一經加熱金屬顆粒流引導至欲塗佈之表面上。舉例而言，此 步驟可係藉由至第一表面21、第二表面22及內表面31上之毯覆式沈積來執行。在一項實施例中，該主要金屬層包含鋁或基本上由鋁組成。在另一特定實施例中，該主要金屬層包含銅或基本上由銅組成。在又一實施例中，該主要金屬層包含鈦或基本上由鈦組成。可在一製程中使用一或多個其他實例性金屬來形成第一板61(及本文中所闡述之其他導電元件中之任意者)。在特定實例中，可在先前所提及之表面中之一或多者上形成包含複數個金屬層之一堆疊。舉例而言，此等經堆疊金屬層可包含(例如)一鈦層後跟上覆該鈦之一銅層(Ti-Cu)、一鎳層後跟上覆該鎳層之一銅層(Ni-Cu)、以類似方式提供之鎳-鈦-銅(Ni-Ti-Cu)之一堆疊或鎳-釩(Ni-V)之一堆疊。
此後，如圖2D中所圖解說明，可形成上覆第一導電板61的第一電容器介電層81。可使用與上文參考絕緣介電層50(圖2B)所闡述之方法類似之方法形成第一電容器介電層81。此後，如圖2E中所圖解說明，可形成上覆第一電容器介電層81的第三導電板71。可使用與上文參考第一導電板61(圖2C)所闡述之彼等方法類似之方法形成第三導電板71。
此後，如圖2F中所圖解說明，可形成上覆第三導電板71的第二電容器介電層82，可形成上覆該第二電容器介電層的第二導電板62，可形成上覆該第二導電板的第三電容器介電層83，且可形成上覆該第三電容器介電層的第四導電板72。可使用與上文參考絕緣介電層50(圖2B)所闡述之方法類似之方法形成第二電容器介電層82及第三電容器介電層83。可使用與上文參考第一導電板61(圖2C)所闡述之彼等方法類似之方法形成第二導電板62及第四導電板72。
此後，如圖2G中所圖解說明，可在每一貫通開口30內部 形成介電區域90。介電區域90可包含一無機材料、一聚合材料或兩者。然後，可將第一對板60及第二對板70、介電層50及80以及介電區域90與基板20之第一表面21及第二表面22平坦化。舉例而言，可使用對第一表面21及第二表面22研磨、磨光或拋光或其一組合來平坦化組件10。
此後，如圖2H中所圖解說明，各別第一對板60及第二對板70之遠端邊緣69及79可藉由自該第一對板及該第二對板移除毗鄰基板20之各別第二表面22及第一表面21之材料之一部分而部分地凹入低於由該等各別第二表面及第一表面界定之平面，藉此形成在遠端邊緣69及79與各別第二表面及第一表面之間延伸之複數個凹部94。舉例而言，可藉由選擇性地蝕刻第一板60及第二板70來移除該材料之目標部分。另一選擇為，可使用與上文參考自基板20移除材料(圖2A)所闡述之彼等方法類似之方法來移除該材料之目標部分。
第一對板60之遠端邊緣69可凹入低於第二表面22，以使得在稍後在第二表面(圖1A)處形成第二電極73時，該第一對板不接觸該第二電極，且第二對板70之遠端邊緣79可凹入低於第一表面21，以使得在稍後在該第一表面(圖1A)處形成第一電極63時，該第二對板不接觸該第一電極。
此後，如圖2I中所圖解說明，可在一各別凹部94內各自形成介電部分93，且可將該等介電部分與基板20之第一表面21及第二表面22平坦化。舉例而言，可使用對第一表面21及第二表面22研磨、磨光或拋光或其一組合來平坦化介電部分93。另一選擇為，可使用一自平坦化介電材料來形成介電部分93。
此後，如圖2J中所圖解說明，可在基板20之第一表面21及第二表面22之若干部分(包含在貫通開口30a與30b之間沿著該第一表面及該第二表面之部分23及24)上重新形成可已在圖2G中所圖解說明之步驟期間移除之絕緣介電層50之若干部分。舉例而言，可使用與上文關於圖2B所闡述之彼等方法類似之方法形成絕緣介電層50之該等部分。
此後，再次參考圖1A，可在基板20之各別第一表面21及第二表面22處形成第一電極63及第二電極73。可在第一表面21處形成第一電極63，以使得該第一電極連接至第一對板60，但以使得該第一電極藉由複數個介電部分93b與第二對板70之遠端79間隔開。可在第二表面22處形成第二電極73，以使得該第二電極連接至第二對板70，但以使得該第二電極藉由複數個介電部分93a與第一對板60之遠端69間隔開。第一電極63及第二電極73中之每一者可經形成以使得其至少部分地上覆在貫通開口30a與30b之間之基板20之部分23及24。舉例而言，可使用上文關於圖2C所闡述之彼等方法類似之方法形成第一電極63及第二電極73。
參考圖3，根據本發明之一實施例之一組件310包含一基板320及與該基板接觸地形成之一電容器340。基板320具有一貫通開口330，其在一平坦第一表面321與和該第一表面相對之一平坦第二表面322之間延伸穿過該基板。電容器340包含：一絕緣介電層350，其上覆開口330之基板邊界表面331(或內表面)以及第一表面321及第二表面322之若干部分；第一導電元件或金屬元件360及第二導電元件或金屬元件370(或第一金屬元件及第二金屬元件)；及一電容器介電層380，其將該第一導電元件及該第二導電元件分離且具有一波浪形狀。
基板320、貫通開口330、貫通開口之基板邊界表面331(或內表面)及絕緣介電層350類似於上文參考圖1A至圖2J所揭示之組件10之對應元件。
第一導電元件360包含上覆開口330內之絕緣介電層350之第一複數個垂直延伸板361。在基板320之第一表面321處，第一複數個板361可連接至曝露於該第一表面處之一單個第一電極363，該第一電極可與一第一電位連接。第一板361中之每一者可在沿著第一表面321之一方向上具有至少5微米之一寬度。第一電極363可視情況係曝露於該第一表面處之複數個電極，以使得在該複數個電極之間延伸之第一導電元件360之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器340外部之另一元件互連之處。
第二導電元件370包含第二複數個垂直延伸板371，每一第二板在第一板361中之毗鄰板之間延伸。在基板320之第二表面322處，第二複數個板371可連接至曝露於該第二表面處之一單個第二電極373，第二電極可與一第二電位連接。第二板371中之每一者可在沿著第一表面321之一方向上具有至少5微米之一寬度。第二電極373可視情況係曝露於該第二表面處之複數個電極，以使得在該複數個電極之間延伸之第二導電元件370之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器340外部之另一元件互連之處。在一特定實施例中，第一電極363及第二電極373中之一或多者可藉由在其之間延伸之導電跡線電連接至各別第一導電元件360及第二導電元件370。
電容器介電層380可將第一導電元件360及第二導電元件 370彼此分離並絕緣。電容器介電層380可至少在開口330內具有一波浪形狀。如本文中所使用，具有一「波浪」形狀之一電容器介電層意指該介電層具有一波樣形狀，以使得平行於一波動方向(例如，圖3中之「X」方向)之一假想線301與該介電層相交至少三次。在一特定實施例中，電容器介電層380之一波浪第一表面336及一波浪第二表面338(及本文中所闡述之其他波浪介電層)各自沿著各別表面具有至少為第一表面331與第二表面332之間的開口330之高度H三倍的一長度。
在特定實例中，第一複數個板361及第二複數個板371可具有實質上平行於彼此延伸之平面形狀、在具有一圓形或卵形剖面形狀之一開口330內延伸之環形形狀、實質上平行於彼此延伸之柱或指形狀或包含複數個柱形開口之一網格形狀。下文參考圖5B、圖5C及圖5D更詳細地闡述此等實例。
現在將參考圖4A至圖4G闡述製作組件310(圖3)之一方法。如圖4A中所圖解說明，可自基板320之第一表面321移除材料，以形成自該第一表面朝向第二表面322延伸之複數個第一開口334，該等第一開口界定一波浪內表面335及基板邊界表面331。基板邊界表面331界定第一開口334內之曝露表面之稍後將形成貫通開口330(圖3)之邊界之若干部分。可使用與上文關於圖2A所闡述之彼等方法類似之方法形成第一開口334。
此後，如圖4B中所圖解說明，可形成一絕緣介電層350及一電容器介電層380。可形成上覆基板邊界表面331及第一表面321之若干部分的絕緣介電層350，且可形成上覆波浪內表面335的電容器介電層380。 電容器介電層380具有背對內表面335之一波浪第一表面336。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成介電層350及380。在一特定實施例中，介電層350及380可(舉例而言)在一單個形成過程期間由相同介電材料製成。在另一實施例中，介電層350及380可(舉例而言)在單獨形成過程期間由不同介電材料製成。
此後，如圖4C中所圖解說明，可形成上覆波浪第一表面336且延伸至第一開口334中之每一者中的第一導電元件360。第一導電元件360可包含第一複數個垂直延伸板361及第一電極363，該第一電極曝露於第一表面321處。可使用與上文關於圖2C所闡述之彼等方法類似之方法形成第一導電元件360。
在一特定實施例中，在形成第一導電元件360之前，可將一遮罩層(未展示)施加至基板320之第一表面321，從而上覆其中期望沈積該第一導電元件之複數個第一開口334之一第一子組。舉例而言，該遮罩層可係一感光顯像層，例如，一光阻劑層，其可經沈積及圖案化以僅覆蓋第一表面321之部分。在此一實施例中，可用一介電材料(例如，環氧樹脂或另一聚合物)填充複數個第一開口334之一第二子組。在一項實施例中，該介電材料可係順應的。在用該介電材料填充複數個第一開口334之該第二子組之後，可移除該遮罩層，且可將第一導電元件360沈積至該複數個第一開口之該第一子組中。在一項實例中，複數個第一開口334之該第二子組中之某些第一開口可在第一表面321附近部分地填充有一介電材料插塞，以使得可填充有空氣之一空隙仍存在於該複數個第一開口之該第二子組中之每一者之一部分內部。不含有金屬之複數個第一開口334之此一第 二子組可減小電容器340之有效CTE，以使得此一電容器可經歷(例如)減小之抽送量。
此後，如圖4D中所圖解說明，可減小基板320在第一表面321與第二表面322之間的厚度，藉此曝露第一複數個板361之遠端邊緣369。可使用對第二表面322研磨、磨光或拋光或其一組合來減小基板320之厚度。在此步驟期間，作為一實例，基板320之初始厚度T1(圖4C中所展示)可自約700μm減小至約130μm或更小之一厚度T2(圖4D中所展示)。
此後，如圖4E中所圖解說明，可形成上覆第二表面322的絕緣介電層350之額外部分351，除了在其中期望形成複數個第二開口337(圖4F)之第二表面之部分處。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成絕緣介電層350之額外部分351。
此後，如圖4F中所圖解說明，可自基板320之第二表面322移除材料以曝露電容器介電層380之一波浪第二表面338，藉此形成自該第二表面朝向第一表面321延伸之複數個第二開口337。可使用與上文關於圖2A所闡述之彼等方法類似之方法形成第二開口337。
此後，如圖4G中所圖解說明，可形成上覆第一複數個板361之遠端邊緣369的電容器介電層380之額外部分381。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成介電層380之該等額外部分。
此後，再次參考圖3，可形成上覆電容器介電層380之第二表面338且延伸至第二開口337中之每一者中的第二導電元件370。第二導電元件370可包含第二複數個垂直延伸板371及第二電極373，該第二電極曝露於第二表面322處。可使用與上文關於圖2C所闡述之彼等方法類似之 方法形成第二導電元件370。
在一特定實施例中，在形成第二導電元件370之前，可將一遮罩層(未展示)施加至基板320之第二表面322，從而上覆其中期望沈積該第二導電元件之複數個第二開口337之一第一子組。在此一實施例中，可用一介電材料(例如，環氧樹脂或另一聚合物)填充複數個第二開口337之一第二子組。在一項實施例中，該介電材料可係順應的。在用該介電材料填充複數個第二開口337之該第二子組之後，可移除該遮罩層，且可將第二導電元件370沈積至該複數個第二開口之該第一子組中。在一項實例中，複數個第二開口337之該第二子組中之某些第二開口可在第二表面322附近部分地填充有一介電材料插塞，以使得可填充有空氣之一空隙仍存在於該複數個第二開口之該第二子組中之每一者之一部分內部。不含有金屬之複數個第二開口337之此一第二子組可減小電容器340之有效CTE，以使得此一電容器可經歷(例如)減小之抽送量。
圖5A圖解說明具有一替代組態之圖3之組件之一變化形式。組件510類似於上文所闡述之組件310，除了組件510包含具有第一複數個垂直延伸部分561之一第一導電元件或金屬元件560，第一複數個部分中之每一者具有凹入低於第二表面522之一經修圓遠端邊緣569。第二導電元件或金屬元件570具有垂直延伸部分571。
貫通開口530可具有任意俯視形狀，包含(舉例而言)圓形(例如，圖1B)、卵形(例如，圖5C)、方形、矩形(例如，圖1B、圖5B及圖5D)或其他形狀。在某些實例中，貫通開口530可具有任意三維形狀，包含(舉例而言)圓柱體、立方體、棱柱或截頭圓錐形狀以及其他形狀。
第一導電元件560及第二導電元件570可具有各種可能剖面形狀，如(舉例而言)圖5B、圖5C及圖5D中所展示。在一特定實施例中，如圖5B中所看到，第一導電元件560及第二導電元件570具有各別第一複數個部分561及第二複數個部分571，該等部分具有實質上平行於彼此且平行於具有一方形或矩形剖面形狀之一開口530之基板邊界表面531延伸之平面形狀。在一項實施例中，第一複數個部分561及第二複數個部分571可具有在具有一圓形或卵形剖面形狀之一開口530內延伸之環形形狀，例如在圖5C中所展示之實例中。
另一選擇為，在圖5D中所展示之實例性實施例中，第二導電元件570之垂直延伸部分可係配置成一m×n陣列之複數個柱或指571，m及n中之每一者大於1。在一項實例中，柱571填充m×n陣列內之每一位置。通常，m及n兩者皆為大數，且每一者可為大於10的數或在某些情況下甚至大於100。在另一實例中，柱571可經配置以填充m×n陣列內之第一複數個位置且該m×n陣列內之第二複數個位置可由一絕緣介電材料佔據。每一柱571可在實質上垂直於基板520之第一表面521之一垂直方向V1(圖5A)上延伸至貫通開口530中。在一項實例中，每一柱571可平行於一或多個毗鄰柱。如此處所使用，「平行」係指延伸穿過在一所允許容限內平行或實質上平行之結構之質心之軸，即使「平行」結構之邊緣不完全平行。在一項實施例中，每一柱571不在垂直方向V1上延伸高於基板520之第一表面521或低於第二表面522。
亦在圖5D中所展示，第一導電元件560可具有一網格形狀，以使得第一導電元件之垂直延伸部分561可圍繞該第二導電元件之柱 571中之各別柱。在一特定實施例中，每一柱571可完全由第一導電元件560圍繞，以使得每一柱571在複數個開口562中之對應一者內延伸，該複數個開口562在第一導電元件560內垂直延伸。
圖5E圖解說明具有一替代組態之圖5A之組件之一變化形式。組件510'類似於上文所闡述之組件510，除了第二導電元件或金屬元件570'係具有與電容器介電層580之表面之一輪廓一致之一表面之一金屬層，且組件510'包含上覆第二金屬元件且填充未被該第二金屬元件佔據之在第一導電元件560內延伸之開口562之部分的一介電區域590。
介電區域590將第二導電元件570'之一第一實質上垂直延伸部分574a與其實質上平行於該第一部分之一毗鄰第二實質上垂直延伸部分574b分離。在基板520之第二表面522處，第二導電元件570可連接至曝露於該第二表面處之電極573a及573b，該第一電極及該第二電極可與一電位連接。
圖5E中所展示之組件510'之第一金屬元件560及第二金屬元件570'可具有與圖5B、圖5C及圖5D中所展示之第一金屬元件及第二金屬元件類似之一幾何組態，其中第二金屬元件570'至第一實質上垂直延伸部分574a及第二實質上垂直延伸部分574b可具有一平面形狀(類似於圖5B)、一實質上環形形狀(類似於圖5C)或毗鄰部分574a及574b可一起形成延伸至在一網格形狀第一導電元件560內延伸之開口562中之一垂直延伸柱形狀(類似於圖5D)。
在一特定實施例中，第一金屬元件560可具有延伸至一網格形狀第二導電元件570'內之開口中之垂直延伸柱561(類似於圖5D中之柱 571)。在圖5E中所展示之實施例之一變化形式中，替代如上文所闡述之組態，第二金屬元件570'之垂直延伸部分可在一網格形狀第一金屬元件560中之開口內延伸，以使得該等垂直延伸部分係空心柱。
圖5F圖解說明具有一替代組態之圖5E之組件之一變化形式。組件510"類似於上文所闡述之組件510'，除了組件510"包含具有與電容器介電層580之表面之一輪廓一致之表面之第一導電元件560"及第二導電元件570"(或第一金屬元件及第二金屬元件)，藉此介電區域590a及590b(共同稱為介電區域590)填充未被第一導電元件及第二導電元件以及電容器介電層佔據之開口530之一部分。
第一導電元件560"具有一第一表面561"，其上覆電容器介電層580之一第一表面536且與其一輪廓一致。一第一介電區域590a填充未被第一導電元件及第二導電元件以及電容器介電層580佔據之開口530之一部分，藉此該第一介電區域將第一導電元件560"之一第一部分564a與其實質上平行於該第一部分之一毗鄰第二部分564b分離。在基板520之第一表面521處，第一導電元件560"可連接至曝露於該第一表面處之第一電極563a及第二電極563b，該第一電極可與一第一電位連接。
第二導電元件570"具有一第二表面571"，其上覆電容器介電層580"之一第二表面538且與其一輪廓一致。一第二介電區域590b填充未被該第一導電元件及該第二導電元件以及該電容器介電層佔據之開口530之一部分，藉此該第二介電區域將第二導電元件570"之一第一部分574a與其實質上平行於該第一部分之一毗鄰第二部分574b分離。在基板520之第二表面522處，第二導電元件570"可連接至曝露於該第二表面處之第三 電極573a及第四電極573b"，該第二電極可與一第二電位連接。
在特定實例中，圖5F中所展示之組件510"之第一金屬元件560"及第二金屬元件570"可具有與圖5B或圖5C中所展示之第一金屬元件及第二金屬元件類似之幾何組態，其中第一金屬元件560'之實質上垂直延伸部分564a及564b及第二金屬元件570'之實質上垂直延伸部分574a及574b可具有實質上平面形狀(類似於圖5B)或實質上環形形狀(類似於圖5C)。
另一選擇為，毗鄰部分574a及574b可係類似於上文所闡述(圖5E)之空心柱部分570'的一實質上垂直延伸空心柱形狀的部分，其延伸至在一網格形狀第一導電元件560"內延伸之面向下開口中。
現在將參考圖6A至圖6D闡述製作組件510(圖5A)之一方法。製作組件510之方法可以上文參考組件310所闡述展示於圖4A至圖4C中之步驟開始。此後，如圖6A中所圖解說明，可減小基板520在第一表面521與第二表面522之間的厚度。然而，不曝露第一複數個部分561之遠端邊緣569，藉此該基板之一部分524仍存在於該第一複數個板之該等遠端邊緣與第二表面522之間。可使用對第二表面522研磨、磨光或拋光或其一組合來減小基板520之厚度。在此步驟期間，作為一實例，可將基板520之初始厚度T1(圖4C中所展示)自約700μm減小至約130μm或更小之一厚度T3(圖6A中所展示)。
此後，如圖6B中所圖解說明，可將一遮罩層526施加至其中期望保存基板520之第二表面522之其餘部分之該第二表面。舉例而言，遮罩層526可係一感光顯像層，例如，一光阻劑層，其可經沈積及圖案化以僅覆蓋第二表面522之部分。
此後，如圖6C中所圖解說明，可自基板520之第二表面522移除材料以曝露電容器介電層580之一波浪第二表面538，藉此形成自該第二表面朝向第一表面521延伸之複數個第二開口537。可使用與上文關於圖2A所闡述之彼等方法類似之方法形成第二開口537。
此後，如圖6D中所圖解說明，可移除遮罩層526，且可形成上覆第二表面522及基板邊界表面531之曝露部分531的絕緣介電層550之額外部分551。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成絕緣介電層550之額外部分551。
此後，再次參考圖5A，可形成上覆電容器介電層580之第二表面538且延伸至第二開口537中之每一者中的第二導電元件570。第二導電元件570可包含第二複數個垂直延伸部分571及第二電極573，該第二電極曝露於第二表面522處。可使用與上文關於圖2C所闡述之彼等方法類似之方法形成第二導電元件570。
為製作組件510'(圖5E)或510"(圖5F)，可使用與參考圖6A至圖6D所闡述之方法相同之方法，除了第一導電元件及第二導電元件中之一或多者可係經沈積而上覆電容器介電層580之一表面之一保形金屬層。可使用與上文關於圖2C所闡述之彼等方法類似之方法形成保形金屬層。此外，可將一或多個介電區域590沈積至未被第一導電元件及第二導電元件以及電容器介電層580佔據之開口530之部分中。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成此等介電區域590。
圖7A圖解說明圖3之組件之另一變化形式。組件710類似於上文所闡述之組件310，除了組件710包含一矽基板720、具有配置成一 m×n陣列之複數個垂直延伸柱761之一第一導電元件或金屬元件760，及具有安置於該複數個柱中之毗鄰柱之間之部分的一第二導電元件或金屬元件770。第二導電元件770可圍繞柱761中之各別柱，以使得該等柱在由該第二導電元件界定之開口內延伸。
基板720可具有一貫通開口730，其在一平坦第一表面721與和該第一表面相對之一平坦第二表面722之間延伸穿過該基板。電容器740可包含：曝露於各別第一表面721及第二表面722且延伸至貫通開口730中之第一導電元件或金屬元件760及第二導電元件或金屬元件770(或第一金屬元件及第二金屬元件)，以及一電容器介電層780，其至少在該貫通開口內將第一導電元件及第二導電元件彼此分離。
第一導電元件760可包含配置成一m×n陣列之複數個柱761，m及n中之每一者皆大於1。在一項實例中，柱761可經配置以填充該m×n陣列內之第一複數個位置，且m×n陣列內之第二複數個位置可由一絕緣介電材料764佔據，如圖7B中所展示。在一特定實例中，亦如圖7B中所展示，該m×n陣列內之第二複數個位置可包含延伸貫通開口730之一高度H2之至少50%之一連續空隙765，且一絕緣介電材料766可安置在該空隙與金屬元件760之間。在一其他實例中，如圖7B中所展示，該m×n陣列內之第二複數個位置中之每一者可包含佔對應於貫通開口730內之各別位置之第二導電元件770內之一開口771之一內部容積之至少50%之空隙767，且該等空隙可遍佈一介電材料768中之一些或所有之中。
在圖7B中展示佔據該m×n陣列內之該第二複數個位置之先前所提及之變化形式來代替圖7A中所展示之金屬元件760之向下延伸柱 761。圖7B中展示第二導電元件770中之開口771相比於圖7A具有一減小之高度對寬度比率以更容易觀看佔據該m×n陣列內之該第二複數個位置之該等變化形式。
在一特定實施例中，如圖7C中所展示，複數個柱761可配置成一個以上陣列，包含在組件710之一區域C中之一m×n陣列及在該組件之一區域D中之一m'×n'陣列，其中m可與m'相同或不同且n可與n'相同或不同。在一項實例中，在m與m'相同且n與n'相同之情形下，該m×n陣列可在實質上平行於基板720之第一表面721之一水平方向H1上偏移該n'×m'陣列。
每一柱761可在實質上垂直於基板720之第一表面721之一垂直方向V1上延伸至貫通開口730中。在一項實例中，每一柱可包含一實質上垂直部分762，其實質上平行於至少一個毗鄰柱之一對應實質上垂直部分。在一特定實施例中，複數個柱761中之每一者可在水平方向H1上具有5微米或更小之一寬度W。柱761中之每一者可在垂直方向上具有一長度L。在一項實施例中，每一柱761之長度L對寬度W比率可為至少10。在一特定實例中，每一柱761之長度可為至少150微米。在另一實例中，多個柱761可在水平平面中界定10微米或更小之一間距。在一項實施例中，每一柱761不在垂直方向V1上延伸高於基板720之第一表面721或低於第二表面722。
在基板720之第一表面721處，第一導電元件760可連接至曝露於該第一表面處之一單個第一電極763，該第一電極可與一第一電位連接。第一電極763可視情況係曝露於該第一表面處之複數個電極，以使得 在該複數個電極之間延伸之該第一電極之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器740外部之另一元件互連之處。
第二導電元件770具有安置在複數個柱761中之毗鄰柱之間之部分。在一項實例中，如圖7C中所展示，第二導電元件770可具有一網格形狀，以使得該第二導電元件可圍繞柱761中之個別柱。在一特定實施例中，每一柱761之一實質上垂直部分762可由第二導電元件770完全圍繞。每一柱761可在複數個開口771中之一對應開口內延伸，該複數個開口在第二導電元件770內垂直延伸。類似於柱761，開口771可配置成一m×n陣列，m及n中之每一者皆大於1。在一特定實施例中，如圖7C中所展示，開口771可配置成一個以上陣列，包含在組件710之一區域C中之一m×n陣列及在該組件之一區域D中之一m'×n'陣列，其中m可與m'相同或不同且n可與n'相同或不同。
在基板720之第二表面722處，第二導電元件770可連接至曝露於該第二表面處之一單個第二電極773，該第二電極可與一第二電位連接。第二電極773可視情況係曝露於該第二表面處之複數個電極，以使得在該複數個電極之間延伸之該第二電極之一部分可由一上覆絕緣介電層覆蓋，除了經曝露用於與電容器740外部之另一元件互連之處。在一特定實施例中，第一電極763及第二電極773中之一或多者可藉由在其之間延伸之導電跡線電連接至各別第一導電元件760及第二導電元件770。
電容器介電層780可至少在貫通開口730內將第一導電元件760及第二導電元件770彼此分離並絕緣。在一項實例中，電容器介電層780可沿著複數個柱761之表面延伸。可至少在開口730內認為電容器介電層 780具有一波浪形狀。在一特定實施例中，電容器介電層780之一波浪第一表面736及一波浪第二表面738可各自具有至少為第一表面721與第二表面722之間的開口730之高度H2三倍的沿著各別表面之一長度。
儘管上文已將第一導電元件760展示並闡述為具有固體金屬柱761且上文已將第二導電元件770展示並闡述為具有一固體金屬網格形狀，但在一特定實施例中，第一導電元件760及第二導電元件770中之一者或兩者可係一保形金屬層，例如上文參考圖5F所闡述之第一導電元件561"及第二導電元件570"。在一項實例中，第一導電元件760及第二導電元件770中之一者或兩者可係可使用(舉例而言)原子層沈積(ALD)來沈積至電容器介電層780上而形成之極薄保形金屬層。
現在將參考圖8A至圖8F闡述製作組件710(圖7)之一方法。如圖8A中所圖解說明，可自基板720之第一表面721移除材料，以形成自該第一表面朝向第二表面722延伸之複數個第一開口734。在一特定實例中，第一開口734可配置成m×n陣列，m及n中之每一者皆大於1，每一第一開口在垂直方向V1上延伸，該複數個第一開口界定一內表面735。在一特定實施例中，可認為內表面735具有一波浪形狀。在一項實施例中，可使用與上文關於圖2A所闡述之彼等方法類似之方法形成第一開口734。
在一項實例中，第一開口734中之每一者可在水平方向H1上具有5微米或更小之一寬度W'。每一第一開口734可在垂直方向上具有一長度L'。在一項實施例中，每一第一開口734之長度L'對寬度W比率可係至少10。在一特定實例中，每一第一開口734之長度L'可係至少150微米。在另一實例中，第一開口734可在水平方向H1上界定10微米或更小 之一間距。
在一特定實施例中，第一開口734可係藉由各向異性蝕刻形成之複數個細孔，以便產生自基板720之第一表面721延伸之一多孔矽區域R。在此一各向異性蝕刻過程中，該多孔矽區域R可藉由矽基板720於基於氫氟酸之一溶液中之電化學溶液來形成。可將欲使其多孔之矽基板720之第一表面721與和一第一電極接觸之氫氟酸接觸地放置，同時可使第二表面722接觸至一第二電極，以形成一陽極化電路。
在一高陽極電流下，矽基板720之第一表面721可經歷電解拋光。當該電流係低時，表面721之形態可變成由穿透至矽基板之塊體中深處之一密集第一開口或細孔730陣列支配。最初，細孔734可開始以一隨機分佈之陣列形成。另一選擇為，一陣列中的細孔734的位置及大小可由上覆第一表面721之一光阻劑遮罩或一硬遮罩中之開口之位置判定，舉例而言，在執行多孔矽蝕刻過程之前圖案化該光阻劑遮罩或該硬遮罩。當毗鄰細孔734生長時，其空乏區重疊且此可停止在水平方向H1上之側面蝕刻。該蝕刻可僅在垂直方向V1上進行，因此自各向同性變換為各向異性。此過程可係自我調節的，乃因最終，細孔734之直徑因充當沿著該等細孔之內表面735之蝕刻停止件之空乏區而不能進一步增加。此迫使該蝕刻僅發生在該等細孔之底部處。
在此一各向異性蝕刻過程之後，第一開口734可配置成m×n陣列，m及n中之每一者皆大於1。在一特定實施例中，開口734可配置成1個以上陣列，類似於圖7C中所展示之柱761及開口771之配置，包含在組件710之一第一區域中之一m×n陣列及在該組件之一第二區域中之一 m'×n'陣列，其中m可與m'相同或不同且n可與n'相同或不同。
此後，如圖8B中所圖解說明，可形成上覆第一開口734之內表面735以及第一表面721之若干部分之一電容器介電層780。在一特定實施例(未展示)中，可形成上覆第一表面721之若干部分且在第一開口734之一子組內延伸之一絕緣介電層，第一開口734之該子組稍後將形成貫通開口730之一邊界表面731(圖7A)之部分。在一項實例中，此一絕緣介電層可在該貫通開口內在第一表面721與第二表面722之間延伸。在一實例性實施例中，此一絕緣介電材料可至少在貫通開口730內將第一導電元件760及第二導電元件770與基板720之材料分離並絕緣。在一項實施例中，此一絕緣介電材料可藉由柱761中之至少一者而與貫通開口730之邊界表面731分離。
在一特定實施例中，可認為電容器介電層780之一第一表面736及一第二表面738具有一波浪形狀。在一項實例中，電容器介電層780之第一表面736及第二表面738可各自具有至少為每一第一開口734之長度L'三倍之一長度。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成介電層780(及一選用之絕緣介電層)。
此後，如圖8C中所圖解說明，可形成上覆介電層780之第一表面736且延伸至第一開口734中之每一者中之第一導電元件760之複數個導電柱761，該介電層之第一表面背對該等第一開口之內表面735。可使用與上文關於圖2C所闡述之彼等方法類似之方法形成第一導電元件760。
此後，如圖8D中所圖解說明，可形成連接至第一導電元件760之第一電極763。第一電極763可經形成以使得其曝露於矽基板720之 第一表面721處。第一電極763可係可連接至一第一電位。在一特定實施例中，第一導電元件760可包含第一電極763。
此後，如圖8E中所圖解說明，可減小基板720在第一表面721與第二表面722之間的厚度，藉此在第二表面722處曝露複數個導電柱761之遠端邊緣769。可使用對第二表面722研磨、磨光或拋光或其一組合來減小基板720之厚度。在此步驟期間，作為一實例，基板720之初始厚度T4(圖8D中所展示)可自約700μm減小至約130μm或更小之一厚度T5(圖8E中所展示)。在一特定實施例中，可較早地停止減小基板720之厚度之過程，以使得將不移除覆蓋柱761之遠端邊緣769之介電層780之部分。
此後，如圖8F中所圖解說明，可自基板720之第二表面722在柱761中之毗鄰柱之間移除材料以曝露電容器介電層780之第二表面738，藉此形成自該第二表面朝向第一表面721延伸之第二開口737。可使用與上文關於圖2A所闡述之彼等方法類似之方法形成第二開口737。第二開口737可具有一網格形狀，以使得該第二開口可在柱761中之毗鄰柱之間延伸。在一特定實施例中，每一柱761之一實質上垂直部分762可由第二開口737完全圍繞。
在一特定實施例(未展示)中，在自第二表面722移除材料以形成第二開口737之前，可形成上覆該第二表面之一絕緣介電層之部分，除了在其中期望形成第二開口737之第二表面之部分處。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成一絕緣介電層之此等部分。
此後，若在如上文參考圖8E所闡述減小基板720之厚度時自上覆柱761之遠端邊緣769移除電容器介電層780之部分，則可形成上覆 柱761之遠端邊緣769之電容器介電層780之額外部分。可使用與上文關於圖2B所闡述之彼等方法類似之方法形成介電層780之額外部分。
在一特定實施例(未展示)中，在形成第二導電元件770(圖7A)之前，可形成上覆第二表面722之若干部分且在形成貫通開口730之一邊界表面731(圖7A)之若干部分的第二開口737之一部分內延伸的一絕緣介電層。在一項個實例中，此一絕緣介電層可在該貫通開口內在第一表面721與第二表面722之間延伸。在一實例性實施例中，此一絕緣介電材料可至少在貫通開口730內將第一導電元件760及第二導電元件770與基板720之材料分離並絕緣。在一項實施例中，此一絕緣介電材料可藉由柱761中之至少一者而與貫通開口730之邊界表面731分離。
此後，再次參考圖7A，可形成上覆電容器介電層780之第二表面738且延伸至第二開口737中的第二導電元件770。第二導電元件770可具有如上文所闡述之一網格形狀且可包含開口771(圖7C)。可與第二導電元件770接觸地形成第二電極773。第二電極773可曝露於第二表面722處，且該第二電極可係可連接至一第二電位。在一特定實施例中，第二導電元件770可包含第二電極773。可使用與上文關於圖2C所闡述之彼等方法類似之方法形成第二導電元件770。
圖9圖解說明圖7A至圖7C之組件之一變化形式。組件910類似於上文所闡述之組件710，除了組件910包含穿過一單個貫通開口930延伸之第一獨立電容器940a及第二獨立電容器940b，每一電容器940a及940b包括該組件之一各別區域E或F，其中一絕緣介電材料990在複數個第一開口934及/或位於第一電容器與第二電容器之間的第二開口937之一部 分內延伸。
在一特定實例(未展示)中，介電材料990可部分地在複數個第一開口934中之每一者內及/或部分地在位於第一電容器與第二電容器之間的第二開口937之該部分內延伸，以使得該介電材料可將空氣捕獲在該等第一開口及該第二開口之該部分內，藉此准許空氣與介電材料990之組合至少部分地將第一電容器940a及第二電容器940b彼此分離並電絕緣或隔離。
在具有穿過一單個貫通開口930延伸之第一獨立電容器940a及第二獨立電容器940b之一實施例中，每一電容器之導電柱961可佔據第一開口930之第一子組及第二子組，且介電材料990可佔據在水平方向H1上位於第一開口之第一子組與第二子組之間的該等第一開口之一第三子組。
在上文所闡述之電容器實施例中，將第一導電元件及第二導電元件展示並闡述為藉由一絕緣介電材料而與基板之材料分離並絕緣。然而，在其中基板具有一相對高介電常數之某些實施例中，例如當基板為玻璃或陶瓷時，第一導電元件及第二導電元件中之一者或兩者可直接接觸基板之材料而不具有位於該等導電元件與該基板之間的一絕緣介電材料。
上文所闡述之微電子總成可用於多種多樣電子系統之構造中，如圖10中所展示。舉例而言，根據本發明之一其他實施例之一系統1000包含如上文結合其他電子組件1008及1010所闡述之一微電子總成1006。在所繪示實例中，組件1008係一半導體晶片而組件1010係一顯示器螢幕，但可使用任何其他組件。當然，儘管為清楚說明起見圖10中僅繪示兩個額外 組件，但該系統可包含任意數目個此類組件。微電子總成1006可係上文所闡述之總成中之任意者。在一其他變化形式中，可使用任意數目個此類微電子總成。
微電子總成1006以及組件1008及1010可係安裝於以虛線示意性繪示之一共同外殼1001中，且視需要彼此電互連以形成所期望電路。在所展示實例性系統中，該系統包含例如一撓性印刷電路板之一電路面板1002，且該電路面板包含將該等組件彼此互連之眾多導體1004(其中僅一者繪示於圖10中)。然而，此僅係實例性的；可使用任意合適結構來進行電連接。
外殼1001繪示為例如可用於一蜂巢式電話或個人數位助理之類型之一可攜式外殼，且螢幕1010曝露於該外殼之表面處。當結構1006包含例如一成像晶片之一光敏元件時，亦可提供一透鏡1011或其他光學裝置來將光路由至該結構。同樣，圖10中所展示之簡化系統僅係實例性的；可使用上文所論述之結構來製作其他系統，包含通常被視為固定結構之系統，例如桌上型電腦、路由器及諸如此類。
本文中所揭示之開口及導電元件可藉由例如在2010年7月23日提出申請之共同未決、共同讓與之美國專利申請案第12/842,587號、第12/842,612號、第12/842,651號、第12/842,669號、第12/842,692號及第12/842,717號中及在公開美國專利申請公開案第2008/0246136號中更詳細地揭示之彼等過程之過程來形成，該等申請案之揭示內容以引用方式併入本文中。
儘管本文中已參考特定實施例闡述本發明，但應瞭解，此等 實施例僅說明本發明之原理及應用。因而，應瞭解，可對說明性實施例作出眾多修改並可設想出其他配置，而此並不背離隨附申請專利範圍所界定之本發明之主旨及範疇。
應瞭解，本文中所陳述之各個附屬請求項及特徵可以不同於初始請求項中所呈現之方式來加以組合。亦應瞭解，結合個別實施例所闡述之特徵可與所闡述實施例中之其他實施例共用。
710‧‧‧組件
720‧‧‧矽基板
721‧‧‧平坦第一表面
722‧‧‧平坦第二表面
730‧‧‧貫通開口
731‧‧‧邊界表面
737‧‧‧第二開口
738‧‧‧第二表面
740‧‧‧電容器
760‧‧‧第一導電元件或金屬元件
761‧‧‧垂直延伸柱
762‧‧‧實質上垂直部分
763‧‧‧單個第一電極
770‧‧‧第二導電元件或金屬元件
771‧‧‧開口
773‧‧‧單個第二電極
780‧‧‧電容器介電層
H1‧‧‧水平方向
H2‧‧‧高度
L‧‧‧長度
V1‧‧‧垂直方向
W‧‧‧寬度

Claims (8)

  1. 一種電容器，其包括：一基板，其具有一第一表面、遠離該第一表面之一第二表面及在該第一表面與該第二表面之間延伸之一貫通開口；一第一金屬元件，其曝露於該第一表面處且延伸至該貫通開口中；一第二金屬元件，其曝露於該第二表面處且延伸至該貫通開口中，該第一金屬元件及該第二金屬元件可電連接至第一電位及第二電位；及一電容器介電層，其至少在該貫通開口內將該第一金屬元件與該第二金屬元件彼此分離並絕緣，該電容器介電層具有一波浪形狀；並且其中該電容器介電層之上表面及下表面各自具有至少為該開口在該第一表面與該第二表面之間之高度三倍之一長度。
  2. 如請求項1之電容器，其中該第一金屬元件及該第二金屬元件包含各別複數個第一板及第二板，該等第一板及該等第二板中之每一者延伸至該開口中。
  3. 如請求項1之電容器，其中該第一金屬元件及該第二金屬元件中之至少一者包含一金屬層，該金屬層具有毗鄰該電容器介電層之一第一表面及與該第一表面相對之一第二表面，該第二表面與該電容器介電層之一表面之一輪廓一致。
  4. 如請求項3之電容器，其中未被該第一金屬元件及該第二金屬元件以及該電容器介電層佔據之該開口之一部分填充有一介電材料。
  5. 一種電容器，其包括：一基板，其具有一第一表面、遠離該第一表面之一第二表面及在該第一表面與該第二表面之間延伸之一貫通開口；一第一金屬元件，其曝露於該第一表面處且延伸至該貫通開口中，該第一金屬元件包含經配置以填充一m×n陣列內係該陣列之位置中之至少某 些位置之第一複數個位置之複數個柱，m及n中之每一者大於1，每一柱在實質上垂直於該第一表面之一垂直方向上延伸至該貫通開口中，每一柱包含實質上平行於至少一個毗鄰柱之一對應實質上垂直部分之一實質上垂直部分；一第二金屬元件，其曝露於該第二表面處且延伸至該貫通開口中，該第二金屬元件在該複數個柱中之毗鄰柱之間延伸，該第一金屬元件及該第二金屬元件可電連接至第一電位及第二電位；及一電容器介電層，其至少在該貫通開口內將該第一金屬元件與該第二金屬元件分離並絕緣；並且其中該電容器介電層之上表面及下表面各自具有至少為該開口在該第一表面與該第二表面之間之該高度三倍之一長度。
  6. 如請求項5之電容器，其中該m×n陣列內之第二複數個位置由一絕緣介電材料佔據。
  7. 如請求項5之電容器，其中該m×n陣列內之第二複數個位置中之每一者包含延伸該貫通開口之一高度之至少50%之一連續空隙。
  8. 如請求項5之電容器，其中該m×n陣列內之該第一複數個位置係該陣列內之所有該等位置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8693163B2 (en) * 2010-09-01 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Cylindrical embedded capacitors
US8710623B1 (en) 2010-11-18 2014-04-29 Xilinx, Inc. Integrated circuit having a discrete capacitor mounted on a semiconductor die
US8502340B2 (en) * 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8373252B1 (en) * 2011-03-07 2013-02-12 Xilinx, Inc. Integrated circuit having capacitor on back surface
JP5922915B2 (ja) 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9368581B2 (en) * 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
CN105321886B (zh) * 2014-05-29 2019-07-05 联华电子股份有限公司 电容器结构及其制造方法
US9971970B1 (en) * 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
KR101748949B1 (ko) * 2015-09-18 2017-06-21 서울대학교산학협력단 반도체 메모리 소자 및 이의 제조 방법
US10224392B1 (en) * 2016-07-11 2019-03-05 The United States Of America As Represented By The Director, National Security Agency Method of fabricating a semiconductor capacitor
US9991331B2 (en) * 2016-09-26 2018-06-05 Micron Technology, Inc. Apparatuses and methods for semiconductor circuit layout
US10439021B2 (en) * 2016-12-01 2019-10-08 Globalfoundries Singapore Pte. Ltd. Capacitor structure
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
KR102385549B1 (ko) * 2017-08-16 2022-04-12 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN111033656A (zh) 2017-11-30 2020-04-17 株式会社村田制作所 电容器
WO2019171470A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法
CN112313871A (zh) * 2018-06-28 2021-02-02 3M创新有限公司 低电压静电挤压装置
US10497519B1 (en) 2018-09-27 2019-12-03 International Business Machines Corporation Back-end-of-the line capacitor
JP7179634B2 (ja) 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
US11276684B2 (en) * 2019-05-31 2022-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed composite capacitor
US10984957B1 (en) * 2019-12-03 2021-04-20 International Business Machines Corporation Printed circuit board embedded capacitor
US11437323B2 (en) 2020-06-03 2022-09-06 Hewlett Packard Enterprise Development Lp Silicon interposer for capacitive coupling of photodiode arrays
JP7435823B2 (ja) * 2021-06-16 2024-02-21 株式会社村田製作所 コンデンサアレイ
WO2023049856A1 (en) * 2021-09-23 2023-03-30 Psemi Corporation Systems, devices, and methods for integrated voltage regulators

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017885A (en) * 1973-10-25 1977-04-12 Texas Instruments Incorporated Large value capacitor
US5256587A (en) * 1991-03-20 1993-10-26 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
RU2082258C1 (ru) 1991-08-14 1997-06-20 Сименс АГ Схемная структура с по меньшей мере одним конденсатором и способ ее изготовления
DE4418430C1 (de) 1994-05-26 1995-05-11 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
DE4428195C1 (de) * 1994-08-09 1995-04-20 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
US5652170A (en) 1996-01-22 1997-07-29 Micron Technology, Inc. Method for etching sloped contact openings in polysilicon
US6565730B2 (en) 1999-12-29 2003-05-20 Intel Corporation Self-aligned coaxial via capacitors
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
DE10127950B4 (de) * 2001-06-08 2007-04-12 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
KR100531419B1 (ko) 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
DE10138981B4 (de) * 2001-08-08 2005-09-08 Infineon Technologies Ag Verfahren zur Bildung von Siliziumoxid durch elektrochemische Oxidation eines Halbleiter-Substrats mit Vertiefungen
US6740922B2 (en) 2001-08-14 2004-05-25 Agere Systems Inc. Interdigitated capacitor and method of manufacturing thereof
US6559004B1 (en) 2001-12-11 2003-05-06 United Microelectronics Corp. Method for forming three dimensional semiconductor structure and three dimensional capacitor
JP4305808B2 (ja) 2002-07-03 2009-07-29 太陽誘電株式会社 積層コンデンサ
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US9530857B2 (en) 2003-06-20 2016-12-27 Tessera Advanced Technologies, Inc. Electronic device, assembly and methods of manufacturing an electronic device including a vertical trench capacitor and a vertical interconnect
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7132743B2 (en) 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7186625B2 (en) 2004-05-27 2007-03-06 International Business Machines Corporation High density MIMCAP with a unit repeatable structure
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US7429529B2 (en) 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7435627B2 (en) 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
US7839622B2 (en) 2005-11-08 2010-11-23 Ipdia Trench capacitor device suitable for decoupling applications in high-frequency operation
JP4833650B2 (ja) 2005-12-08 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP5198741B2 (ja) 2006-05-23 2013-05-15 Ｊｘ日鉱日石金属株式会社 転炉排ガスの処理装置
KR100778865B1 (ko) 2006-05-25 2007-11-22 동부일렉트로닉스 주식회사 엠아이엠 구조의 커패시터의 제조 방법
US7633112B2 (en) * 2006-08-24 2009-12-15 Samsung Electronics Co., Ltd. Metal-insulator-metal capacitor and method of manufacturing the same
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
KR100957763B1 (ko) 2006-11-13 2010-05-12 재단법인서울대학교산학협력재단 박막형 다층 세라믹 커패시터 및 그 제조 방법
US7645669B2 (en) * 2007-02-16 2010-01-12 Sharp Laboratories Of America, Inc. Nanotip capacitor
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
JP4877017B2 (ja) 2007-03-30 2012-02-15 Ｔｄｋ株式会社 薄膜コンデンサ
US8085522B2 (en) * 2007-06-26 2011-12-27 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
US7927990B2 (en) * 2007-06-29 2011-04-19 Sandisk Corporation Forming complimentary metal features using conformal insulator layer
JP4956405B2 (ja) 2007-07-30 2012-06-20 太陽誘電株式会社 コンデンサ素子及びコンデンサ素子の製造方法
JP4382841B2 (ja) 2007-08-20 2009-12-16 太陽誘電株式会社 コンデンサ及びその製造方法
US20090267183A1 (en) * 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
TWI400731B (zh) 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8722503B2 (en) * 2010-07-16 2014-05-13 Texas Instruments Incorporated Capacitors and methods of forming
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements

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