TWI542139B - 數位預失真電路與方法以及數位預失真訓練電路 - Google Patents

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Description

數位預失真電路與方法以及數位預失真訓練電路
本發明是關於補償非線性特性之電路與方法，尤其是關於數位預失真電路與方法以及數位預失真訓練電路。
通常而言，包含非線性元件（例如電晶體）的類比電路在特定運作條件下會有明顯的非線性輸出失真的問題。舉例來說，以常見於通訊系統發射機中的功率放大器（Power Amplifier, PA）而言，若輸入訊號的大小超過該功率放大器的線性區，相對應的輸出訊號就會呈現非線性失真，從而出現頻帶內訊號的失真以及相鄰頻帶訊號的干擾；尤有甚者，在部分無線通訊寬頻正交分頻多工（Orthogonal Frequency Division Multiplexing, OFDM）系統中，高功率的功率放大器除了會有非線性問題，還會有記憶效應（Memory Effects），亦即功率放大器的輸出會與在先的輸出相關，這些特性均對非線性失真的補償造成了更多的挑戰。
以功率放大器的線性化技術而言，目前主要的技術有前饋技術、負回授技術以及線性預失真技術等，其中線性預失真技術的適用範圍廣，且成本、效率與穩定性相對地平衡且實用，有鑑於此，有人提出了一種類比射頻預失真技術，但由於射頻預失真的實現涉及了射頻非線性主動元件的使用與參數調整，因此該技術會有設計複雜度高等問題；另有人提出了一種數位預失真（Digital Pre-distortion, DPD）技術，其依據伏爾特拉（Volterra）級數及其變形或其簡化的記憶多項式（Memory Polynomial, MP）來建構一預失真的架構（亦即以該記憶多項式來呈現功率放大器的非線性表現），並在硬體上透過查表電路（Look-up Table, LUT）或多項式運算電路來實現。
然而，上述查表電路需要甚多記憶體空間且精確度在成本考量下難以提高；而上述多項式運算電路在記憶效應的深度大且記憶多項式的階數高的情形下需要耗用大量的運算資源以決定大量的係數，因此，在成本考量下，有人提出以最小均方法（Least Mean Square, LMS）來迭代收歛以決定上述係數，但最小均方法有可能受限於收歛步伐的設定不佳（步伐太大則不易或無法收歛；步伐太小則耗費運算資源及時間）而有收歛及穩定性的問題，且此法仍會耗用相當的晶片面積，不能有效降低成本。
前述採用記憶多項式的數位預失真技術以及查表電路的範例可分別由下列文獻進一步瞭解： （1）Lei Ding, G. Tong Zhou, Dennis R. Morgan, Zhengxiang Ma, J. Stevenson Kenny, Joehyeong Kim, Charles R. Giardina, “MEMORY POLYNOMIAL PREDISTORTER BASED ON THE INDERECT LEARNING ARCHITECTURE”, School of Electrical and Computer  Engineering of Georgia Institute of Technology in Atlanta, No. 0-7803-7632-3/02, IEEE, 2002。 （2）Hu Xin, Wang Gang, Wang Zi-Cheng, Luo Ji-Run, “Wideband Adaptive Predistortion Algorithm Based on LUT and Memory-Effect Compensation Techniques”, Vol.34, No.3, Journal of Electronics & Information Technology, Mar. 2012。
本發明之一目的在於提出數位預失真電路與方法以解決先前技術之問題。
本發明提出一種數位預失真電路，能夠補償一類比電路之非線性特性。該數位預失真電路之一實施例包含：一預失真訓練電路以及一預失真電路。所述預失真訓練電路用來依據一喬列斯基分解相關演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於該類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號。所述預失真電路包含該預失真訓練電路或獨立於該預失真訓練電路外，用來於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號，其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性，藉此讓類比電路之輸出訊號符合一預設特性。
本發明另提出一種數位預失真方法，透過本發明之數位預失真電路或其等效電路來執行，同樣能夠補償一類比電路之非線性特性。該方法之一實施例包含下列步驟：依據一喬列斯基分解相關演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於該類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號；以及於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號，其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性，藉此讓類比電路之輸出訊號符合一預設特性。
前述的預失真訓練電路可單獨實施。因此，本發明進一步提出一種數位預失真訓練電路，其一實施例包含：一預失真訓練電路，用來依據一簡化的喬列斯基分解演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於一類比電路之輸出訊號，該複數個係數用來補償該類比電路之非線性特性。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
以下說明內容之技術用語是參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋應以本說明書之說明或定義為準。
本發明包含數位預失真電路與方法以及數位預失真訓練電路，該些電路與方法以有效且經濟的方式來補償一類比電路（例如一功率放大器）之非線性失真，同時顧及該類比電路的記憶效應。本發明可用於任一具有非線性特性的電路，且在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露選擇等效元件來實現本發明。本發明之電路可能包含已知元件，故在不影響發明揭露要求及可實施性的前提下，已知元件的說明將適度節略。另外，本發明之方法可以是軟體及/或韌體之形式，可藉由本發明之電路或其等效電路來執行。再者，於實施為可能的前提下，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加實施本發明的彈性。
圖1是本發明之數位預失真電路的一實施例的示意圖。如圖1所示，數位預失真電路100包含一預失真訓練電路110以及一預失真電路120，並可進一步包含下列電路或與其協同運作：一類比電路130以及一回授電路140。所述預失真訓練電路110用來依據一喬列斯基分解（Cholesky Decomposition）相關演算法處理一數位回授訊號，以產生複數個係數。所述預失真電路120包含該預失真訓練電路110或獨立於該預失真訓練電路110外，用來於一補償模式下依據該複數個係數處理一原始數位訊號，藉此產生一數位預失真訊號。所述類比電路130用來於一正常模式下依據該原始數位訊號產生一輸出訊號，或於該補償模式下依據該數位預失真訊號產生該輸出訊號，其中數位預失真訊號之非線性特性能夠補償類比電路130之非線性特性，使得類比電路130之輸出訊號符合一預設特性（例如一線性特性或一符合已知規格的特性），另外，當類比電路130之輸出訊號是源自於該數位預失真訊號，預失真訓練電路110可進一步依據該數位回授訊號更新該複數個係數，進而更新預失真電路120所採用的複數個係數，然此功能是否必要是視實施者之需求而定。至於所述回授電路140用來依據類比電路130之輸出訊號產生前述數位回授訊號。另外，如圖2所示，數位預失真電路100可再包含下列電路的至少其中之一或與其協同運作：一時序對準電路150，用來確認該原始數位訊號與數位回授訊號之時序對應關係，使得預失真訓練電路110能依據該時序對應關係處理數位回授訊號，並據以產生前述複數個係數。由於上述類比電路130、回授電路140與時序對準電路150之任一單獨而言可由已知或本領域人士自行設計的電路來實現，在不影響本發明之揭露要求及可實施性的前提下，針對單一電路的細節說明將予以節略。
上述喬列斯基分解相關演算法是指喬列斯基分解演算法、簡化的喬列斯基分解（Modified Cholesky Decomposition）演算法或上述二演算法之任一的衍生，其中簡化的喬列斯基分解演算法常表示為LDLH ，是透過一矩陣式（即LDLH ）來表示一原矩陣（例如下述之預失真轉換矩陣H ），其中L 指一下三角矩陣（Low Triangular Matrix）、D 指一對角矩陣（Diagonal Matrix）以及LH 指L 的共軛轉置矩陣或說一上三角矩陣（Upper Triangular Matrix）。喬列斯基分解演算法與簡化的喬列斯基分解演算法均為習知演算法，但前者需要進行開根號運算，後者只需進行四則運算，基於四則運算於電路實現上相對簡單，因此本實施例將採簡化的喬列斯基分解演算法並據以說明，然而本領域人士可依其需求採用其它喬列斯基分解相關演算法，並利用適當的電路來實現。更多關於喬列斯基分解演算法與簡化的喬列斯基分解演算法的說明可由下列文獻得知：Duc Nguyen, “Cholesky and LDLT Decomposition”, Chapter 04.11, July 29, 2010。
請繼續參閱圖1。本實施例中，預失真訓練電路110依據簡化的喬列斯基分解演算法處理數位回授訊號，並執行至少下列步驟： 步驟S110：依據前述數位回授訊號x (t )（t 為1到T 之間的整數，用來表示第t 個數位回授訊號）、一預設的記憶多項式（Memory Polynomial）的階數(2p -1)（p 為正整數）以及一預設的記憶效應的深度q （q 為0到Q 之間的整數，其中Q 為不小於0之整數，對應圖8之預失真電路120之處理路徑的數目）來得到一預失真轉換矩陣H 如下： H ＝[H 0 ．H 1 ．H 2 ．…．HQ ] 該預失真轉換矩陣H 同時也反映了類比電路130的失真（或說類比電路130之輸入訊號與數位回授訊號之間的關係），其中參數T 是指預失真訓練電路110所處理的數位回授訊號x (t )之數目，且每個矩陣因子h 2p -1 , q (m )（m ＝t ～(t +T -1)）可透過下式求得：h 2p -1 , q (m )＝|x (t -q )|2(p -1) ．x (t -q ) 上式矩陣因子之計算可透過圖3之電路或其等效電路來執行，當然亦可透過其它已知運算電路（例如現場可程式化閘陣列（Field Programmable Gate Array, FPGA）、微處理單元或特殊應用積體電路（Application-Specific Integrated Circuit）等）來實現。圖3之電路包含：電路單元310用來提供|x (t -q )|2(p -1) ；電路單元320用來提供x (t -q )；以及乘法器330用來將|x (t -q )|2(p -1) 與x (t -q )相乘。 步驟S120：依據該預失真轉換矩陣H 之共軛矩陣HH 、該預失真轉換矩陣H 以及該原始數位訊號Y 進行矩陣運算以得到一運算結果。進一步而言，由於預失真訓練電路110將依據預失真轉換矩陣H （其依據回授訊號x (t )而定）以及原始數位訊號Y 來求出用於產生預失真的複數個係數c ，因此在求出係數c 的過程中會先求HH H 與HY 之運算結果，而求出係數c 的過程可用下列式子來表示： 其中變數H 、HH 、c 、Y 、L 、D 、LH 、A 、b 的下標代表矩陣維度的大小，下標變數T 之定義如步驟S110之說明所述，下標變數n 為大於1之正整數，L 、D 、LH 之定義如前文所述依序為下三角矩陣、對角矩陣以及上三角矩陣，矩陣A 等於L ． D ． LH ，矩陣bn × 1 等於矩陣An × n 乘以係數矩陣cn × 1 。既然步驟S110已求出預失真轉換矩陣H 且原始數位訊號Y 已知，本步驟即可據以計算(HH ．H )與HH ．Y 以得到所要的運算結果。 本步驟之計算可透過圖4之電路或其等效電路來執行，當然亦可透過其它已知運算電路（例如現場可程式化閘陣列、微處理單元或特殊應用積體電路等）來執行。圖4之電路包含：電路單元420用來依序提供矩陣H 的各個因子H (:,j )，其中j 指矩陣的行數；電路單元410用來依序提供矩陣HH 的各個因子H * (i ,:)，其中i 指矩陣的列數；電路單元430用來提供矩陣Y 的各個因子Y (:, 1)；乘法單元440用來將矩陣因子H (:,j )與相乘H * (i ,:)；乘法單元450用來將矩陣因子H * (i ,:)與Y (:, 1)相乘；加法單元460（SUM）用來加總矩陣因子H (:,j )與H * (i ,:)的相乘結果；以及加法單元470（SUM）用來加總矩陣因子H * (i ,:)與Y (:, 1)的相乘結果。 步驟S130：依據簡化的喬列斯基分解演算法處理上述運算結果以得到該複數個係數（例如圖8之預失真電路120之各路徑的權重係數cq +1 （q ＝0～Q ））。更詳細地說，本步驟包含下列子步驟： 步驟S132：依據運算結果(HH ．H )＝L ．D ．LH ＝A 計算出複數個運算值djj 、lij ，其中djj 指對角矩陣D的矩陣因子，lij 指下三角矩陣L 的矩陣因子，下標i 、j 分別指矩陣的列數與行數。更詳細地說，djj 與lij 可由下式求得：djj ＝ajj － lij ＝(aij －)/djj 其中ajj 與aij 為矩陣A 的矩陣因子，符號*代表共軛轉置。 該些運算值之計算可透過圖5之電路或其等效電路來執行，當然亦可透過其它已知運算電路（例如現場可程式化閘陣列、微處理單元或特殊應用積體電路等）來執行。圖5之電路包含：電路單元510用來提供lik ；電路單元520用來提供lik * ；電路單元530用來提供dkk ；電路單元540用來提供ajj ；電路單元550用來提供aij ；乘法單元560用來對輸入值相乘；加法單元570（SUM）用來加總lik lik * dkk （此處k 等於1～j －1）；減法單元580用來執行ajj /aij 與lik lik * dkk 加總結果的相減；除法單元590用來執行(aij －)/djj 以產生lij 。 步驟S134：經由正向替代（Forward Substitution）運算來處理該複數個運算值，以得到對應數位回授訊號的複數個數值sw 。更詳細地說，已知L 為前述下三角矩陣以及bw ＝HH ．Yt （如步驟S120之式子所示，其中w ＝1～n ；t ＝1～T ），令下列式子成立： [L ][Z ]＝[B ]，亦即 由上式可知，當w ＝1時，數值z 1 ＝b 1 ；當w ＞1時（亦即w ＝2～n ），數值zw 可表示如下：zw ＝bw －接著，已知D 為前述對角矩陣，再令下列式子成立： [D ][S ]＝[Z ]，亦即 由上式可知，數值sw 可表示如下：sw ＝zw /dww 本步驟之計算可透過圖6之電路或其等效電路來執行，當然亦可透過其它已知運算電路（例如現場可程式化閘陣列、微處理單元或特殊應用積體電路等）來執行。圖6之電路包含：電路單元610用來提供lwh ；電路單元620用來提供在先輸出之zh ；電路單元630用來提供bw ；乘法單元640用來將lwh 與zh 相乘；加法單元650（SUM）用來加總lwh zh （其中h 等於1～w －1）；減法單元660用來執行bw 與lwh zh 加總結果的相減；除法單元670用來執行(zw /dww )以得到數值sw 。 步驟S136：經由反向替代（Backward Substitution）運算來處理前述複數個運算值，以得到待求的複數個係數cw （w ＝n ～1）。更詳細地說，已知LH 為前述上三角矩陣以及步驟S134所求出的數值sw ，令下列式子成立： [L ] H [C ]＝[S ]，亦即 由上式可知，係數cw （w ＝n ～1）可表示如下： ┇ 本步驟之計算可透過圖7之電路或其等效電路來執行，當然亦可透過其它已知運算電路（例如現場可程式化閘陣列、微處理單元或特殊應用積體電路等）來執行。圖7之電路包含：電路單元710用來提供lkw ；電路單元720用來提供在先輸出之ck ；電路單元730用來提供sw ；乘法單元740用來將lkw 與ck 相乘；加法單元750（SUM）用來加總lkw ck （其中k 等於(w +1)～n ）；減法單元760用來執行sw 與lkw ck 加總結果的相減以得到係數cw 。
承上所述，在獲得該複數個係數cw （亦即c 1 ～cn ）後，預失真電路120於補償模式下便可採用該些係數cw 來對輸入的原始數位訊號施以預失真處理，以補償類比電路130的非線性失真。圖8為預失真電路120之一實施例的示意圖，如圖8所示，預失真電路120包含複數個（例如第0個至第Q 個，其中Q 為正整數）預失真處理路徑，分別用來提供不同的預失真處理，其中第q +1（q 為0到Q 之間的整數）個路徑用來依據前述預失真轉換矩陣之成份Hq 以及係數cq +1 （cq +1 Î係數cw ）來執行預失真處理，更詳細地說，第q +1個預失真處理路徑包含：第q +1個預失真轉換處理單元810，用來依據預失真轉換矩陣之成份Hq 對輸入的原始數位訊號執行預失真轉換，以產生第q +1個預失真轉換訊號；第q +1個乘法器820，用來將第q +1個預失真轉換訊號乘以係數cq +1 （其作用等同於一權重值）以得到第第q +1個個預失真權重訊號；以及加法器830（由所有路徑共用），用來加總第0個至第Q 個預失真權重訊號，以產生前述數位預失真訊號。另外，考慮到不同電路所支援的頻寬可能不同但應匹配，圖8之預失真電路120可選擇性地包含一濾波器（例如一可調低通濾波器，未圖示），設於預失真轉換處理單元810與乘法器820之間，用來處理該些預失真轉換訊號，藉此對電路的訊號處理頻寬加以設限，再者，基於本發明之電路與記憶效應相關，可能對相位變化較為敏感，因此上述濾波器可以零相移濾波器（Zero-Phase Filter）來實現，以避免相位變化帶來的影響。關於零相移濾波器之介紹可由下列文獻得知：Mitra, Sanjit K., “Digital Signal Processing”, 2nd Ed., Secs. 4.4.2 and 8.2.5, New York: McGraw-Hill, 2001。
如前所述，本發明之數位預失真電路可應用於具有非線性失真問題的裝置上，不同的應用可能會影響前述類比電路與回授電路之組成。舉例來說，如圖9所示，當圖1的數位預失真電路100應用於一通訊裝置（例如一正交分頻多工（Orthogonal Frequency Division Multiplexing, OFDM）通訊裝置）上時，類比電路130包含：一數位至類比轉換器（Digital-to-Analog Converter, DAC）910，用來於正常模式下依據原始數位訊號（繞過預失真電路120或未經其處理）或於補償模式下依據數位預失真訊號產生一類比訊號；一升頻器（Up Converter, UC）920，用來依據該類比訊號產生一升頻訊號；以及一功率放大器（Power Amplifier, PA）930，用來依據該升頻訊號產生類比電路130的輸出訊號。另外，回授電路140包含：一類比增益控制器（Analog Gain Controller, AGC）940用來調整類比電路130之輸出訊號的增益；一降頻器（Down Converter, DC）950，用來依據增益調整後的類比電路130之輸出訊號產生一降頻訊號；一類比至數位轉換器（Analog-to-Digital Converter, ADC）960，用來依據該降頻訊號產生數位回授訊號；以及一數位增益控制器（Digital Gain Controller, DGC）970，用來調整該數位回授訊號之增益，並將增益調整後之數位回授訊號提供給預失真訓練電路110。由於上述數位至類比轉換器910、升頻器920、功率放大器930、類比增益控制器940、降頻器950、類比至數位轉換器960以及數位增益控制器970之任一單獨而言可由已知或本領域人士自行設計的電路來實現，在不影響本發明之揭露要求及可實施性的前提下，針對單一電路的細節說明在此將予以節略。
除上述數位預失真電路外，本發明亦揭露一種數位預失真方法，是由本發明之數位預失真電路或其等效電路來執行，同樣能補償一類比電路之非線性特性。如圖10所示，所述方法之一實施例包含下列步驟： 步驟S1010：依據一喬列斯基分解相關演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於該類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號。本步驟可藉由圖1之預失真訓練電路110來執行，且本步驟之細節與實施變化均可由前述裝置發明之揭露內容得知。 步驟S1020：於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號，其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性以讓該類比電路之輸出訊號符合一預設特性（例如一線性特性或一符合已知規格的特性）。本步驟可藉由圖1之預失真電路120來執行，且本步驟之細節與實施變化均可由前述裝置發明之揭露內容得知。
除上述步驟外，為確認類比電路之輸出訊號是否符合該預設特性，本實施例可進一步包含下列步驟（如圖11所示）： 步驟S1030：確認該數位回授訊號是否符合該預設特性。本步驟可由前述預失真訓練電路110藉由已知的統計分析方法（例如線性回歸分析方法）來執行。 步驟S1040：若該數位回授訊號不符合該預設特性，則產生或更新該複數個係數。本步驟可由前述預失真訓練電路110來執行。 步驟S1050：若該數位回授訊號符合該預設特性，則使用該複數個係數。本步驟可由前述預失真電路120來執行。
由於本技術領域人士能夠依前述裝置發明之實施例的說明來瞭解本方法發明之實施例的細節與變化，更明確地說，前述裝置發明之實施例的技術特徵均可合理應用於本方法發明之實施例中，因此，在不影響本方法發明之揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。
另外，由於圖1之預失真訓練電路110可單獨實施，其實施結果再由實施者加以應用。因此，本發明同時提出一種數位預失真訓練電路，包含：一預失真訓練電路（例如圖1之預失真訓練電路110），用來依據一喬列斯基分解相關演算法（例如簡化的喬列斯基分解演算法）處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於一類比電路之輸出訊號，該複數個係數用來補償該類比電路之非線性特性。類似圖1之實施例所述，上述預失真訓練電路執行至少下列步驟以產生該複數個係數：依據該數位回授訊號、一記憶多項式的階數以及一記憶效應的深度得到一預失真轉換矩陣；依據該預失真轉換矩陣之共軛矩陣、該預失真轉換矩陣以及該原始數位訊號進行矩陣運算以得到一運算結果；以及依據該簡化的喬列斯基分解演算法處理該運算結果以得到該複數個係數。
由於本技術領域人士能夠依圖1之實施例及其相關說明來瞭解數位預失真訓練電路的實施細節與變化，更明確地說，圖1之預失真訓練電路110的技術特徵均可合理應用於此，因此，在不影響本發明之揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。
綜上所述，本發明之數位預失真電路、數位預失真方法與數位預失真訓練電路採用了喬列斯基分解相關演算法來實現數位預失真，藉此在顧及一類比電路的記憶效應下補償該類比電路之非線性失真，提供了有效且經濟的非線性失真的補償機制。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧數位預失真電路
110‧‧‧預失真訓練電路
120‧‧‧預失真電路
130‧‧‧類比電路
140‧‧‧回授電路
150‧‧‧時序對準電路
310、320‧‧‧電路單元
330‧‧‧乘法器
410、420、430‧‧‧電路單元
440、450‧‧‧乘法單元
460、470‧‧‧加法單元
510、520、530、540、550‧‧‧電路單元
560‧‧‧乘法單元
570‧‧‧加法單元
580‧‧‧減法單元
590‧‧‧除法單元
610、620、630‧‧‧電路單元
640‧‧‧乘法單元
650‧‧‧加法單元
660‧‧‧減法單元
670‧‧‧除法單元
710、720、730‧‧‧電路單元
740‧‧‧乘法單元
750‧‧‧加法單元
760‧‧‧減法單元
810‧‧‧預失真轉換處理單元
820‧‧‧乘法器
830‧‧‧加法器
910‧‧‧數位至類比轉換器（DAC）
920‧‧‧升頻器（UC）
930‧‧‧功率放大器（PA）
940‧‧‧類比增益控制器（AGC）
950‧‧‧降頻器（DC）
960‧‧‧類比至數位轉換器（ADC）
970‧‧‧數位增益控制器（DGC）
S1010‧‧‧依據一喬列斯基分解相關演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於一類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號
S1020‧‧‧於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號，其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性以讓該類比電路之輸出訊號符合一預設特性
S1030‧‧‧確認該數位回授訊號是否符合該預設特性
S1040‧‧‧若該數位回授訊號不符合該預設特性，則產生或更新該複數個係數
S1050‧‧‧若該數位回授訊號符合該預設特性，則使用該複數個係數
圖1是本發明之數位預失真電路的一實施例的示意圖； 圖2是本發明之數位預失真電路的另一實施例的示意圖； 圖3是本發明之用來計算矩陣因子之電路的一實施例的示意圖； 圖4是本發明之用來執行矩陣運算之電路的一實施例的示意圖； 圖5是本發明之用來計算運算值之電路的一實施例的示意圖； 圖6是本發明之執行正向替代運算之電路的一實施例的示意圖； 圖7是本發明之執行反向替代運算之電路的一實施例的示意圖； 圖8是圖1之預失真電路之一實施例的示意圖； 圖9是圖1之類比電路與回授電路的一實施例的示意圖； 圖10是本發明之數位預失真方法的一實施例的流程圖；以及 圖11是本發明之數位預失真方法的另一實施例的流程圖。
100‧‧‧數位預失真電路
110‧‧‧預失真訓練電路
120‧‧‧預失真電路
130‧‧‧類比電路
140‧‧‧回授電路

Claims (20)

  1. 一種數位預失真電路，能夠補償一類比電路之非線性特性，包含：一預失真訓練電路，用來依據一簡化的喬列斯基分解(Modified Cholesky Decomposition)演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於該類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號，該預失真訓練電路執行至少下列步驟以產生該複數個係數：依據該數位回授訊號、一記憶多項式(Memory Polynomial)的階數以及一記憶效應的深度得到一預失真轉換矩陣；依據該預失真轉換矩陣之共軛矩陣、該預失真轉換矩陣以及該原始數位訊號進行運算以得到一運算結果；以及依據該簡化的喬列斯基分解演算法處理該運算結果以得到該複數個係數；以及一預失真電路，包含該預失真訓練電路或獨立於該預失真訓練電路外，用來於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號，其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性以讓該類比電路之輸出訊號符合一預設特性。
  2. 如申請專利範圍第1項所述之數位預失真電路，其中該預失真訓練電路僅利用四則運算以依據該簡化的喬列斯基分解演算法處理該數位回授訊號。
  3. 如申請專利範圍第1項所述之數位預失真電路，其中該預設特性為一線性特性。
  4. 如申請專利範圍第1項所述之數位預失真電路，其中該預失真訓練電路依據該簡化的喬列斯基分解演算法執行至少下列步驟以處理該運算結果來得到該複數個係數：依據該運算結果計算出複數個運算值；以及經由正向及反向替代(Forward and Backward Substitutions)運算來處理該複數運算值，以得到該複數個係數。
  5. 如申請專利範圍第1項所述之數位預失真電路，其中該預失真電路包含一零相移濾波器(Zero-Phase Filter)，用來處理複數個預失真轉換訊號，該複數個預失真轉換訊號源自於該原始數位訊號，且該數位預失真訊號是源自於該複數個預失真轉換訊號。
  6. 如申請專利範圍第1項所述之數位預失真電路，其中當該類比電路之輸出訊號是源自於該數位預失真訊號，該預失真訓練電路進一步依據該數位回授訊號更新該複數個係數，進而更新該預失真電路所採用之該複數個係數。
  7. 如申請專利範圍第1項所述之數位預失真電路，進一步包含：該類比電路，用來於一正常模式下依據該原始數位訊號產生該類比電路之輸出訊號，另用來於該補償模式下依據該數位預失真訊號產生該類比電路之輸出訊號；以及一回授電路，用來依據該類比電路之輸出訊號產生該數位回授訊號。
  8. 如申請專利範圍第7項所述之數位預失真電路，其中該類比電路包含：一數位至類比轉換器，用來依據該原始數位訊號或該數位預失真訊號產生一類比訊號；一升頻器，用來依據該類比訊號產生一升頻訊號；以及 一功率放大器，用來依據該升頻訊號產生該類比電路之輸出訊號，以及該回授電路包含：一降頻器，用來依據該類比電路之輸出訊號產生一降頻訊號；以及一類比至數位轉換器，用來依據該降頻訊號產生該數位回授訊號。
  9. 如申請專利範圍第1項所述之數位預失真電路，其中該數位預失真訓練電路進一步包含：一時序對準電路，用來確認該原始數位訊號與該數位回授訊號之時序對應關係，其中該預失真訓練電路依據該時序對應關係處理該數位回授訊號。
  10. 一種數位預失真方法，透過一數位預失真電路來執行，能夠補償一類比電路之非線性特性，並包含下列步驟：依據一簡化的喬列斯基分解演算法處理一數位回授訊號，藉此產生複數個係數，其中該數位回授訊號源自於該類比電路之輸出訊號，該類比電路之輸出訊號源自於一原始數位訊號，處理該數位回授訊號之步驟至少包含：依據該數位回授訊號、一記憶多項式的階數以及一記憶效應的深度得到一預失真轉換矩陣；依據該預失真轉換矩陣之共軛矩陣、該預失真轉換矩陣以及該原始數位訊號進行矩陣運算以得到一運算結果；以及依據該簡化的喬列斯基分解演算法處理該運算結果以得到該複數個係數；以及於一補償模式下依據該複數個係數處理該原始數位訊號，藉此產生一數位預失真訊號， 其中該數位預失真訊號之非線性特性用來補償該類比電路之非線性特性以讓該類比電路之輸出訊號符合一預設特性。
  11. 如申請專利範圍第10項所述之數位預失真方法，其中處理該數位回授訊號之步驟僅利用四則運算以依據該簡化的喬列斯基分解演算法處理該數位回授訊號。
  12. 如申請專利範圍第10項所述之數位預失真方法，其中該預設特性為一線性特性。
  13. 如申請專利範圍第10項所述之數位預失真方法，其中依據該簡化的喬列斯基分解演算法處理該運算結果以得到該複數個係數之步驟包含：依據該運算結果計算出複數個運算值；以及經由正向及反向替代運算來處理該複數個運算值，以得到該複數個係數。
  14. 如申請專利範圍第10項所述之數位預失真方法，進一步包含：利用一零相移濾波器處理複數個預失真轉換訊號，其中該複數個預失真轉換訊號源自於該原始數位訊號，且該數位預失真訊號源自於該複數個預失真轉換訊號。
  15. 如申請專利範圍第10項所述之數位預失真方法，進一步包含：當該類比電路之輸出訊號是源自於該數位預失真訊號，再依據該簡化的喬列斯基分解演算法處理該數位回授訊號以更新該複數個係數。
  16. 如申請專利範圍第10項所述之數位預失真方法，進一步包含： 於一正常模式下依據該原始數位訊號產生該類比電路之輸出訊號；於該補償模式下依據該數位預失真訊號產生該類比電路之輸出訊號；以及依據該類比電路之輸出訊號產生該數位回授訊號。
  17. 如申請專利範圍第10項所述之數位預失真方法，進一步包含：確認該原始數位訊號與該數位回授訊號之時序對應關係，其中處理該數位回授訊號之步驟是依據該時序對應關係而執行。
  18. 如申請專利範圍第10項所述之數位預失真方法，進一步包含：確認該數位回授訊號是否符合該預設特性；若該數位回授訊號不符合該預設特性，則產生或更新該複數個係數；以及若該數位回授訊號符合該預設特性，則使用該複數個係數。
  19. 一種數位預失真訓練電路，包含：一預失真訓練電路，用來依據一簡化的喬列斯基分解演算法處理一數位回授訊號，藉此產生複數個係數，該預失真訓練電路執行至少下列步驟以產生該複數個係數：依據該數位回授訊號、一記憶多項式的階數以及一記憶效應的深度得到一預失真轉換矩陣；依據該預失真轉換矩陣之共軛矩陣、該預失真轉換矩陣以及該原始數位訊號進行矩陣運算以得到一運算結果；以及依據該簡化的喬列斯基分解演算法處理該運算結果以得到該複數個係數， 其中該數位回授訊號源自於一類比電路之輸出訊號，該複數個係數用來補償該類比電路之非線性特性。
  20. 如申請專利範圍第19項所述之數位預失真訓練電路，其中該預失真訓練電路僅利用四則運算以依據該簡化的喬列斯基分解演算法處理該數位回授訊號。
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