TWI535190B - 低功率振盪器 - Google Patents

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TWI535190B
TWI535190B TW104119490A TW104119490A TWI535190B TW I535190 B TWI535190 B TW I535190B TW 104119490 A TW104119490 A TW 104119490A TW 104119490 A TW104119490 A TW 104119490A TW I535190 B TWI535190 B TW I535190B
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Description

低功率振盪器
本發明係關於一種準確的電子振盪器。
許多的電子電路都需要一個時脈源(clock source)。在電路中，高頻的晶體振盪器(crystal oscillator)通常包含一微處理器(microprocessor)。然而，這樣一個高頻晶體振盪器消耗大量的電流。對於功率感測應用來說，他可以因此被額外地取得，或是使用一個相對低功率、及低頻率的時脈源於一些計時功能中。
此種配置特別是用在電池供電的設備，其電池壽命可藉由持續讓一個主要的微處理器及其高頻晶體的功率下降，以盡可能的被節省。一低頻振盪器及其相關的計時器可以被用在這種背景下，在一精確的時間，以極小的功耗對微處理器以及高頻晶體產生一喚醒訊號(如，滿足一平均低功率之傳輸協定，將於下解釋)。
一般而言，低頻時脈訊號係藉由低頻晶體振盪器(如，32.768kHz晶體)，或弛緩振盪器電路(relaxation oscillator circuit)，(如，電阻電容振盪器(resistor-capacitor(RC)oscillator)而產生。
32.768kHz晶體振盪器係可用一相對低的電流消耗(如，0.5微安培)而提供高準確度(如，+/-30百萬分之一parts per million,ppm)。然而，上述需要一 個大且離散之外部晶體，而也因此在印刷電路板上佔了相當大的空間。而這在空間受限的設備中是一個很明顯的缺點，如行動電話。而上述還需要額外的兩個晶片接腳以連接到積體電路。此外，一外部晶體將明顯地增加積體電路整體材料之金額費用。
相反地，一完全積體化的弛緩振盪器電路係不佔用晶片接腳並可避免對外部元件的需求。而弛緩振盪器電路亦遠較晶體便宜並且可以有類似於晶體振盪器之低電流消耗。然而，弛緩振盪器電路之準確度係遠低於晶體，其具有一+/-300,000ppm之標準準確率。而透過仔細的校準，(如，藉由適當的調整一可編成電阻)，其準確率可改善到接近+/-10,000ppm，但弛緩振盪器之準確度差了晶體振盪器300~1000倍，仍然是弛緩振盪器較晶體振盪器差的一個因素。
準確的時間往往是在一個應用程序中實現良好功率效率之關鍵。這在使用封包傳送(packet-based transmission)以及分時多工(time division multiplexing(TDM))之低功率無線系統中特別的明顯。在此種狀況下，從屬裝置下大多數的電路可長時間處於休眠，並透過一低頻計時器的使用以在正確的時間喚醒必要的零件，進而接收與處理從主發射器所傳入的封包。若每秒傳送500微秒封包，接收與確認一個封包可能只需花1毫秒的時間。透過一準確的時脈，系統將因此可能大幅度具有高達99.9%的斷電時間。
然而，若驅動計時器之低頻時脈是不準確的，無線接收窗口將要提早打開，以減小由於時脈運行速度緩慢而遺漏傳輸封包的機會。由於接收器電路與微處理器必需比其他必要的元件早被喚醒，故不準確的時脈遂導致電力耗費。即便振盪器具有+/-10,000ppm之準確度，如同一個校正性佳的弛緩振盪器之效果，微處理器仍然必需在閒置期間結束前1%被喚醒，意即閒置期間為1秒， 微處理器需在閒置期間結束前10毫秒被喚醒。然後接收器將是在11毫秒被喚醒，而不是理想的1毫秒，導致從屬裝置之電池壽命大幅減少。
故本發明之目的係提供一振盪器電路，以解決傳統低頻振盪器之缺點。
由一態樣可知，本發明係提供一如同申請專利範圍第1項所述之積體振盪器電路。
本發明之態樣延伸到一種如同申請專利範圍第14項所述運作積體電路振盪器之方法。
本發明之態樣亦延伸到一積體電路，包含一振盪器，並且，更進一步包含一微處理器或微控制器，如一系統單晶片(system-on-chip)。
因此，藉由這些技術可知，根據本發明並透過適當配置兩個輸出頻率之間的切換模式，振盪器可以合成一輸出頻率，且此輸出頻率完全或約等於目標頻率(當平均的分布在週期數上時)。振盪器可被校正以提供所需且有效的一個比已知的RC振盪器更大精度之輸出頻率。而上述之振盪器僅結合一固定或可編程電阻以簡單地採用一固定電容器。
本發明之+/-100ppm準確度係實現於實施例中，相較於傳統的校正RC振盪器，本發明之準確度係優於傳統之準確度約100倍。此準確度接近一晶體振盪器，而不需要如晶體振盪器之成本與空間，同時還具有低頻晶體之低功率特色。
較佳地，兩個頻率可為相似，從而使輸出頻率得以準確並順利的進行控制。較佳地，第一頻率以及第二頻率中，較高頻率係可低於其較低頻率的兩倍；更佳地，較低頻率係可低於10%之較高頻率；以及更佳地，較低頻率係可接近3%之較高頻率。舉例來說，兩個頻率之間的比例可為33：32左右。且此比例可藉由一個或另一頻率之調整(如透過振盪器之電流源控制)，以理想的設置兩個頻率之間的差值(絕對或相對)，而其較大於一最小增量。透過此種方式，任何殘餘的誤差可透過兩個頻率之間的適當切換，在一個或兩個振盪器之一粗略的校正後被更正。
於正常運行下，目標頻率應有一個介於第一頻率和第二頻率之數值。
由於振盪器之輸出可被準確的控制，故在使用由振盪器電路之輸出以及使用由一些其他時脈源之輸出之間可為無縫切換(switch seamlessly)，如同一晶體振盪器或與一較高頻時脈合成之一低頻時脈。
切換手段之輸入可包含代表目標頻率之一數位訊號或一類比訊號。於較佳的實施例中，此輸入包含或編碼一數值。此數值係表示一在第一頻率和第二頻率間的切換比例。而上述比例可能代表振盪器操作在相對於第二頻率之第一頻率之一振盪週期比率。舉例來說，此輸入可包含一數位值(如一10位元數值)，其係指振盪器係應操作在兩個頻率之較低頻率上，且此振盪器週期數為超過每一1024週期。切換手段可確定如何切換兩個頻率之間的一段時間(一切換模式)，以滿足指定的比率。
切換手段之輸入係較佳地由該校正控制器來提供，該校正控制器係在間隔上執行振盪器之一(精確的)校正，以產生一更新輸入，而提供至振盪器。
振盪器係對照一參考時脈來校正。此參考時脈可由一晶體振盪器而產生，如同一相對高頻晶體連接到一微處理器(如一晶體振盪一階、二階、或三階之振幅，相較於目前振盪器電路之目標頻率還快)。由於校正操作可能只需執行在間隔上，故其不需要連續啟動高頻晶體，進而使本發明具有省電之功效。
振盪器較佳地係完全積體化的在半導體基板上。而這使得振盪器可非常小型化且可集成在電路中而無需加入其他的電子材料。
振盪器電路之振盪元件可為任何適合之設計。舉例來說，他可以為一弛緩振盪器，或一環式振盪器(ring oscillator)。然而，無論設計是哪一種，他應可迅速地在兩個頻率之間作切換，如從一個週期到下一個週期的切換，而不會受到前面的週期頻率設置的殘餘影響。
在某一實施例中，振盪器電路包含一電荷儲存手段、以及一電流源。電荷儲存手段之電容值可在一第一電容值及一第二電容值之間被改變。而電流源為連接至電荷儲存手段，以組成一振盪器。當電容值等於第一電容值，振盪器在第一頻率上振盪，而當電容值等於第二電容值，振盪器在第二頻率上振盪。而切換手段係在由輸入判斷的間隔下，將電荷儲存手段切換於第一電容值與第二電容值之間。
一種積體電路振盪器之運作方法，其中振盪器包含電荷儲存手段、及一電流源。電荷儲存手段之電容值可在一第一電容值及一第二電容值之間被改變。電流源為連接至電荷儲存手段，以組成一振盪器。當電容值等於第一電容值，振盪器在第一頻率上振盪，而當電容值等於第二電容值，振盪器在第二頻率上振盪。且可包含透在由目標頻率判斷的間隔下，將振盪器切換於第一頻率及第二頻率之間，使得振盪器之平均輸出頻率接近目標頻率。
電荷儲存手段可包含一個或多個電容器，且其可在第一電容值及第二電容值之間連續的變動，但較佳地，係於兩電容值間離散地被切換。當然，本發明可適用於兩個以上的電容值，如三個或三個以上的電容值，以透過切換手段切換三個或三個以上的電容值。然而，使用兩個電容值之實施例係為最佳，因為此結構較容易實現，且可提供本發明所描述之準確度佳和低功率之目的功效。
電荷儲存手段可包含一永久地連接至振盪器電路之第一電容器，以及一選擇性地連接至振盪器電路之第二電容(如與第一電容器串聯或並聯)、以及一開關(如一電晶體)，且此開關連接或不連接第二電容至電路，以改變電荷儲存手段之整體電容值。第二電容器係較佳地小於第一電容器(如小於第一電容器50%或10%之電容量)，更佳地為小於大約3%之電容量。使得總電容量在有第二電容器和沒有第二電容器下大約僅差3%。
另外，電荷儲存手段可包含一第一電容器、一第二電容器、及一開關。第一電容器以及一第二電容器分別具有一第一電容量及一第二電容量。而開關每次係連接第一電容器或第二電容器至振盪器電路。在此種情況下，第二電容量較佳地係具有小於第一電容量50%或10%之差異，以及更佳地係具有小於約3%之電容量之差異。例如，第一電容量及一第二電容量之電容比可為33：32。
在上述兩種配置安排下，第一電容器或第二電容器在實際中不需要包含單一積體結構，而可包含複數個電容器，如同單一的電荷儲存。在一些實施例中，不同的電容器係使用於每一半週期時脈。
電流源可包含電阻元件(如一個或多個電阻)，或任何其他適合的元件(如主動電流源(active current source)或電晶體電流源(transistor current source))。電流源可包含可程式化電流源裝置。
切換手段可用任何適當的方式在第一電容值與第二電容值之間作切換，以致振盪器之平均輸出頻率接近目標頻率。且平均輸出可作為在預定的一段時間之平均輸出，如一預定的週期數。
當振盪器之輸出在一段適當的時間上做平均時，(如平均在1024週期上)，振盪器之輸出大致上可等於目標頻率值，或振盪器之輸出近似目標頻率，而其間之誤差係在一可接受的誤差限度內或精確度之限度內，如在+/-100ppm內。由於溫度變化等影響，振盪器輸出通常不會完全地達到理論上的目標值。此外，由於四捨五入(numerical rounding effects)的影響，當頻率切換運作根據一有限的週期數之比例而執行時，目標頻率未必可達到一精確值，即便在理想的情形下。而切換手段之輸入因此，可被決定來做為來自一可允許輸入範圍之數值，而可允許輸入範圍係給出一輸出頻率，且此輸出頻率係為一段時間中最接近目標頻率的值。
切換手段可在一有限的時間上分配高頻率週期以及低頻率週期，以產生一相對穩定的平緩輸出。例如，儘可能一致地將第一頻率之頻率週期分配到第二頻率之頻率週期之間。此外，切換手段可根據某些預定模式或離散特性，以將第一頻率之頻率週期分配到第二頻率之頻率週期之間。切換手段可最大化在一段時間內頻率的改變量。故藉由適當的配置頻率開關，振盪器之輸出可由平均輸出頻率而得到最小的誤差(即時間上的最小的累積抖動)。
切換手段可為任何適合的開關電路或元件。切換手段可包含一積分三角調變器(sigma-delta modulator)，以在一段有限的時間上，儘可能一致地將第一頻率之頻率週期分配到第二頻率之頻率週期之間。
為了更有效率的工作，第一頻率之值以及第二頻率之值應擴展目標輸出頻率之值。為了支持目標輸出之範圍，在一些實施例中，第一電容值以及第二電容值的某一或兩者係可以被改變。振盪器較佳地係被配置，使得某一、或較佳地全部的第一頻率及第二頻率之數值係依據振盪器電路內部之可變電流之當前電流量。振盪器可包含一可程式化電流源，如包含可被用來調整電流量之一可程式化電阻或一可程式化電流源裝置，並因而改變第一頻率、第二頻率、或同時改變第一頻率及第二頻率。而此種調整方式可能會比較粗糙，但相較於較精確的調整輸出頻率，係比較可能透過切換手段來控制。
在一粗略校正之執行中，第一頻率值或第二頻率值其中之一，或兩者係可以被校正，使其擴展一目標頻率(其一為高於目標頻率，另一為低於目標頻率)。在某一實施例中，振盪器係藉由調整兩個頻率中較高的頻率以進行粗略的校正，而較低的頻率則被決定來作為較高的頻率之一固定比率，或作為從較高的頻率之一固定偏移。
粗略的校正可對照一晶體振盪器來達成，如同一系統時脈。而此校正可藉由調整一電流源來執行，即藉由調整一或多個可程式化電阻。一電流源可以振盪器之額定頻率之步階百分比(percentage steps)來程式化，如2.5%之步階。(額定頻率可為兩個頻率中，較高頻或較低頻其中之一，或中頻，如同兩個頻率之平均值)。粗略校正的精度(如2.5%)較佳地，係較較高以及較低頻率之差值(如3%)來的精確，使得任何粗略校正後的殘餘錯誤可藉由精確校正之運作而被修 正(如下所述)。此種粗略校正可典型地導致較高或較低頻率之頻率精度約為+/-25,000ppm，類似於傳統校正RC振盪器。
額外地，一準確的校正運作係執行以產生一輸入傳送至切換手段，使振盪器之輸出頻率近似目標頻率。而這可能導致振盪器之一最終準確校正約在+/-100ppm。校正控制器可於一段參考時間週期(對照一參考時序來量測)，以每一第一及第二頻率來計數振盪器輸出週期，並可從計數中取得輸入而傳送至切換手段。如，透過計算週期之比例，對於一給定的目標輸出頻率，振盪器應在較低的頻率上執行。
校正控制器可決定何時執行粗略及/或精確校正。一目標輸出頻率可提供至校正控制器。且當校正控制器判定第一頻率及第二頻率不再擴展目標頻率(即當執行一精確的校正運作)，校正控制器遂可執行一粗略校正。
當晶片為第一次開機(powered up)或重置(reset)時，一粗略校正及/或一精確校正遂可被執行。
一精確的校正可根據一排程而被執行，如同週期性的執行，以允許溫度波動、或其他可能潛在地影響電路因的素。舉例來說，對於一32.768kHz之目標頻率，一精確的校正可實現每0.25秒、每31.75秒(即1111111(二進制)×0.25秒)、或在任何其他合適的時間間距。
在精確校正之間的間距可為固定或可變的。於一些實施例中，其間距可根據振盪器準確性之歷史相關資料來改變。舉例來說，若振盪器被判定為相對準確的(如，因為電路不會遭受到很大的溫度變化)，在精確校正之間的間距遂可被增加。這可能會延長時間而一參考週期源遂可為休眠，因而節省電力。
而當微處理器喚醒或喚醒前沒多久，振盪器遂可被校正(精確及/或粗略校正)。而這可在每次微控制器喚醒、或當滿足一個或多個進一步條件時來執行。此種作法是省電的，因為晶體振盪器對於微控制器來說，當微控制器在運作(active)時，晶體振盪器將以任何方式來運作，而不需要在這些狀況下特別去啟動來校正振盪器。
因此，一些實施例額外包含一晶體振盪器及一電源管理元件。其中，當滿足一個或多個判斷準則時，電源管理元件將開啟晶體振盪器；其中，校正控制器將對照晶體振盪器來校正積體振盪器；以及其中，當晶體振盪器被開啟時，校正控制器將對照晶體振盪器來校正積體振盪器。
振盪器可與晶體振盪器、微處理器、或微控制器同時執行而開啟，或在一段上述之開啟之前或之後的時間內。
電源管理元件可應計時器之輸出而開啟晶體振盪器，而計時器之輸出為利用積體振盪器來計數。
當然，校正運作可另外在其他時間來執行。
積體電路可包含形成一全部或部分之無線電發射元件或接收器的電路系統，其係用以根據一排程來發送或接收無線電封包，而排程係使用積體振盪器作為一時脈源來完成。
當該振盪器於校正時，可由晶體振盪器輸出一時脈訊號。而當振盪器未校正時，則由振盪器自己輸出一時脈訊號。在這種方法下，振盪器不需要在校正期間中斷輸出。較佳地，兩輸出為大致相同的頻率(如在振盪器的精度範圍內)。由一個輸出方式到另一個輸出方式的改變，較佳地係為在一時脈週期內執行，使得輸出訊號為無縫轉換。
因此，一些實施例中包含一晶體振盪器以及一計時器。校正元件係對照晶體振盪器之時間間隔來校正積體振盪器，以及其中，當積體振盪器未被校正時，積體電路將被配置而使得計時器由積體振盪器接收一時脈訊號；而當積體振盪器被校正時，而於積體振盪器校正的期間，計時器將由晶體振盪器接收一時脈訊號。
計時器較佳地在兩種情況下接收大致相同頻率的時脈訊號。一般來說，晶體振盪器之振盪頻率振盪將高於積體振盪器(如較高振幅之階數)。因此，積體電路可包含一更多連接在計時器和晶體振盪器之間，或積體振盪器的倍頻器或除頻器。
較佳地，實施本發明之振盪器之輸出係發送到一計時器，如設置在同一積體電路上以作為振盪器之一計時器。此振盪器可被用來控制部分電路之電力狀態，如同微處理器、微控制器、無線電發射元件、無線電接收元件…等。
根據本發明已被描述之振盪器，包含一校正控制器。值得注意的是，控制器不需要與在積體電路上之振盪器電路之其他部分(如電荷儲存手段)相鄰，而是可以相互分開。而振盪器之其他元件亦同，例如切換手段。振盪器的一些功能可藉由在積體電路上之一微處理器或微控制器而完成全部或部分。
在任何適當的情況下，本發明之任何態樣之選擇性特徵可作為其他態樣之選擇性特徵。
1‧‧‧振盪器電路
2‧‧‧RC振盪器
3‧‧‧第一電容
4‧‧‧第二電容
5‧‧‧電容開關
6‧‧‧比較器
7‧‧‧可程式化電流源
8‧‧‧校正計數器
9‧‧‧控制邏輯
10‧‧‧輸出開關
11‧‧‧晶體振盪器
12‧‧‧降頻器
21‧‧‧數位部分
22‧‧‧類比部分
31‧‧‧間距校正計數器
32‧‧‧控制電路
33‧‧‧校正引擎
34‧‧‧組合式時脈去抖動裝置與除四電路
35‧‧‧降頻模組
51‧‧‧可程式化電流與電壓產生器
52‧‧‧充電幫浦
53‧‧‧比較器
54‧‧‧數位控制模組
圖1係本發明一較佳實施例之振盪器電路主要元件之示意圖。
圖2係本發明之振盪器電路，其訊號在數位及類比部分之間的運作示意圖。
圖3係本發明之振盪器電路之數位元件示意圖。
圖4係本發明之一被用來確定振盪器的切換模式之積分三角電路圖。
圖5係本發明之振盪器電路之類比元件示意圖。
圖6係本發明在類比電路中的充電幫浦電路圖。
圖7係本發明之校正功能流程圖。
圖1係顯示本發明一較佳實施例之32KiHz(1KibiHertz=1024Hertz)振盪器1之主要部分。
振盪器電路1包含一RC振盪器2，且振盪器電路1係在其他已知的元件之中(圖未示)。RC振盪器2具有一第一電容3以及一第二電容4。一電容開關5(如，一電晶體)電連接到第二電容4，以於電容開關5閉合(closed)時與第一電容3為並聯。當電容開關5斷開(open)時，RC振盪器2僅使用第一電容3。一比較器6使用一供應參考電壓以提供回授至RC振盪器2及產生一振盪輸出。RC振盪器2係由一可程式化電流源7接收一控制電流。
由RC振盪器2產生之輸出通過一校正計數器8，校正計數器8電連接一控制邏輯9。此輸出亦經由一輸出開關10(如，一多工器)，在離開RC振盪器2之前通過。輸出開關10可選擇僅RC振盪器2的輸出，或RC振盪器2的輸出結合降頻器12的輸出。而降頻器12之輸出係藉由一16MHz的外接晶體振盪器11(16MHzXOSC)所提供，且降頻器12係從晶體振盪器11產生一32KiHz之訊號。
控制邏輯9從16MHz之晶體振盪器11接收一輸入，而可得到一4MHz之訊號，以用來校正RC振盪器2。控制邏輯9可用來控制電容開關5、輸出開關10、及可程式化電流源7。
當校正準確時，振盪器電路1從RC振盪器2輸出一32KiHz之訊號。當第二電容4被接上時，RC振盪器2之輸出頻率將略低於32KiHz，而當第二電容4被斷開時，RC振盪器2之輸出頻率將略高於32KiHz。控制邏輯9控制電容開關5，根據一種模式以從週期循環中控制第二電容4接上或斷開。而此模式為從振盪器電路1所給的一輸出，而此輸出忽略頻率抖動(frequency jitter)，而其週期數之平均頻率為32KiHz。
為了實現此校正狀態，控制邏輯9可運用一粗略的校正運作，以及一精確的校正運作。
控制邏輯9係利用校正計數器8來計數，且控制邏輯9所產生的4MHz脈衝數係由晶體振盪器11而取得，而其發生在RC振盪器2運作於較高頻率之256脈衝期間(即第二電容4被斷開)。假如RC振盪器2之頻率被判定為超出預期的頻率範圍外，粗略的校正將可透過調整可程式化電流源7而進行校正，以逐漸增加或減少供應到RC振盪器2之電流，直到RC振盪器2之頻率符合預期的頻率範圍。
當粗略的校正是正確的，精確的校正運作將可被執行。控制邏輯9計數由晶體振盪器11所提供的4MHz脈衝數，且其發生在RC振盪器2運作於較高頻率之256脈衝期間(即，第二電容4被斷開)。此外，在RC振盪器2運作於較低頻率期間，亦重複上述計數(即，第二電容4被接上)。而接著，控制邏輯9遂利用此 兩個計數值以確認高頻率到低頻率週期之比例，其需要在一校正期間(如，在1024週期)以達所需的32KiHz輸出。以下將更詳細說明此種校正。
控制邏輯9使用最近更新的比例值來控制電容開關5，以提供所需的週期比。而一積分三角電路(sigma-delta circuit)係用以在高頻週期之間均勻的分配低頻週期，如下所述。
於校正運作期間，積分三角電路不會從進行使用RC振盪器2之振盪器電路1提供一正確的輸出(因其必須運行在每一個頻率之週期數上)。因此，振盪器電路1之控制邏輯9切換輸出開關10，以透過外部晶體振盪器11而提供一32KiHz之輸出訊號。而當控制邏輯9判定校正運作是必要的，上述晶振衍生(crystal-derived)之輸出訊號亦可能被使用到，但仍需等待而執行。
以下為更詳細的描述如何實施。
圖2顯示振盪器電路1如何劃分為一數位部分21以及一類比部分22。並顯示數位部分21以及類比部分22之中的一些重要訊號。
類比部分22包含一RC振盪器電路，其藉由數位部分21而校正。粗略及精確的校正運作遂可被執行。
振盪器電路1之數位部分21可接收來自一積體電路之其他部分之輸入，如一微控制器(圖未示)，以及接收外部16MHz之晶體振盪器11。特別的是，數位部分21係被安排為接收以下之輸入訊號：
數位部分21可輸出以下訊號：
類比部分22輸出一32KiHz時脈訊號，如下所述：
類比部分22係藉由數位部分21所控制，其根據如下訊號輸入：
圖3係為本實施例之數位部分21架構之概述。
在一高電位下，數位部分21包含：一間距校正計數器31、一用於類比RC振盪器之控制電路32、一校正引擎33、一組合式時脈去抖動裝置(clock de-bouncer)與除四電路(divide-by-4 circuit)34、及一降頻模組35以從一16MHz之時脈源產生一32KiHz之時脈。
數位部分21主要是負責：執行粗略的校正振盪器；執行精確的校正振盪器；從振盪器產生一準確的32KiHz時脈；及從外部之16MHz晶體振盪器，產生一準確的32KiHz時脈。
間距校正計數器31係為數位部分21之主要控制器，只要pwrupRcosc在高電位，間距校正計數器31始終運作。間距校正計數器31提供了多種用途：-於電力啟動時，間距校正計數器31可以確保系統中的其他模組(包含類比部份22以及16MHz的外接晶體振盪器11)，以正確的順序啟動； -間距校正計數器31執行RC振盪器與16MHz振盪器所提供的輸出訊號之間的無縫切換(seamless switching)；-間距校正計數器31決定一校正為適當的，遂啟動16MHz晶體振盪器11、校正引擎33…等；以及-當pwrupRcosc變低時，間距校正計數器31以正確的順序對系統的其他模組執行安全關機(safe shutdown)。
而用於類比部分22的控制電路32係於正常運作期間，在類比RC振盪器上作控制(即在兩個校正之間的間隔中)。
控制電路32係設計為完全同步，且永遠運作在RC振盪器之時脈上。
對於粗略的校正來說，數位部分21使用6位元(bits)訊號rcoscProgOut來控制類比部分22。在重置或電力啟動之後，此訊號數值遂被設置為一既定值(default value)。校正引擎33計數從一4MHz時脈之脈衝。而4MHz時脈係由系統時脈而取得，且其發生在RC振盪器運作於較高頻率之256脈衝期間。此量測結果將透過可程式化電流源7以用來增加或減少振盪器之電流。而此將重複執行，直到振盪器之頻率在預期頻率之上之0~2.5%範圍內。
在每個粗略的校正週期中，供應到振盪器之電流值可以步階加減一個數值。而其電流值被改變後，校正運作遂在延遲8個32KiHz週期後重新啟動(以允許類比部分22處理)且其輸出將再次被量測。一旦粗略的校正是正確的，且當rcoscCal是低電位，RC振盪器將運行在100%~102.5%的32KiHz之範圍內；而當rcoscCal是高電位，RC振盪器將運行在97.5%~100%的32KiHz之範圍內。
精確的校正讓類比部分22之使用能力得以選擇性的增加振盪器週期的1/32。精確的校正演算法測量振盪器之額定週期(T1)及其較長週期(T2)，並 於一1024個週期順序期間計算振盪器應在T2上運行多少週期N，使得振盪器之平均輸出頻率為32KiHz(32.768kHz)。
在精確的校正中，RC振盪器輸出頻率之量測係如同粗略的校正。但在較高頻率f1以及較低頻率f2中，為了在一段256週期數之RC振盪器期間，獲得4MHz脈衝在較高頻率之一計數值X1以及當RC振盪器正運作在較低頻率時，獲得4MHz脈衝之一計數值X2。
N值之計算係如下所式：N(X1,X2)=1024 * (31250-X1)/(X2-X1)。其中，31250=256 * 4,000,000/32,768。
為使粗略的校正有效，計數值X1不能超過31250(若超過，將會標示一錯誤，而粗略的校正則必須被調整)，且不能低於此計數值X1的2.5%(因為這是粗略校正調整之步階大小(step size))。然而，由於這是一個類比值，故在實務上，允許雙倍此範圍是可體會的。因此，對於一個有效的精確校正，計數值X1係在大於等於29709以及小於等於31250的範圍之間。
計數值X2最大的作用為估測有多少類比33/32的比例可能偏離理想狀況。為維持在安全底線遂增加一倍的比例(即34/32)，這使得計數值X2之最大值允許值為31250×34/32=33203。因此，計數值X2係在大於等於31250以及小於等於33203的範圍之間。
為了確保沒有溢位(overflow)之機會，計數值X1與X2係用16位元計數器。
此計算包含兩個減法及一個除法。由於1024乘法僅僅只是左移10位元，故除法為成本較高的部分，且除法的運作係為連續的。故需謹慎使用以避免在計算時被截斷，否則可能會導致額外的時脈頻率偏移(frequency offset)。此 計算係由校正引擎33之一專門的部分來完成。而輸出之週期N值係被傳遞到控制電路32以用於RC振盪器。
而受控的RC振盪器將使得平均頻率於一1024週期間距，且平均頻率將在32KiHz之+/-100ppm範圍內。RC振盪器將運作在頻率f1(1/T1)，其係以1024減去N個週期求得；以及運作在頻率f2(1/T2)，其係為N個週期。當輸出訊號rcoscCal為高電位，RC振盪器之頻率將減少約1/33。
為了減少時脈的變化，在頻率f1與頻率f2上的週期係藉由校正引擎33交錯。以一10位元輸入訊號來說明在1024週期間距rcoscCal中，有多少的週期N應為高電位。為了獲得均勻分布之高頻(rcoscCal=0)週期與低頻(rcoscCal=1)週期，一階積分三角(sigma-delta)電路將被使用。
圖4顯示積分三角電路圖。積分三角電路係由一10位元加法器連接到一11位元暫存器所組成。輸入之週期N值進入加法器，並從暫存器輸出回授至加法器。10位元之回授值係由暫存器輸出之0~9位元所組成(即不包含最高位元)。從數學上來看，電路係計算輸入之週期N值所增加的倍數(以1024來計算)。暫存器輸出之最高位元係為決定rcoscCal。若每次rcoscCal為「1」，輸入之週期N值之倍數遂被降低(以1024來計算)。
精確的校正之解析度係直接取決於電容比(C2/C1)以及在校正的間隔之脈衝NT數量(即，以1024來計算)。而最小的步階實現為在整個校正間隔時間，32KiHz週期藉由1/32週期而加長。而這意味著在頻率上的解析度為：(1/NT)*(C2-C1)/C1=(1/1024)*(1/32)=+/-15ppm。
校正引擎33係直接藉由間距校正計數器31而受控。為了要啟動校正，校正引擎33接收兩個訊號startCalib以及enableCalib。此startCalib訊號係為一短脈衝(即，一個RC振盪器週期)以用來啟動校正。而enableCalib訊號則在整個校正 中維持高電位。如此，enableCalib訊號可用來中斷校正(一般來說，當校正結束及有效，並且pwrupRcosc轉為低電位)，而執行一安全關機。
校正引擎33為一完全同步之設計，，除了從類比RC振盪器輸出之osc32Ki訊號，以及從間距校正計數器31輸出之startCalib訊號以及enableCalib訊號，該些係在使用前被設為同步處理。為了提高校正之準確度，在開始計數RC振盪電路脈衝之前，同步電路也被用來偵測rcoscIn上的正緣。
組合式時脈去抖動裝置與除四電路34係確保設計上晶體振盪器時脈被用來使用到其他模組之前達到穩定的振幅及頻率。為了確保這一點，去抖動裝置將於時脈通過之前計數16MHZ脈衝500微秒。除四電路產生一4MHz脈衝以提供校正引擎33使用。而這可藉由時脈閘控(clock gating)來完成完成(即只讓每一時脈之第四個脈衝通過)，使得輸出沒有50%的工作週期(duty cycle)。
降頻模組35係由16MHz之輸入時脈而產生32KiHz時脈。由於16MHz不是32KiHz之整數倍，故使用一積分三角電路以提供一具有32KiHz平均頻率之時脈，而並非一些時脈到時脈間的抖動之時脈。
32KiHz訊號係由外接16MHz晶體振盪器11產生，以於RC振盪器在校正運作期間需要重新校正時，來代替RC振盪器之輸出之用。
圖5顯示振盪器電路1之類比部分22之主要元件。類比部分22包含一可程式化電流與電壓產生器51、一充電幫浦(charge pump)52、一比較器53、以及一數位控制模組54。
數位控制模組54包含一SR鎖存器(SR latch)…等，並輸出最終的時脈訊號。充電幫浦52係由可程式化電流與電壓產生器51接收一準確的參考電流，同時一準確的參考電壓係提供至比較器53。一輸入到可程式化電流與電壓產生器51之數位訊號可被用來步階調整最多2.5%之額定頻率之電流，以用於粗略的校正。
圖六係進一步顯示充電幫浦52之電路。充電幫浦52係由兩部分所組成，且每一部分係分別運作在所屬的半週期時脈。而此係由CHRG1_1V2及CHRG2_1V2之輸入來控制。CAL_1V2係藉由切換額外的電容X2_P與X1_P進入或離開電路，以在較高頻率和較低頻率作選擇，即32*CUnit(CAL=0)和33*CUnit(CAL=1)。兩個D型正反器(D-type flip-flop)係藉由具有振盪器信號之CAL_1V2輸入來執行同步，以確保電容之切換。而也有一SYNC_1V2輸入，以在SYNC_1V2為高電位時，停止振盪器振盪，並在SYNC_1V2轉為低電位時，立即重新啟動帶有正確脈衝之振盪器。
圖7係顯示振盪器電路1之主要校正過程步驟之流程圖。校正係在重置後來執行、係自從上次的校正算起，其指定的一段時間已過而執行、或當16MHz晶體振盪器11被啟動(calSync為高電位)時而執行。若X1及X2係被判定為其正確的範圍之外，一粗略的校正將被執行直到X1及X2在其正確的範圍之內。接著，一精確的校正將被執行，以決定一數值fineProg。而此數值fineProg為用以控制高頻率到低頻率振盪之比例。
在校正運作期間，振盪器之輸出將由外接晶體振盪器11而取得。
因此，一準確的RC振盪電路已描述如上。雖然此電路係藉由參考32KiHz輸出頻率來作描述，然其將可理解的是此電路可以使用在任何所需的輸出頻率。
以上之描述僅提供作為範例，並且熟悉此項技術者當可依其所需而立即選擇性組合不同實施例之各樣元件。
1‧‧‧振盪器電路
2‧‧‧RC振盪器
3‧‧‧第一電容
4‧‧‧第二電容
5‧‧‧電容開關
6‧‧‧比較器
7‧‧‧可程式化電流源
8‧‧‧校正計數器
9‧‧‧控制邏輯
10‧‧‧輸出開關
11‧‧‧晶體振盪器
12‧‧‧降頻器

Claims (29)

  1. 一種積體電路，包括一微處理器以及一積體振盪器電路，該積體振盪器電路包括：一振盪器，係於一第一頻率及一第二頻率之間作切換；一校正控制器，係透過調整該第一頻率及該第二頻率之數值，以執行該振盪器之粗略的校正，而擴展一目標頻率；以及切換手段，係接收一代表該目標頻率之輸入，並在由該輸入判斷的間隔下，將該振盪器切換於該第一頻率及該第二頻率之間，使得該振盪器之平均輸出頻率接近該目標頻率，其中，當該微處理器喚醒時，該校正控制器係進一步使用一參考時脈在間隔下來執行振盪器之一精確的校正，以產生一更新輸入，而提供至該振盪器。
  2. 如申請專利範圍第1項所述之積體電路，其中，該校正控制器係週期性地執行該振盪器之精確的校正。
  3. 如申請專利範圍第1或2項所述之積體電路，其係根據相關於該振盪器之歷史準確性的資料來改變精確的校正之間的間隔。
  4. 如申請專利範圍第1或2項所述之積體電路，其中，於該第一頻率以及該第二頻率之中，其中一較高的頻率係低於其中一較低的頻率的2倍。
  5. 如申請專利範圍第4項所述之積體電路，其中，於該第一頻率以及該第二頻率之中，其中一較高的頻率係低於其中一較低的頻率的1.1倍。
  6. 如上述申請專利範圍第1或2項所述之積體電路，其中，該第一頻率以及該第二頻率之中的某一頻率，係可逐步地調整，其中，該第一頻率及該第二頻率之間的差距係寬於一可被調整的最小頻率增量。
  7. 如上述申請專利範圍第1或2項所述之積體電路，其中，該切換手段係於該第一頻率及該第二頻率之間，接收一包含或編碼一用以表示切換比之數值之輸入。
  8. 如上述申請專利範圍第1或2項所述之積體電路，包含：一電荷儲存手段，且該電荷儲存手段之電容值可在一第一電容值及一第二電容值之間被改變；以及一電流源，連接至該電荷儲存手段，以組成一振盪器，當該電容值等於該第一電容值，該振盪器在該第一頻率上振盪，而當該電容值等於該第二電容值，該振盪器在該第二頻率上振盪；其中，該切換手段係在由該輸入判斷的間隔下，將該電荷儲存手段切換於該第一電容值與該第二電容值之間。
  9. 如申請專利範圍第8項所述之積體電路，其中，該電荷儲存手段包含一永久地連接至該振盪器電路之第一電容、以及一選擇性地連接至該振盪器電路之第二電容。
  10. 如申請專利範圍第8項所述之積體電路，其中，該電荷儲存手段包含一第一電容器及一第二電容器，該第一電容器及該第二電容器分別具有一第一電容量及一第二電容量；以及一開關，且該開關每次係連接該第一電容器或該第二電容器至振盪器電路。
  11. 如申請專利範圍第1或2項所述之積體電路，其中，該切換手段係根一據預定模式或離散特性，以將該第一頻率週期分配在該第二頻率週期之間。
  12. 如申請專利範圍第1或2項所述之積體電路，其中，該切換手段包含一積分三角調變器(sigma-delta modulator)，以儘可能於一有限時間期間一致地將該第一頻率週期分配在該第二頻率週期之間。
  13. 如申請專利範圍第1或2項所述之積體電路，更包含一可程式化電流源，其中，該振盪器係被配置，使得該第一頻率及該第二頻率之某一或兩個之數值依據該振盪器電路內部之可變電流之電流量。
  14. 如申請專利範圍第1或2項所述之積體電路，其包含另一時脈源，其中，該積體電路係提供一輸出，該輸出係切換於該積體振盪電路之輸出以及該另一時脈源之輸出之間。
  15. 如申請專利範圍第1或2項所述之積體電路，其係使用一晶體振盪器做為該微處理器的一系統時脈，以及對照該晶體振盪器以校正該振盪器電路。
  16. 如申請專利範圍第15項所述之積體電路，包含一電源管理元件，用以在滿足一個或多個判斷準則時，開啟該晶體振盪器，其中，當該晶體振盪器被開啟時，該校正控制器將對照該晶體振盪器來校正該積體振盪器。
  17. 如申請專利範圍第16項所述之積體電路，係安排在當該晶體振盪器被開啟的同一時間或大約相同的時間開啟該微處理器。
  18. 如申請專利範圍第16項所述之積體電路，其中，該電源管理元件可因應一利用積體振盪電路來計數之計時器之輸出而開啟該晶體振盪器。
  19. 如申請專利範圍第1或2項所述之積體電路，其包含電路系統形成一全部或部分之無線電發射器或接收器，以根據一排程來發送或接收無線電封包，而該排程係使用該積體振盪器電路作為一時脈源來完成。
  20. 一種運作一包含一微處理器以及一積體電路振盪器的積體電路裝置之方法，其中，該振盪器係於一第一頻率及一第二頻率之間作切換，該方法包含：接收一代表一目標頻率之輸入；調整該第一頻率及該第二頻率之數值，以粗略地校正該振盪器，而擴展該目標頻率；在由該目標頻率判斷的間隔下，將該振盪器切換於該第一頻率及該第二頻率之間，使得該振盪器之平均輸出頻率接近該目標頻率；以及使用一參考時脈以產生一代表該目標頻率更新之輸入，以當該微處理器喚醒時，在間隔下精確地校正該振盪器。
  21. 如申請專利範圍第20項所述之方法，其包含週期性地執行該振盪器之精確的校正。
  22. 如申請專利範圍第20或21項所述之方法，其包含根據相關於該振盪器之歷史準確性的資料來改變精確的校正之間的間隔。
  23. 如申請專利範圍第20或21項任一項所述之方法，其中，於該第一頻率以及該第二頻率之中，其中一較高的頻率係低於其中一較低的頻率的2倍。
  24. 如申請專利範圍第23項所述之方法，其中，於該第一頻率以及該第二頻率之中，其中一較高的頻率係低於其中一較低的頻率的1.1倍。
  25. 如申請專利範圍第20或21項任一項所述之方法，其中，該輸入包含或編碼一用以表示切換比例之數值，該切換比例係介於該第一頻率及該第二頻率之間。
  26. 如申請專利範圍第20或21項任一項所述之方法，其包含根據一預定模式或離散特性切換該振盪器，以將該第一頻率週期分配在該第二頻率週期之間。
  27. 如申請專利範圍第20或21項任一項所述之方法，其中，上述之調整該第一頻率及該第二頻率之數值以擴展該目標頻率係包含調整一電流源。
  28. 如申請專利範圍第20或21項任一項所述之方法，其包含當該積體電路振盪器之第一次電力開啟或重置時，執行一粗略的校正。
  29. 如申請專利範圍第20或21項任一項所述之方法，其包含當該積體電路振盪器之第一次電力開啟或重置時，執行一精確的校正。
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