TWI527238B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本申請案是以2013年3月22日申請之日本特願2013-059828作為優先權的基礎。在此日本特願2013-059828記載的全部內容是被編入本申請案中。
實施形態是有關半導體裝置及其製造方法。
作為次世代的功率半導體裝置用的材料，SiC(碳化矽)被期待。SiC與Si(矽)作比較，具有能帶隙(Band gap)為3倍，破壞電場強度約為10倍，及熱傳導率約為3倍之良好的物性。若活用此特性，則可實現低損失且可高溫動作的功率半導體裝置。
另一方面，SiC因為雜質的固溶限(solid solubility limit)低，或雜質的形成之能帶隙中的能階深，而造成難以降低p型雜質領域或n型雜質領域的電阻。
12‧‧‧SiC基板
14‧‧‧SiC層(n-層)
16‧‧‧第1SiC領域(p阱領域)
18‧‧‧第2SiC領域(源極領域)
20‧‧‧第3SiC領域(p阱接觸領域)
24‧‧‧第1電極(源極．p阱共通電極)
28‧‧‧閘極絕緣膜
30‧‧‧閘極電極
32‧‧‧層間絕緣膜
36‧‧‧第2電極(汲極電極)
44‧‧‧第1電極(陽極電極)
46‧‧‧第2電極(陰極電極)
52‧‧‧第3SiC領域(集極領域)
54‧‧‧第1電極(射極電極)
56‧‧‧第2電極(集極電極)
58‧‧‧第2SiC領域(第2射極領域)
60‧‧‧第4SiC領域(射極接觸領域)
66‧‧‧第1SiC領域(第1射極領域)
100‧‧‧MOSFET
200‧‧‧PiN二極體
300‧‧‧IGBT
圖1是表示第1實施形態的半導體裝置的模式剖面圖。
圖2是說明共摻雜的作用的圖。
圖3是說明共摻雜的作用的圖。
圖4是說明共摻雜的作用的圖。
圖5是說明共摻雜的作用的圖。
圖6是說明共摻雜的作用的圖。
圖7是表示n型SiC的情況的Al和N的濃度與片電阻的關係的圖。
圖8是表示p型SiC的情況的N和Al的濃度與片電阻的關係的圖。
圖9是表示第1實施形態的半導體裝置的製造方法的工程流程圖。
圖10是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。
圖11是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。
圖12是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。
圖13是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。
圖14是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。
圖15是表示第2實施形態的半導體裝置的製造方法的工程流程圖。
圖16是表示第2實施形態的半導體裝置的製造方法的模式剖面圖。
圖17是表示第3實施形態的半導體裝置的模式剖面圖。
圖18是表示第4實施形態的半導體裝置的模式剖面圖。
圖19是表示第4實施形態的半導體裝置的製造方法的工程流程圖。
圖20是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
圖21是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
圖22是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
圖23是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
圖24是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
圖25是表示第4實施形態的半導體裝置的製造方法的模式剖面圖。
【發明內容及實施方式】
實施形態的半導體裝置是具備p型SiC的雜質領域，該p型SiC的雜質領域是含有p型雜質及n型雜質。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995，構成上述組合的元素A的濃度為1×1018cm-3以上1×1022cm-3以下。
以下，一邊參照圖面，一邊說明本發明的實施形態。另外，在以下的說明中，對於同一構件等附上同一符號，有關一度說明過的構件等是適當省略其說明。
並且，在以下的說明中，n+，n，n-及，p+，p，p-的表記是表示各導電型的雜質濃度的相對性的高低。亦即n+是表示比n更相對性地n型的雜質濃度高，n-是表示比n更相對性地n型的雜質濃度低。並且，p+是表示比p更相對性地p型的雜質濃度高，p-是表示比p更相對性地p型的雜質濃度低。另外，有時將n+型，n-型僅記載成n型，將p+型，p-型僅記載成p型。
(第1實施形態)
本實施形態的半導體裝置是具備：具有第1及第2面之n型的SiC基板；被設於SiC基板的第1面側之n型的SiC層；被形成於SiC層的表面之p型的第1SiC領域；及 被形成於第1SiC領域的表面之n型的第2SiC領域。
而且，具備p型的第3SiC領域，其係形成於第1SiC領域的表面，含有p型雜質及n型雜質，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比(濃度D/濃度A)是大於0.33，小於0.995，構成上述組合的元素A的濃度是1×1018cm-3以上1×1022cm-3以下。
更具備：連續性地形成於SiC層，第1SiC領域的表面之閘極絕緣膜，及形成於閘極絕緣膜上的閘極電極，及形成於第2SiC領域及第3SiC領域上的第1電極，及形成於SiC基板的第2面側的第2電極。
圖1是表示本實施形態的半導體裝置的MOSFET的構成的模式剖面圖。此MOSFET(Metal Oxide Semiconductor Field Effect Transistor)100是例如以離子注入來形成p阱及源極領域之Double Implantation MOSFET(DIMOSFET)。
此MOSFET100是具備：具有第1及第2面的SiC基板(碳化矽基板)12。在圖1中，所謂第1面是圖的上側的面，所謂第2面是圖的下側的面。此SiC基板12是例如4H-SiC的SiC基板(n基板)，其係含雜質濃度1×1018~1×1019cm-3程度之例如N(氮)作為n型雜質。
在此SiC基板12的第1面上，例如形成有n型雜質的雜質濃度5×1015~2×1016cm-3程度的n型的SiC層(n-SiC層)14。n-SiC層14的膜厚是例如5~10μm程度。
在n-SiC層14的一部分表面是形成有p型雜質的雜質濃度5×1015~1×1017cm-3程度的p型的第1SiC領域(p阱領域)16。p阱領域16的深度是例如0.6μm程度。p阱領域16是具有作為MOSFET100的通道領域的機能。
在第1SiC領域(p阱領域)16的一部分表面，例如形成有n型雜質的雜質濃度1×1018~1×1022cm-3程度的n+型的第2SiC領域(源極領域)18。源極領域18的深度是比第1SiC領域(p阱領域)16的深度更淺，例如0.3μm程度。
並且，在第1SiC領域(p阱領域)16的一部分表面，於n+型的第2SiC領域(源極領域)18的側方，例如形成有p型雜質的雜質濃度1×1018~1×1022cm-3程度的p+型的第3SiC領域(p阱接觸領域)20。p阱接觸領域20的深度是比第1SiC領域(p阱領域)16的深度更淺，例如0.3μm程度。
p+型的第3SiC領域(p阱接觸領域)20是被共摻雜p型雜質及n型雜質。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)的組 合(第1組合)，B(硼)與P(磷)的組合(第2組合)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995，構成上述組合的元素A的濃度是1×1018cm-3以上1×1022cm-3以下。
例如，Al(鋁)，Ga(鎵)或In(銦)與N(氮)的第1組合時，即使元素A為由Al(鋁)，Ga(鎵)或In(銦)所選的1種元素也無妨。並且，即使以Al(元素A1)及Ga(元素A2)等的2種元素，或Al(元素A1)，Ga(元素A2)，In(元素A3)的3種元素所構成也無妨。複數的元素時，可想像將2種或3種的元素合起來構成組合的元素A，只要上述元素D的濃度對於元素A的濃度的比，元素A的濃度的條件滿足即可。
並且，亦可第1組合及第2組合的兩者共存。但，上述元素D的濃度對於元素A的濃度的比，元素A的濃度的條件是必須至少以構成第1組合或第2組合的任一方的元素來使滿足。換言之，第1組合及第2組合是必須個別地滿足元素比，元素濃度。這是因為在第1組合的雜質與第2組合的雜質之間未形成有之後詳述的三量體。
例如，Al為1×1018cm-3，Ga為1×1018cm-3，N為1×1018cm-3時，N/(Al+Ga)=0.5，Al+Ga為2×1018cm-3，因此元素比，濃度皆是實施形態的範圍內。
又，例如，B為4×1018cm-3，P為1×1018cm-3 ，N為1×1018cm-3時，只著眼於第2組合的B及P。於是，P/B=0.25，未滿足元素比，為實施形態的範圍外。
又，例如，Al為5×1017cm-3，B為5×1017cm-3，N為2.5×1017cm-3，P為2.5×1017cm-3時，若以第1組合來看，則N/Al=0.5，比的條件是滿足，但Al的濃度未滿1×1018cm-3。若以第2組合來看，則P/B=0.5，比的條件是滿足，但B的濃度未滿1×1018cm-3。因此，第1及第2組合皆未個別地滿足元素比，元素濃度，因此為實施形態的範圍外。
另外，本實施形態並非是排除含有上述例示以外的元素者作為p型雜質或n型雜質。以下，舉元素A為Al(鋁)，元素D為N(氮)的情況為例進行說明。
在n-SiC層14及第1SiC領域(p阱領域)16的表面具有連續性地形成跨越該等的領域及層的閘極絕緣膜28。閘極絕緣膜28是例如可適用SiO2膜或high-k絕緣膜。
而且，在閘極絕緣膜28上是形成有閘極電極30。閘極電極30是例如可適用多晶矽等。在閘極電極30上，例如形成有以SiO2膜所形成的層間絕緣膜32。
被閘極電極下的第2SiC領域(源極領域)18及n-SiC層14所夾的第1SiC領域16是具有作為MOSFET100的通道領域的機能。
而且，具備與第2SiC領域(源極領域)18及第3SiC領域(p阱接觸領域)20電性連接之導電性的第 1電極(源極．p阱共通電極)24。第1電極(源極．p阱共通電極)24是例如以Ni(鎳)的障壁金屬層24a及障壁金屬層24a上的Al的金屬層24b所構成。Ni的障壁金屬層24a與Al的金屬層24b是亦可藉由反應來形成合金。
並且，在SiC基板12的第2面側是形成有導電性的第2電極(汲極電極)36。第2電極(汲極電極)36是例如Ni。
另外，在本實施形態中，n型雜質是例如N(氮)或P(磷)為理想，但亦可適用As(砷)等。並且，p型雜質是例如Al(鋁)為理想，但亦可適用B(硼)，Ga(鎵)，In(銦)等。
以下，詳述有關本實施形態的作用及效果。
根據發明者們的檢討的結果，可知藉由對於SiC共摻雜p型雜質(p型摻雜劑)的Al，及n型雜質(n型摻雜劑)的N，可使產生Al與N的配對。在此配對狀態中，載子會被補償，載子會形成零的狀態。
圖2及圖3是說明共摻雜的作用的圖。圖2為n型SiC的情況，圖3為p型SiC的情況。若根據發明者們進行的第一原理計算，則在SiC中，Al是在Si(矽)位置，N是在C(碳)位置，以Al和N能夠鄰接的方式進入下，作為晶系明顯安定化。
亦即，如圖2及圖3所示般，相較於Al和N未結合形成零散的狀態，在Al和N結合形成Al-N對構 造下，能量形成2.9eV安定。當Al量與N量一致時，兩者全部形成對構造的狀態是最安定。
在此，第一原理計算是利用超軟膺勢位能(Ultra-soft Pseudopotential)的計算。超軟膺勢位能是依據Vanderbilt們所開發的虛位能的一種。例如，晶格定數是在1%以下的誤差，具備可實現實驗值的高精度。導入雜質(摻雜劑)，進行構造緩和，計算安定狀態的全能量。在變化的前後比較晶系的全能量下，判定任一的構造是否為安定狀態。在安定狀態中可顯示在能帶隙中雜質的能階位於哪個能量位置。
如圖2所示般，當N比Al更多存在時，亦即，n型SiC的情況，多餘地某N進入Al-N對構造的附近的C位置，成為N-Al-N的三量體下，明顯晶系更安定化。由第一原理計算，在成為三量體下，相較於對構造與N分別存在時，晶系會形成0.3eV安定。
同樣，如圖3所示般，當Al比N更多存在時，亦即p型SiC的情況，多餘地某Al進入Al-N對構造的附近的Si位置，成為Al-N-Al的三量體下，明顯更安定化。由第一原理計算，在成為三量體下，相較於Al-N對構造與Al分別存在時，晶系形成0.4eV安定。
其次，考察有關Al及N以外的摻雜劑的組合。舉針對B(硼)及N(氮)的情況來進行計算時為例說明計算結果。
B是進入Si位置，N是進入C位置。若根據 第一原理計算，則可知B-N-B，或，N-B-N的三量體構造是無法形成。亦即，B-N的對構造雖被形成，但若B或N來到附近，則晶系的能量會變高。因此，多餘的B或N是獨立存在於離開對構造，晶系較為能量安定。
若根據第一原理計算，則一旦多餘的B形成三量體，則相較於B-N對與B獨立存在時，晶系的能量高0.5eV。並且，一旦多餘的N形成三量體，則相較於B-N對與N獨立存在時，晶系的能量高0.3eV。因此，任一情況皆是若形成三量體，則晶系會形成能量不安定。
圖4是說明共摻雜的作用的圖。在圖4是顯示各元素的共有結合半徑。越朝圖的右手上方，共有結合半徑越小，越朝左手下方，共有結合半徑越大。
B與N的情況，一旦形成三量體，則會形成不安定是因為共有結合半徑的大小。B的共有結合半徑是比Si的共有結合半徑小，且N的共有結合半徑是比C的共有結合半徑小。因此，一旦B進入Si位置，N進入C位置，則應變積蓄無法形成三量體。
成為摻雜劑的p型雜質與n型雜質的組合，除了「共有結合半徑比Si大的元素(Al，Ga，In)」與「共有結合半徑比C小的元素(N)」的組合，或相反的，「共有結合半徑比C大的元素(B)」與「共有結合半徑比Si小的元素(P)」的組合時以外，明確無法形成三量體。
由於B，P的共有結合半徑是位於Si的共有 結合半徑與C的共有結合半徑的中間，因此B及P是Si位置，C位置的哪邊皆可進入。但，其他的雜質(Al，Ga，In，N，As)基本上是偏向一方的位置。可想像Al，Ga，In，As是進入Si位置，N是進入C位置。
而且，兩雜質皆進入Si位置或皆進入C位置時是不必考慮。這是因為若p型雜質及n型雜質未來到最接近，則應變緩和難。因此，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合(元素A與元素D)在(Al與N)，(Ga與N)，(In與N)，(B與P)的4個組合以外是難以形成三量體。
此對構造或三量體構造是若原子間無互相作用則無法形成。第一原理計算之4H-SiC構造中的雜質能階(摻雜劑能階)是若晶格單位在c軸方向有10個程度，則互相作用會不見，雜質能階會成為平坦的狀態。亦即，分散會被充分地抑制，形成10meV等級程度。
亦即，可想像雜質間的距離為10nm以上是幾乎無互相作用。因此，為了具有雜質彼此間的互相作用，最好雜質濃度為1×1018cm-3以上。
此值是SiC材料已被形成時，成為藉由離子注入等來形成局部的雜質的分布時所望的雜質濃度的下限。
另外，為了在半導體SiC顯示共摻雜所產生的效果，而需要將n型雜質濃度與p型雜質濃度的比率形成特定的範圍的比率。在之後記述的製造方法中，以藉由 離子植入所導入的n型，p型的各個雜質的比率能夠形成上述特定的範圍的比率之方式，從最初導入為重要。雖達到互相作用的範圍小，未滿10nm，但只要位於其範圍，便可藉由彼此的引力來形成三量體。而且，因為引力發生作用，所以可想像雜質的活化退火的溫度能從不共摻雜時的1700℃-1900℃低溫化成1500℃-1800℃。
但，形成此三量體最好的雜質濃度是在來自CVD(Chemical Vapor Deposition)法等之氣相的結晶成長等中可使降低。這是因為可使原料在表面流動，所以雜質彼此間的互相作用即使低濃度也容易產生。
在氣相成長中，可形成三量體的雜質濃度的領域為1×1015cm-3以上1×1022cm-3以下，比離子注入還要擴大。氣相成長是亦可將SiC的雜質濃度形成例如1×1016cm-3程度薄，亦可例如形成1×1021cm-3程度濃。特別是濃度薄的領域是利用離子注入的形成困難。因此，特別是在濃度薄的領域中，利用氣相成長之雜質領域的形成為有效。而且，在氣相成長中，亦可形成被共摻雜之例如5nm程度的極薄膜。
並且，氣相成長是亦有在雜質的濃度濃的領域，結晶中的缺陷不易產生的優點。亦即，在離子注入中，隨著導入的雜質量變大，結晶中的缺陷量增大，利用熱處理等的回復也成為困難。氣相成長是在成長中形成三量體，雜質導入所造成的缺陷也難發生。由此觀點，例如，在雜質濃度為1×1019cm-3以上，甚至1×1020cm-3以上 的領域，利用氣相成長之雜質領域的形成為有效。
如此，氣相成長是具有在離子注入所無法取得的效果。不過，在離子注入是可形成局部地被共摻雜的雜質領域。並且，可低成本形成被共摻雜的雜質領域。因此，只要按照必要性，分開使用氣相成長及離子注入即可。
在來自氣相的結晶成長時，形成三量體的情況，最好p型及n型的雜質濃度是1×1015cm-3以上。而且，由三量體形成容易的觀點來看，雜質濃度是1×1016cm-3以上更理想。
其次，雖為雜質濃度的上限，但在形成三量體時，也有可能超越不形成三量體時的固溶限。因為一旦製作三量體，則結晶中的應變會被緩和，雜質容易被固溶。
不形成三量體時的雜質的固溶限是N的情況為1019cm-3等級，Al的情況也為1021cm-3等級。其他的雜質是大概為1021cm-3等級程度。
雜質為一種類的情況，偏向雜質的大小為小的側或大的側。因此，應變會被蓄積，雜質難進入晶格點，無法活化。特別是在離子注入中形成缺陷多，因此格外固溶限變低。
但，只要形成三量體，則Al及N皆可導入至1022cm-3等級程度。在(Al與N)，(Ga與N)，(In與N)，(B與P)的4個組合中，藉由形成三量體，可 緩和應變，因此固溶限的擴大成為可能。其結果，雜質的固溶限的擴大可至1022cm-3等級。
當雜質為B，Al，Ga，In，P時，在1×1020cm-3以上，特別是6×1020cm-3以上，形成應變多，缺陷大量進入的狀態。其結果，片電阻或比電阻是成為非常大的值。
但，若藉由p型雜質與n型雜質的共摻雜，即使是在如此雜質濃度高的領域，缺陷還是可抑制。
雜質為N時，固溶限會更小一位數，為2×1019cm-3程度。若根據第一原理計算，則可想像是因為惰性的晶格間N的缺陷發生。
N濃度的上限為1019cm-3等級，但藉由形成三量體，大幅度擴大至1022cm-3等級。以往，在形成高濃度摻雜的n型領域時，無法使用氮，例如將P設為1020cm-3程度，藉由離子注入來形成。但，若利用本實施形態，則可例如以能夠將N導入2×1020cm-3，將Al導入1×1020cm-3的方式，利用氮來形成高濃度摻雜的n型領域。亦即，以往是使用氮本身困難，但此形成可能。
以上，將p型雜質及n型雜質雙方皆導入，且適當地選擇共有結合半徑的組合，藉此可形成上述的三量體。而且，構造安定化，而可降低應變。
其結果，(1)各雜質容易進入晶格點。(2)製程的低溫化成為可能。至少100℃程度的低溫化可期待。(3)活化可能的雜質量(上限的擴大)會增 加。(4)可形成三量體，或對構造之類的安定構造。以此構造來賺取熵，結晶缺陷量會降低。(5)由於三量體安定，所以在連結p型雜質與n型雜質的鍵結的周圍旋轉變難，構造會固定化。因此，通電破壞耐性會大幅度提升。例如，只要在pn結合的p型雜質領域，n型雜質領域的至少一部分導入三量體構造，便可避免高電阻化。其結果，可抑制在僅一定量流動電流時必要的施加電壓(Vf)會增加之劣化現象(Vf劣化)。
以上，顯示藉由共摻雜p型雜質的Al及n型雜質的N，可使產生Al與N的配對。而且，此時，使受體能階(acceptor level)及施體能階(donor level)皆能形成淺的情形，藉由第一原理計算可明確。
圖5，圖6是共摻雜的作用的說明圖。圖5是n型SiC的情況，圖6是p型SiC的情況。○是能階未以電子填埋的空能階，●是能階為電子填埋的狀態。
施體能階變淺的理由，如圖5所示般，因為藉由受體的Al之位於的傳導帶的內側的空的能階與N的施體能階互相作用，施體能階會被拉起。同樣，受體能階變淺的理由，如圖6所示般，因為藉由施體的N之位於價電子帶的內側的電子埋後的能階與Al的受體能階互相作用，受體能階會被拉下。
一般，n型雜質的N或P(磷)是形成42meV~95meV的深施體能階。p型雜質的B，Al，Ga，In是形成160meV~300meV的非常深受體能階。相對的，若形成 三量體，則在n型雜質是可形成35meV以下的施體能階，在p型雜質是可形成100meV以下的受體能階。
三量體完全形成的最佳狀態是在n型的N或P大約成為20meV程度，在p型的B，Al，Ga，In是成為40meV程度。由於如此形成淺能階，所以活化後的多數雜質會成為載子(自由電子，自由電洞)。因此，相較於體電阻(bulk resistance)不進行共摻雜時，相差懸殊地低電阻化。
n型SiC的情況，有助於載子發生的施體能階(donor level)為40meV以下，與不共摻雜的情況作比較，電阻會降低。並且，在35meV以下，電阻約一位數降低，20meV以下，電阻約兩位數降低。但，亦包含應變緩和效果，摻雜上限擴大效果等。
p型SiC的情況，有助於載子發生的受體能階為150meV以下，與不共摻雜的情況作比較，電阻會降低。並且，在100meV以下，電阻約一位數降低，40meV以下，電阻約兩位數降低。但，亦包含應變緩和效果，摻雜上限擴大效果等。
Al濃度與N濃度一致時(N：Al=1：1)，即使有淺能階，也會因為無載子，所以形成絕緣體。僅Al濃度與N濃度的差分，載子存在。形成低電阻的半導體是需要濃度差。
N濃度比Al濃度更多時(N濃度>Al濃度)，藉由互相作用，形成Al-N對後剩餘的N也會再置換Al-N 對的附近的C而安定化。因此，形成淺施體能階。並且，因為應變也緩和，所以比不形成三量體的情況更能增加N的濃度。
圖7是表示n型SiC的情況的Al和N的濃度與片電阻的關係的圖。N濃度是2×1020cm-3。以單體來導入N時，即使放入1×1019cm-3以上，片電阻還是無法降低。其值大概為300Ω/□。
至N濃度：Al濃度從1：1形成2：1為止，不會應變，可形成三量體，進入淺施體能階的載子電子數會增加。因此，片電阻會急劇地降低。
然後，到達2：1時，由於可使用最大量的載子，因此成為片電阻最低的狀態。片電阻是如圖7所示般，可降低至1.5Ω/□程度。往n型SiC的接觸電阻亦可藉由形成N濃度：Al濃度=2：1，且使N濃度與Al濃度的差分從1020cm-3增加成1022cm-3，而使能從10-5Ωcm3程度降低至10-7Ωcm3程度。
而且，一旦N濃度的比例比2：1還上升，則原來的深施體能階會藉由比N濃度：Al濃度=2：1還過剩的N而形成。然後，此施體能階會接受載子電子，藉由三量體而形成的淺施體能階會成空。因為偏離N濃度：Al濃度=2：1的部分的N是接近以單體來導入的情況，所以應變的緩和困難。因此，如圖7所示般，片電阻會急劇地增加。
在圖7中顯示以不共摻雜Al時將n型雜質的 N(氮)放入至固溶限附近時的片電阻(此情況是約300Ω/□)作為比較對象，偏離N濃度：Al濃度=2：1時片電阻的值如何變化。
以形成三量體構造的Al濃度/N濃度=0.5為中心來思考。將Al濃度/N濃度設為0.47以上，0.60(8×1019cm-3以上的載子成為100%自由載子)以下時，亦即，相對於n型雜質，將p型雜質放入47%~60%時，與不共摻雜Al時的片電阻作比較，成為掉落2位數的片電阻，非常有效。在未滿0.5，淺能階或減少，且應變會進入，因此自由載子數會減少，在0.47程度，成為相當8×1019cm-3的載子。
由此將幅度擴大至兩側，而將Al濃度/N濃度設為0.45以上，0.75(5×1019cm-3以上的載子成為100%自由載子)以下時，亦即，相對於N，將Al放入45%~75%時，由掉落2位數成為其3倍程度的大小。在未滿0.5，淺能階會減少，且應變會進入，因此自由載子數會減少，在0.45程度，成為相當5×1019cm-3的載子。更將幅度擴大至兩側，而使Al濃度/N濃度形成比0.40大，比0.95(1×1019cm-3以上的載子成為100%自由載子)小時，亦即，相對於N，將Al放入40%~95%時，成為掉落1位數的片電阻。在未滿0.5，淺能階會減少，且應變會進入，因此自由載子數會減少，在0.40程度，成為相當1×1019cm-3的載子。
相對於N，將Al放入50%以上的側特性較佳 是因為應變充分緩和。相對於1個的Al，2個的N群組化而形成三量體的狀態為50%的狀態。未滿50%時，加入形成三量體的狀態，更存在多餘的N。亦即，因為有未形成三量體的N，所以該部分應變會積存。未形成三量體的N等於以單體進入，馬上到達應變的界限。如此，當Al的量低於50%時，應變會急劇地發生，晶格缺陷會增加。因此，相較於應變可緩和的50%以上的情況，未滿50%是片電阻會急劇地惡化。
另外，Al濃度/N濃度=0.995，載子數形成與不共摻雜時大致同等。2×1020cm-3的0.5%的1×1018cm-3以上的載子會成為100%自由載子，所以可實現以往的氮摻雜的片電阻。因此，片電阻會形成與不共摻雜時大概一致。並且，Al濃度/N濃度=0.33，亦即，N濃度：Al濃度=3：1的情況，載子電子全部不是被藉由三量體所形成的淺施體能階接收，而是被以剩餘的N所形成的深施體能階接收。因此，片電阻會形成與不共摻雜時大概一致。電阻藉由共摻雜來降低是使Al濃度/N濃度形成比0.33大，比0.995小時，亦即，相對於N，將Al放入33%~99.5%時。若連誤差也考慮，則思考成比33%大，未滿100%即可。
當Al濃度比N濃度更多時(Al濃度>N濃度)，藉由互相作用，形成Al-N對後剩餘的Al也會再置換Al-N對的附近的Si而安定化。因此，形成淺受體能階。並且，應變也緩和，比不形成三量體時更能增加Al 的濃度。此情況也與N濃度>Al濃度的情況同樣思考即可。
圖8是表示p型SiC的情況的N和Al的濃度與片電阻的關係的圖。Al濃度是設為2×1020cm-3。
至Al濃度：N濃度從1：1形成2：1為止，不會應變，可形成三量體，進入淺受體能階的載子電洞數會增加。因此，片電阻會降低。
然後，到達2：1時，由於可使用最大量的載子，因此成為片電阻最低的狀態。片電阻是如圖8所示般，可降低至40Ω/□程度。往p型SiC的接觸電阻亦可藉由形成Al濃度：N濃度=2：1，且使Al濃度與N濃度的差分從1020cm-3增加成1022cm-3，而使能從10-5Ωcm3程度降低至10-7Ωcm3程度。
而且，一旦Al濃度的比例比2：1還上升，則原來的深施體能階會藉由比Al濃度：N濃度=2：1還過剩的Al而形成。然後，此施體能階會接受載子電洞，藉由三量體而形成的淺施體能階會以電子填埋。因為偏離Al濃度：N濃度=2：1的部分的Al是接近以單體來導入的情況，所以應變的緩和困難。因此，如圖8所示般，片電阻會急劇地增加。
在圖8中顯示以不共摻雜N時將p型雜質的Al(鋁)放入至固溶限附近時的片電阻(此情況是約10KΩ/□)作為比較對象，偏離Al濃度：N濃度=2：1時片電阻的值如何變化。
以形成三量體構造的N濃度/Al濃度=0.5為中心來思考。將N濃度/Al濃度設為0.47以上，0.60(8×1019cm-3以上的載子成為100%自由載子)以下時，亦即，相對於p型雜質，將n型雜質放入47%~60%時，與不共摻雜N時的片電阻作比較，成為掉落2位數的片電阻，非常有效。在未滿0.5，淺能階或減少，且應變會進入，因此自由載子數會減少，在0.47程度，成為相當8×1019cm-3的載子。
由此將幅度擴大至兩側，而將N濃度/Al濃度設為0.45以上，0.75(5×1019cm-3以上的載子成為100%自由載子)以下時，亦即，相對於Al，將N放入45%~75%時，由掉落2位數成為其3倍程度的大小。在未滿0.5，淺能階會減少，且應變會進入，因此自由載子數會減少，在0.45程度，成為相當5×1019cm-3的載子。更擴大幅度，而使N濃度/Al濃度形成比0.40大，比0.95(1×1019cm-3以上的載子成為100%自由載子)小時，亦即，相對於Al，將N放入40%~95%時，成為掉落1位數的片電阻。在未滿0.5，淺能階會減少，且應變會進入，因此自由載子數會減少，在0.40程度，成為相當1×1019cm-3的載子。
相對於Al，將N放入50%以上的側特性較佳是因為應變充分緩和。對於此，當N未滿50%時，相對於1個的N，2個的Al群組化而形成三量體的狀態為50%的狀態，其處更存在Al。亦即，因為有未形成三量體的 Al，所以該部分應變會積存。如此，低於50%時，應變會急劇地發生，晶格缺陷會增加。因此，相較於應變可緩和的50%以上的情況，未滿50%是片電阻會急劇地惡化。
另外，N濃度/Al濃度=0.995，載子數形成與不共摻雜時大致同等。2×1020cm-3的0.5%的1×1018cm-3以上的載子會成為100%自由載子，所以可實現以往的Al摻雜的片電阻。因此，片電阻會形成與不共摻雜時大概一致。並且，N濃度/Al濃度=0.33，亦即，Al濃度：N濃度=3：1的情況，載子電子全部不是被藉由三量體所形成的淺施體能階接收，而是被以剩餘的Al所形成的深施體能階接收。因此，片電阻會形成與不共摻雜時大概一致。因此，可取得共摻雜的電阻降低效果是使N濃度/Al濃度形成比0.33大，比0.995小時，亦即，相對於Al，將N放入33%~99.5%時。若連誤差也考慮，則思考成比33%大，未滿100%即可。
不共摻雜時，使用1×1018cm-3以下的低濃度的雜質之低電阻SiC半導體材料難存在。但，若藉由共摻雜，則在形成三量體之下，淺能階會被形成，載子數會增加。因此，即使少量的雜質也可低電阻化。
如以上般，藉由以適當的比例來共摻雜p型雜質及n型雜質，可取得至少2個顯著的效果。
第一，應變會緩和，可形成應變少的SiC。相較於不共摻雜的情況，應變會變少，缺陷少，可導入更多的雜質。亦即，可提高雜質的固溶限。因此，片電阻會降 低，比電阻會降低，接觸電阻會降低。無論是離子注入法或是磊晶成長法，缺陷會變少，因此雜質的高劑量化成為可能。
第二，可形成淺能階。與不共摻雜的情況作比較，僅使用少的雜質，便可作成低電阻的材料。或，在同雜質量的情況，可相差懸殊地取得小的片電阻。想像可在磊晶成長形成的低劑量的領域時，不利用共摻雜的情況，造成高電阻。但，若利用共摻雜，則可形成低電阻的SiC。藉此，可製造更低ON電阻的SiC半導體裝置。
本實施形態的MOSFET100是在p+型的第3SiC領域(p阱接觸領域)20中共摻雜p型雜質例如Al及n型雜質例如N。藉此，p+型的第3SiC領域20的片電阻及比電阻會被降低。並且，第3SiC領域20與第1電極24之間的接觸電阻會被降低。因此，p阱電位(通道電位)安定，高性能的MOSFET100會被實現。
並且，藉由形成三量體，可實現結晶構造安定，結晶缺陷減少，洩漏電流降低的MOSFET100。而且，可實現結晶構造安定，通電破壞耐性佳的MOSFET100。特別是被裝入MOSFET100的本體二極體對於通電劣化成為高可靠者。
通電劣化是有發生3C構造的結晶缺陷而高電阻化的模式。若為本實施形態的共摻雜構造，則由於結晶安定，所以此模式不會顯現。因此，可形成不會顯現高電阻化模式之高可靠的本體二極體(Body Diode)。
在第3SiC領域20中含有的p型雜質的濃度是1×1018cm-3以上1×1022cm-3以下。因為一旦低於此範圍，則特別是在以離子注入來進行共摻雜時，p型雜質與n型雜質的互相作用會不易產生，恐有三量體未被形成之虞。並且，超過此範圍難以使p型雜質固溶。
由充分降低第3SiC領域20的片電阻或比電阻，及第3SiC領域20與第1電極24之間的接觸電阻，使實現p阱電位之充分的安定的觀點來看，在第3SiC領域20中含有的p型雜質的濃度是1×1020cm-3以上更佳。
在將第3SiC領域20的p型雜質設為元素A，且將n型雜質設為元素D時，由充分降低第3SiC領域20的片電阻或比電阻，及第3SiC領域20與第1電極24之間的接觸電阻，使實現p阱電位之充分的安定的觀點來看，元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995。又，元素D的濃度對於元素A的濃度的比最好是大於0.40，小於0.95。並且，更理想是0.45以上0.75以下。而且，更加理想是0.47以上0.60以下。
元素D的濃度對於元素A的濃度的比是例如可藉由SIMS(Secondary Ion Microprobe Spectrometry)來求取元素A，元素D各個的濃度而算出。
在將第3SiC領域20的p型雜質設為元素A，且將n型雜質設為元素D時，由降低片電阻或比電阻的觀點來看，最好有助於元素A的載子發生之受體能階為150meV以下。並且，更理想是100meV以下，更加理想 是40meV以下。
元素A的受體能階是例如可藉由測定第3SiC領域20的片電阻或比電阻，或第3SiC領域20與第1電極24之間的接觸電阻的活化能量來求取。
由充分降低第3SiC領域20的片電阻或比電阻，及第3SiC領域20與第1電極24之間的接觸電阻，使實現p阱電位之充分的安定的觀點來看，最好p型雜質及n型雜質的大部分是形成三量體。因此，最好元素D的90%以上為位於元素A的最接近的晶格位置。若元素D的90%以上為位於元素A的最接近的晶格位置，則可視為p型雜質及n型雜質的大部分(可形成三量體之中的90%以上)會形成三量體。
元素D之中，位於元素A的最接近的晶格位置的元素的比例是例如可藉由使用XPS(X-ray Photoelectron Spectroscopy)來分析元素A與元素D的結合狀態而求取。
其次，說明有關本實施形態的半導體裝置的製造方法。
本實施形態的半導體裝置的製造方法是在SiC中離子注入p型雜質及n型雜質而形成p型SiC領域。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合。而且，構成上述組合的元素D的劑量對於元素A的 劑量的比是大於0.33，小於0.995。並且，離子注入n型雜質時的投影範圍(projected range)(Rp)相對於離子注入p型雜質時的投影範圍(Rp)是位於90%以上110%以下的範圍。而且，將構成p型SiC領域的上述組合的元素A的濃度設為1×1018cm-3以上1×1022cm-3以下。
圖9是舉例表示本實施形態的半導體裝置的製造方法的工程流程圖。圖10~圖14是表示本實施形態的半導體裝置的製造方法的模式剖面圖。
如圖9所示般，半導體裝置的製造方法是具備：n-SiC層形成(步驟S100)，p型雜質離子注入(步驟S102)，n型雜質離子注入(步驟S104)，p型雜質離子注入(步驟S106)，n型雜質離子注入(步驟S108)，退火(步驟S110)，閘極絕緣膜形成(步驟S112)，閘極電極形成(步驟S114)，層間膜形成(步驟S116)，第1電極形成(步驟S118)，第2電極形成(步驟S120)及退火(步驟S122)。
首先，準備4H-SiC的低電阻的n型的SiC基板12，其係以P(磷)或N(氮)作為n型雜質，含雜質濃度5×1018cm-3程度，例如厚度300μm。
在步驟S100中，於SiC基板12的一方的面上，藉由磊晶成長法，使厚度為10μm程度的高電阻的n-SiC層14磊晶成長，其係例如以N作為n型雜質，含雜質濃度1×1016cm-3程度。
然後，藉由光微影及蝕刻的圖案化，例如形 成SiO2的第1遮罩材42。在步驟S102中，使用此第1遮罩材42作為離子注入遮罩，將p型雜質的Al予以離子注入至n-SiC層14，形成第1SiC領域(p阱領域)16(圖10)。
然後，藉由光微影及蝕刻的圖案化，例如形成SiO2的第2遮罩材44。在步驟S104中，使用此第2遮罩材44作為離子注入遮罩，將n型雜質的N予以離子注入至n-SiC層14，形成第2SiC領域(源極領域)18(圖11)。
然後，藉由光微影及蝕刻的圖案化，例如形成SiO2的第3遮罩材46。在步驟S106中，使用此第3遮罩材46作為離子注入遮罩，將p型雜質的Al予以離子注入至n-SiC層14，形成第3SiC領域(p阱接觸領域)20(圖12)。
而且，在步驟S108中，同樣使用第3遮罩材46作為離子注入遮罩，在p阱接觸領域20離子注入n型雜質的N(圖13)。
如此，在步驟S106及步驟S108，藉由離子注入來共摻雜p型雜質及n型雜質而形成p阱接觸領域20。在此是以Al作為p型雜質，以N作為n型雜質，但在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合。
並且，為了p阱接觸領域20的p型雜質與n型雜質互相作用來形成三量體，最好離子注入後的p型雜質的分布與n型雜質的分布在膜厚方向的各位置，施以一定比例者為大略一致。亦即，以在各位置p型雜質與n型雜質能夠形成一定的比例(例如Al量：N量=2：1)之方式估計注入條件。
因此，使離子注入n型雜質時的投影範圍(Rp)相對於離子注入p型雜質時的投影範圍(Rp)形成位於90%以上110%以下的範圍。而且，最好位於95%以上105%以下的範圍。
在SiC中的雜質的擴散長與Si中等作比較較小。因此，即使改變p型雜質及n型雜質的雙方的投影範圍(Rp)，在複數的投影範圍(Rp)進行分割成多階段的離子注入，形成p阱接觸領域20也無妨。藉此，可形成深度方向的雜質濃度分布更均一的p阱接觸領域20。
並且，由降低p阱接觸領域20的片電阻或比電阻的觀點來看，n型雜質之N的劑量對於p型雜質之Al的劑量的比是大於0.33大，小於0.995。
並且，藉由p型雜質與n型雜質的互相作用，降低p阱接觸領域20的片電阻或比電阻的觀點，將離子注入時的劑量控制成p型雜質的Al的濃度會成為1×1018cm-3以上1×1022cm-3以下。
在步驟S110中，藉由離子注入來共摻雜p型雜質及n型雜質而形成p阱接觸領域20之後，進行活化 用的退火。此退火是例如使用氬(Ar)氣體作為環境氣體，且使用加熱溫度1600℃，加熱時間30分鐘的條件。此時，被導入至SiC內部的雜質的活化是可實現，但擴散是些微。
在步驟S112中，例如，SiO2膜的閘極絕緣膜28會藉由CVD(Chemical Vapor Deposition)法或熱氧化法來形成。而且，在步驟S114中，於閘極絕緣膜28上，例如，形成有多晶矽的閘極電極30。而且，在步驟S116中，於閘極電極30上，例如，形成有SiO2膜的層間絕緣膜32(圖14)。
然後，在步驟S118，形成被電性連接至第2SiC領域(源極領域)18及第3SiC領域(p阱接觸領域)20之導電性的第1電極(源極．p阱共通電極)24。 第1電極(源極．p阱共通電極)24是例如藉由Ni(鎳)與Al的濺射來形成。
步驟S120是在n-SiC基板12的第2面側形成導電性的第2電極(汲極電極)36。第2電極(汲極電極)36是例如藉由Ni的濺射來形成。
在步驟S122中，為了降低第1電極24與第2電極36的接觸電阻，而進行低溫的退火。退火是例如在氬氣體環境，於400℃進行。
藉由以上的製造方法，形成圖1所示的MOSFET100。
若根據本實施形態的製造方法，則在p+型的 第3SiC領域(p阱接觸領域)20中共摻雜p型雜質例如Al與n型雜質例如N。因此，p+型的第3SiC領域20的片電阻或比電阻會被降低。並且，第3SiC領域20與第1電極24之間的接觸電阻會被降低。因此，p阱電位(通道電位)安定，可製造高性能的MOSFET100。
並且，藉由p型雜質與n型雜質的共摻雜，各雜質容易進入晶格點。因此，相較於不共摻雜的情況，可使步驟S110的活化退火的溫度低溫化。
並且，藉由三量體或對構造的形成，結晶構造會安定化，亦可抑制離子注入時形成的結晶缺陷延伸至SiC中所引起的特性劣化。
(第2實施形態)
本實施形態的半導體裝置是除了在n+型的第2SiC領域也共摻雜有p型雜質及n型雜質的點以外，與第1實施形態同樣。因此，有關與第1實施形態重複的內容是省略記述。
本實施形態的半導體裝置是在圖1的MOSFET100中，於n+型的第2SiC領域(源極領域)18中共摻雜p型雜質及n型雜質。而且，在將第2SiC領域(源極領域)18中的p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合。例如，元素A為Al，元素D為N。
本實施形態的MOSFET是在n+型的第2SiC領域(源極領域)18中共摻雜p型雜質例如Al及n型雜質例如N。藉此，n+型的第2SiC領域(源極領域)18的片電阻或比電阻會被降低。並且，第2SiC領域(源極領域)18與第1電極24之間的接觸電阻會被降低。因此，可實現一種除了第1實施形態的效果以外，ON電阻會降低，且高性能的MOSFET100。
在第2SiC領域(源極領域)18中含有的n型雜質的濃度是1×1018cm-3以上1×1022cm-3以下。因為一旦低於此範圍，則特別是在以離子注入來進行共摻雜時，p型雜質與n型雜質的互相作用不會產生，恐有三量體未被形成之虞。並且，超過此範圍難以使p型雜質固溶。
由充分降低第2SiC領域(源極領域)18的片電阻或比電阻，及第2SiC領域(源極領域)18與第1電極24之間的接觸電阻，使ON電阻降低的觀點來看，在第2SiC領域(源極領域)18中含有的n型雜質的濃度，最好是1×1020cm-3以上。
在將第2SiC領域(源極領域)18的p型雜質設為元素A，且將n型雜質設為元素D時，由取得根據共摻雜的效果的觀點來看，元素A的濃度對於元素D的濃度的比為大於0.33，小於0.995。並且，由充分降低第2SiC領域(源極領域)18的片電阻或比電阻，及第2SiC領域(源極領域)18與第1電極24之間的接觸電阻，使ON電阻降低的觀點來看，最好元素A的濃度對於元素D 的濃度的比為大於0.40，小於0.95。並且，更理想是0.45以上0.75以下。而且，更加理想是0.47以上0.60以下。
在將第2SiC領域(源極領域)18的p型雜質設為元素A，且將n型雜質設為元素D時，由降低片電阻或比電阻的觀點來看，最好有助於元素D的載子發生之施體能階為40meV以下。並且，更理想是35meV以下。更加理想是20meV以下。
由充分降低第2SiC領域(源極領域)18的片電阻或比電阻，及第2SiC領域(源極領域)18與第1電極24之間的接觸電阻，使ON電阻降低的觀點來看，最好p型雜質及n型雜質的大部分是形成三量體。因此，最好元素D的90%以上為位於元素A的最接近的晶格位置。若元素D的90%以上為位於元素A的最接近的晶格位置，則可視為p型雜質及n型雜質的大部分(可形成三量體之中的90%以上)會形成三量體。
其次，說明有關本實施形態的半導體裝置的製造方法。
圖15是舉例表示本實施形態的半導體裝置的製造方法的流程圖。圖16是表示本實施形態的半導體裝置的製造方法的模式剖面圖。
如圖15所示般，半導體裝置的製造方法是第1實施形態的方法外，還在n型雜質離子注入(步驟S104)之後，具備p型雜質離子注入(步驟S105)。
在步驟S105中，與步驟S104同樣使用第2 遮罩材44作為離子注入遮罩，在第2SiC領域(源極領域)18離子注入p型雜質的Al(圖16)。
並且，由充分降低第2SiC領域(源極領域)18的片電阻或比電阻，及第2SiC領域(源極領域)18與第1電極24之間的接觸電阻，使ON電阻降低的觀點來看，p型雜質之Al的劑量對於n型雜質之N的劑量的比是大於0.33大，小於0.995。由同樣的觀點來看，以n型雜質之N的濃度為1×1018cm-3以上1×1022cm-3以下的方式控制劑量。
步驟S106以後的製程是與第1實施形態同樣。
若根據本實施形態的製造方法，則可製造一種除了第1實施形態的效果以外，ON電阻會降低，且高性能的MOSFET100。
另外，在第1及第2實施形態中，於n-SiC層14的一部分表面，形成有p型雜質的雜質濃度5×1015~1×1017cm-3程度的p型的第1SiC領域(p阱領域)16，成為MOSFET的通道領域。在此領域導入1×1018cm-3以上的摻雜劑即可時，即使與p阱接觸領域同樣適用共摻雜也無妨。
一般，若使通道領域的p型摻雜劑高濃度化，則會引起電子的移動度劣化。但，若藉由共摻雜，則應變會被緩和，因此預料移動度提升。又，一般在SiC是有碳缺陷，在其能量能階發生電子陷阱(trap)，有移動 度劣化的問題。但，若使通道領域形成共摻雜，則碳缺陷會藉由n型摻雜劑(正確是進入C位置側的摻雜劑)所填埋，因此不會發生電子陷阱。該部分的移動度提升也可預料。
不過，一旦將1×1018cm-3以上的摻雜劑導入至通道領域，則臨界值變大的情形會成為問題。因此，在臨界值大也可以時，或，可用其他的方法來降低臨界值時，是在使p阱領域(通道領域)共摻雜下，可取得高性能的MOSFET。
為此，例如，只要設計成：在絕緣膜/第1SiC領域的界面附近，一邊保持0.33<N/Al<1.0，一邊兩者皆導入1×1018cm-3以上，且在形成通道的部分(3nm~5nm程度)，p型摻雜劑與n型摻雜劑的差分會形成1×1017cm-3以下即可。
並且，在界面附近，差分會變更小，若形成埋入通道，則更理想。就界面恰當而言，N/Al比亦可形成1.0。而且作為埋入構造，亦可插入1nm-5nm程度的N/Al比為1.0(因為互相拉扯，所以可在0.995~1.005程度的範圍使一致於1.0)的領域。如此形成埋入構造時，從該埋入後的界面到深側會成為通道。從通道位置朝SiC領域的深度方向，一邊保持0.33<N/Al<1.0，一邊逐漸p型摻雜劑與n型摻雜劑的差分會擴大。亦即，在界面附近，N/Al比接近1.0，隨著朝內部，使形成接近0.5為理想。
此時，(1)臨界值是成為3V~5V程度的通常的值。(2)如上述般移動度會提升。此為了成立，在通道內保持於0.33<N/Al<1.0為重要。(3)而且，由於成為埋入構造，所以界面凹凸所造成的移動度劣化消失。(4)在第1SiC領域的深側位置，以使p型摻雜劑與n型摻雜劑的差分能夠成為1×1018cm-3以上的方式，將p型摻雜劑濃度形成濃，因此元件的高耐壓化可能。
(第3實施形態)
本實施形態的半導體裝置是具備：具有第1及第2面之n型的SiC基板，及設在SiC基板的第1面側之n型的SiC層。而且，具備p型的SiC領域，其係形成於SiC層的表面，含有p型雜質及n型雜質，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比(濃度D/濃度A)是大於0.33，小於0.995，構成上述組合的元素A的濃度是1×1018cm-3以上1×1022cm-3以下。而且，具備：形成於SiC領域上的第1電極，及形成於SiC基板的第2面側的第2電極。
圖17是表示本實施形態的半導體裝置之PiN二極體的構成的模式剖面圖。另外，p型雜質與n型雜質的共摻雜之作用等是與第1實施形態同樣，因此以下省略 記述。
此PiN二極體200是具備：具有第1及第2面的SiC基板(碳化矽基板)12。在圖17中，所謂第1面是圖的上側的面，所謂第2面是圖的下側的面。此SiC基板12是4H-SiC基板(n基板)，其係含雜質濃度1×1018~1×1019cm-3程度之例如N(氮)作為n型雜質。
在此SiC基板12的第1面上是形成有n型雜質的雜質濃度5×1015~2×1016cm-3程度的n型的SiC層(n-SiC層)14。n-SiC層14的膜厚是例如5~10μm程度。
在n-SiC層14的表面是具備p+型的SiC領域40。p+型的SiC領域40是被共摻雜p型雜質及n型雜質。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合。以下，舉元素A為Al，元素D為N的情況為例進行說明。
而且，具備與p型的SiC領域40電性連接之導電性的第1電極(陽極電極)44。第1電極44是例如以Ni(鎳)的障壁金屬層44a及障壁金屬層44a上的Al的金屬層44b所構成。Ni的障壁金屬層44a與Al的金屬層44b是亦可藉由反應來形成合金。
並且，在SiC基板12的第2面側是形成有導電性的第2電極(陰極電極)46。第2電極46是例如 Ni。
本實施形態的PiN二極體200是在p+型的SiC領域40中共摻雜p型雜質例如Al及n型雜質例如N。藉此，p+型的SiC領域40的片電阻或比電阻會被降低。並且，p型的SiC領域40與第1電極44之間的接觸電阻會被降低。因此，順方向電流大的PiN二極體200會被實現。
並且，藉由形成三量體，可實現結晶構造安定，結晶缺陷減少，逆偏壓時的洩漏電流降低的PiN二極體200。而且，在結晶構造安定下，可實現通電破壞耐性佳，Vf劣化少之高耐壓的PiN二極體200。
在p+型的SiC領域40中含有的p型雜質的濃度是1×1018cm-3以上1×1022cm-3以下。因為一旦低於此範圍，則特別是在以離子注入來進行共摻雜時，p型雜質與n型雜質的互相作用不會產生，恐有三量體未被形成之虞。並且，超過此範圍難以使p型雜質固溶。
由充分降低p+型的SiC領域40的片電阻或比電阻，及p+型的SiC領域40與第1電極44之間的接觸電阻的觀點來看，最好p+型的SiC領域40中含有的p型雜質的濃度是1×1020cm-3以上。
在將p+型的SiC領域40的p型雜質設為元素A，且將n型雜質設為元素D時，由充分降低p+型的SiC領域40的片電阻或比電阻，及p+型的SiC領域40與第1電極44之間的接觸電阻的觀點來看，元素D的濃度對於 元素A的濃度的比是大於0.33，小於0.995。並且，最好是大於0.40，小於0.95。並且，更理想是0.45以上0.75以下。而且，更加理想是0.47以上0.60以下。
在將p+型的SiC領域40的p型雜質設為元素A，且將n型雜質設為元素D時，由取得根據共摻雜的效果的觀點來看，最好有助於元素A的載子發生之受體能階為150meV以下。並且，更理想是100meV以下，更加理想是40meV以下。
由使p型的SiC領域40的片電阻，及p型的SiC領域40與第1電極44之間的接觸電阻充分降低的觀點來看，最好p型雜質及n型雜質的大部分是形成三量體。因此，最好元素D的90%以上為位於元素A的最接近的晶格位置。若元素D的90%以上為位於元素A的最接近的晶格位置，則可視為p型雜質及n型雜質的大部分(可形成三量體之中的90%以上)會形成三量體。
本實施形態的PiN二極體200是例如藉由離子注入來形成p+型的SiC領域40時，可藉由共摻雜p型雜質的Al及n型雜質的N來形成。
而且，在藉由離子注入來形成p+型的SiC領域40時，使離子注入n型雜質時的投影範圍(Rp)相對於離子注入p型雜質時的投影範圍(Rp)形成位於90%以上110%以下的範圍。為了使p型雜質與n型雜質接近，容易形成三量體。
另外，亦可在PiN二極體適用高台構造。
(第4實施形態)
本實施形態的半導體裝置是具備：n型的SiC層，及形成於SiC層的表面之p型的第1SiC領域，及形成於第1SiC領域的表面之n型的第2SiC領域，及形成於第1SiC領域的表面之p型的第4SiC領域。而且，具備p型的第3SiC領域，其係形成於n型的SiC層的背面側，含有p型雜質及n型雜質，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比(濃度D/濃度A)是大於0.33，小於0.995，構成上述組合的元素A的濃度是1×1018cm-3以上1×1022cm-3以下。而且，具備：連續性地形成於SiC層，第1SiC領域的表面之閘極絕緣膜，及形成於閘極絕緣膜上的閘極電極，及形成於第2SiC領域及第4SiC領域上的第1電極，及形成於第3SiC領域側的第2電極。
圖18是表示本實施形態的半導體裝置之IGBT(Insulated Gate Bipolar Transistor)的構成的模式剖面圖。另外，根據p型雜質及n型雜質的共摻雜之作用等是與第1實施形態同樣，因此以下省略記述。
此IGBT300是具備：具有第1及第2面的SiC基板(碳化矽基板)12。在圖18中，所謂第1面是圖的上側的面，所謂第2面是圖的下側的面。此SiC基板 12是4H-SiC基板(n基板)，其係含雜質濃度1×1018~1×1019cm-3程度之例如N(氮)作為n型雜質。
在此SiC基板12的第1面上是形成有n型雜質的雜質濃度5×1015~2×1016cm-3程度的n型的SiC層(n-SiC層)14。n-SiC層14的膜厚是例如5~10μm程度。
在n-SiC層14的一部分表面是形成有p型雜質的雜質濃度5×1015~1×1017cm-3程度的p型的第1SiC領域(第1射極領域)66。第1射極領域66的深度是例如0.6μm程度。
在第1SiC領域(第1射極領域)66的一部分表面是形成有n型雜質的雜質濃度1×1018~1×1022cm-3程度的n+型的第2SiC領域(第2射極領域)58。第2射極領域58的深度是比第1SiC領域(第1射極領域)66的深度更淺，例如0.3μm程度。
並且，在第1SiC領域(第1射極領域)66的一部分表面，於n+型的第2SiC領域(第2射極領域)58的側方，形成有p型雜質的雜質濃度1×1018~1×1022cm-3程度的p+型的第4SiC領域(射極接觸領域)60。射極接觸領域60的深度是比第1SiC領域(第1射極領域)66的深度淺，例如0.3μm程度。
而且，在n型的SiC層14的背面側設有p+型的第3SiC領域(集極領域)52。在本實施形態中，SiC基板12的背面會成為p+型的第3SiC領域52。
p+型的第3SiC領域52是共摻雜有p型雜質及n型雜質。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比(濃度D/濃度A)是大於0.33，小於0.995。以下，舉元素A為Al，元素D為N的情況為例進行說明。
在SiC層(n-層)14及第1SiC領域(第1射極領域)66的表面具有連續性地形成跨越該等的領域及層的閘極絕緣膜28。閘極絕緣膜28是例如可適用SiO2膜或high-k絕緣膜。
而且，在閘極絕緣膜28上是形成有閘極電極30。閘極絕緣膜28是例如使用SiO2膜。閘極電極30是例如可適用多晶矽等。在閘極電極30上是例如形成有以SiO2膜所形成的層間絕緣膜32。
被閘極電極下的第2SiC領域(第2射極領域)58與SiC層(n-層)14所夾的第1SiC領域66會成為通道領域。
而且，具備與第2SiC領域(第2射極領域)58及第4SiC領域(射極接觸領域)60電性連接之導電性的第1電極(射極電極)54。第1電極(射極電極)54是例如以Ni(鎳)的障壁金屬層54a及障壁金屬層54a上的Al的金屬層54b所構成。Ni的障壁金屬層54a與Al 的金屬層54b亦可藉由反應來形成合金。
並且，在SiC基板12的第2面側，第3SiC領域52的背面是形成有導電性的第2電極(集極電極)56。第2電極(集極電極)56是例如為Ni。
另外，在本實施形態中，n型雜質是例如N(氮)或P(磷)為理想，但亦可適用As(砷)等。並且，p型雜質是例如Al(鋁)為理想，但亦可適用B(硼)，Ga(鎵)，In(銦)等。
本實施形態的IGBT300是在第3SiC領域(集極領域)52中共摻雜p型雜質例如Al及n型雜質例如N。藉此，第3SiC領域52的片電阻或比電阻會被降低。並且，第3SiC領域52與第2電極(集極電極)56之間的接觸電阻會被降低。因此，ON電流大的IGBT300會被實現。
由於本實施形態是摻雜劑的能量能階可形成淺，因此載子的生成.消滅會形成高速。其結果，相較於不使用共摻雜時的IGBT，花費在ON的時間，花費在OFF的時間，皆可形成至少一半以下。只要擴大共摻雜的適用範圍，便有更高速化的餘地，可解決雙極裝置的弱點之低速動作的問題。
擴大共摻雜的適用範圍時，例如，可思考在通道領域(第1射極領域)使用共摻雜。導入1×1018cm-3程度的摻雜劑的情形是鑑於臨界值等的裝置特性只要可容許便可適用。而且，可思考藉由磊晶成長技術，在通道領 域，漂移層等適用共摻雜。亦即，構成雙極裝置的部分之中，電荷出入的部分，只要在更多的部分導入共摻雜，便可更進一步高速化。
並且，藉由形成三量體，可實現結晶構造安定，結晶缺陷降低，逆偏壓時的洩漏電流會被降低的IGBT300。而且，在結晶構造安定下可實現通電破壞耐性佳的IGBT300。
在第3SiC領域52中含有的p型雜質的濃度是1×1018cm-3以上1×1022cm-3以下。因為一旦低於此範圍，則特別是在以離子注入來進行共摻雜時，p型雜質與n型雜質的互相作用不會產生，恐有三量體未被形成之虞。並且，超過此範圍難以使p型雜質固溶。
由使第3SiC領域52的片電阻或比電阻，及第3SiC領域52與第2電極56之間的接觸電阻充分降低的觀點來看，最好第3SiC領域52中含有的p型雜質的濃度是1×1020cm-3以上。
在將第3SiC領域52的p型雜質設為元素A，且將n型雜質設為元素D時，由根據共摻雜的效果的觀點來看，元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995。並且，由使第3SiC領域52的片電阻，及第3SiC領域52與第2電極56之間的接觸電阻充分降低的觀點來看，最好元素D的濃度對於元素A的濃度的比大於0.40，小於0.95。並且，更理想是0.45以上0.75以下。而且，更加理想是0.47以上0.60以下。
在將第3SiC領域52的p型雜質設為元素A，且將n型雜質設為元素D時，由降低第3SiC領域52的片電阻或比電阻，及第3SiC領域52與第2電極56之間的接觸電阻的觀點來看，最好有助於元素A的載子發生之受體能階為150meV以下。並且，更理想是100meV以下，更加理想是40meV以下。
由使第3SiC領域52的片電阻或比電阻，及第3SiC領域52與第2電極56之間的接觸電阻充分降低的觀點來看，最好p型雜質及n型雜質的大部分是形成三量體。因此，最好元素D的90%以上為位於元素A的最接近的晶格位置。若元素D的90%以上為位於元素A的最接近的晶格位置，則可視為p型雜質及n型雜質的大部分(可形成三量體之中的90%以上)會形成三量體。
另外，亦可設為在n+型的第2SiC領域(第2射極領域)58中共摻雜p型雜質，或在p+型的第4SiC領域(射極接觸領域)60中共摻雜n型雜質的構成。此情況，各領域的電阻及第1電極54的接觸電阻會降低，更高性能的IGBT會被實現。
其次，說明有關本實施形態的半導體裝置的製造方法。
圖19是舉例表示本實施形態的半導體裝置的製造方法的流程圖。圖20~圖25是本實施形態的半導體裝置的製造方法的模式剖面圖。
如圖19所示般，半導體裝置的製造方法是具 備：n-SiC層形成(步驟S200)，p型雜質離子注入(步驟S202)，n型雜質離子注入(步驟S204)，p型雜質離子注入(步驟S206)，p型雜質離子注入(步驟S208)，n型雜質離子注入(步驟S209)，退火(步驟S210)，閘極絕緣膜形成(步驟S212)，閘極電極形成(步驟S214)，層間膜形成(步驟S216)，第1電極形成(步驟S218)，第2電極形成(步驟S220)及退火(步驟S222)。
首先，準備4H-SiC的低電阻的n型的SiC基板12，其係以P(磷)或N(氮)作為n型雜質，含雜質濃度5×1018cm-3程度，例如厚度300μm。
在步驟S200中，於SiC基板12的一方的面(第1面)上，藉由磊晶成長法來使厚度為10μm程度的高電阻的n-SiC層14成長，其係例如以N作為n型雜質，含雜質濃度1×1016cm-3程度。
然後，藉由光微影及蝕刻的圖案化，例如形成SiO2的第1遮罩材42。在步驟S202中，使用此第1遮罩材42作為離子注入遮罩，將p型雜質的Al予以離子注入至SiC層14，形成第1SiC領域(第1射極領域)66(圖20)。
然後，藉由光微影及蝕刻的圖案化，例如形成SiO2的第2遮罩材44。在步驟S204中，使用此第2遮罩材44作為離子注入遮罩，將n型雜質的N予以離子注入至n-SiC層14，形成第2SiC領域(第2射極領域)58 (圖21)。
然後，藉由光微影及蝕刻的圖案化，例如形成SiO2的第3遮罩材46。在步驟S206中，使用此第3遮罩材46作為離子注入遮罩，將p型雜質的Al予以離子注入至n-SiC層14，形成第4SiC領域(射極接觸領域)60(圖22)。
其次，在步驟S208中，將p型雜質的Al予以離子注入至SiC基板12的背面(第2面)，形成第3SiC領域(集極領域)52(圖23)。
而且，在步驟S209中，在第3SiC領域(集極領域)52中離子注入n型雜質的N(圖24)。
如此，在步驟S208及步驟S209，藉由離子注入來共摻雜p型雜質及n型雜質而形成p阱接觸領域20。在此是以Al作為p型雜質，以N作為n型雜質，但在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合。
並且，為了集極領域52的p型雜質與n型雜質互相作用形成三量體，最好離子注入後的p型雜質的分布與n型雜質的分布一致。
因此，使離子注入n型雜質時的投影範圍(Rp)相對於離子注入p型雜質時的投影範圍(Rp)形成位於90%以上110%以下的範圍。而且，最好位於95% 以上105%以下的範圍。
並且，由降低集極領域52的片電阻及比電阻的觀點來看，最好n型雜質之N的劑量對於p型雜質之Al的劑量的比為大於0.33，小於0.995。
並且，由利用p型雜質與n型雜質的互相作用來降低集極領域52的片電阻及比電阻的觀點來看，以p型雜質之Al的濃度能夠成為1×1018cm-3以上1×1022cm-3以下的方式控制劑量。
在步驟S210中，藉由離子注入來共摻雜p型雜質與n型雜質而形成集極領域52之後，進行活化用的退火。此退火是例如使用氬(Ar)氣體作為環境氣體，且使用加熱溫度1600℃，加熱時間30分鐘的條件。此時，被導入至SiC內部的雜質的活化可實現，但擴散些微。
在步驟S212中，例如，SiO2膜的閘極絕緣膜28會藉由CVD(Chemical Vapor Deposition)法或熱氧化法所形成。然後，在步驟S214中，於閘極絕緣膜28上，例如形成有多晶矽的閘極電極30。然後，在步驟S216中，於閘極電極30上，例如形成有以SiO2膜所形成的層間絕緣膜32(圖25)。
然後，在步驟S218形成與第2SiC領域(射極領域)58及第4SiC領域(射極接觸領域)60電性連接之導電性的第1電極(射極電極)54。第1電極(射極電極)54是例如藉由Ni(鎳)及Al的濺射所形成。
步驟S220是在集極領域52的背面側形成導 電性的第2電極(集極電極)56。第2電極(集極電極)56是例如藉由Ni的濺射來形成。
在步驟S222中，為了降低第1電極54與第2電極56的接觸電阻，而進行低溫的退火。退火是例如在氬氣體環境，於400℃進行。
藉由以上的製造方法來形成圖18所示的IGBT。
若根據本實施形態的製造方法，則在p型的集極領域52中共摻雜p型雜質例如Al及n型雜質例如N。因此，p型的集極領域52的片電阻及比電阻會被降低。並且，集極領域52與第2電極(集極電極)56之間的接觸電阻會被降低。因此，可製造一種ON電阻會降低之高性能的IGBT300。
並且，藉由p型雜質與n型雜質的共摻雜，各雜質容易進入晶格點。因此，步驟S210的活化退火的溫度相較於不共摻雜的情況可低溫化。
並且，藉由三量體或對構造的形成，結晶構造會安定化，亦可抑制離子注入時形成的結晶缺陷延伸至SiC中所引起的特性劣化。
並且，藉由離子注入，在基板的背面容易形成低電阻的p+型領域。因此，可利用相較於p型製造比較容易的n型的SiC基板12來進行IGBT的製造。
另外，例如，在p型的集極領域52形成前，為了弄薄n型的領域，即使設置從背面側研磨SiC基板 12的步驟也無妨。
並且，即使在集極領域52形成前設置：在n型的SiC基板12或n型的SiC層(n-SiC層)14的背面，離子注入n型雜質來形成n+型的緩衝層的步驟也無妨。在此步驟中，亦可在n+型的緩衝層中藉由離子注入來共摻雜p型雜質例如Al，使n+型的緩衝層的電阻降低。亦即，亦可藉由Al量，N量的進深方向的植入量的不同來分開製作n+型的緩衝層(N量：Al量=2：1)及p+型領域(Al量：N量=2：1)。
(第5實施形態)
本實施形態的半導體材料是在SiC中含有p型雜質及n型雜質之p型的半導體材料。而且，在將p型雜質設為元素A，且將n型雜質設為元素D時，元素A與元素D的組合是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成上述組合的元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995。
本實施形態的半導體材料是例如SiC的錠或SiC的晶圓。本實施形態的半導體材料是在SiC中，以預定的比例來共摻雜預定的p型雜質及n型雜質。藉由此構成，利用在第1實施形態詳述的作用，來實現低電阻且缺陷密度低的p型的SiC半導體材料。
在p型的SiC半導體材料中含有之構成上述 組合的p型雜質的元素A的濃度，最好是1×1018cm-3以上1×1022cm-3以下。因為一旦低於此範圍，則特別是在以離子注入來進行共摻雜時，p型雜質與n型雜質的互相作用不會產生，恐有三量體未被形成之虞。並且，超過此範圍難以使p型雜質固溶。
在將構成p型的SiC半導體材料的上述組合之p型雜質設為元素A，且將n型雜質設為元素D時，由使p型的SiC半導體材料的片電阻或比電阻充分降低的觀點來看，元素D的濃度對於元素A的濃度的比是大於0.33，小於0.995。並且，最好元素D的濃度對於元素A的濃度的比是大於0.40，小於0.95。並且，更理想是0.45以上0.75以下。而且，更加理想是0.47以上0.60以下。
在將構成p型的SiC半導體材料的上述組合之p型雜質設為元素A，且將n型雜質設為元素D時，由取得根據共摻雜的效果的觀點來看，最好元素A的受體能階為150meV以下。並且，更理想是100meV以下，更加理想是40meV以下。
由使p型的SiC半導體材料的片電阻或比電阻降低的觀點來看，最好p型雜質及n型雜質的大部分是形成三量體。因此，最好元素D的90%以上為位於元素A的最接近的晶格位置。若元素D的90%以上為位於元素A的最接近的晶格位置，則可視為p型雜質及n型雜質的大部分(可形成三量體之中的90%以上)會形成三量體。
以上，在實施形態中，碳化矽的結晶構造是 舉4H-SiC的情況為例進行說明，但本發明亦可適用在6H-SiC，3C-SiC等其他的結晶構造的碳化矽。
並且，在實施形態中，p型雜質與n型雜質的組合是舉Al(鋁)與N(氮)的組合時為例進行說明，但並非限於此組合，只要是Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的組合，便可取得同樣的效果。
在第1及第2實施形態中，舉使用n型的SiC基板來形成MOSFET時為例進行說明，但即使將n型的SiC基板換成p型的SiC基板，藉此來形成IGBT也無妨。
以上說明本發明的幾個實施形態，但該等的實施形態是舉例提示者，非意圖限定發明的範圍。該等新穎的半導體裝置及其製造方法的實施形態是可在其他各種的形態下被實施，可在不脫離發明的要旨的範圍內進行各種的省略、置換、變更。該等實施形態或其應變是為發明的範圍或要旨所包含，且為申請專利範圍記載的發明及其等效的範圍所包含。
12‧‧‧SiC基板
14‧‧‧SiC層(n-層)
16‧‧‧第1SiC領域(p阱領域)
18‧‧‧第2SiC領域(源極領域)
20‧‧‧第3SiC領域(p阱接觸領域)
24‧‧‧第1電極(源極．p阱共通電極)
24a‧‧‧障壁金屬層
24b‧‧‧金屬層
28‧‧‧閘極絕緣膜
30‧‧‧閘極電極
32‧‧‧層間絕緣膜
36‧‧‧第2電極(汲極電極)
100‧‧‧MOSFET

Claims (20)

  1. 一種半導體裝置，其特徵係具備p型SiC領域，其係含有p型雜質及n型雜質，在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前述組合的前述元素D的濃度對於前述元素A的濃度的比為大於0.33，小於0.995，構成前述組合的前述元素A的濃度為1×1018cm-3以上，1×1022cm-3以下。
  2. 如申請專利範圍第1項之裝置，其中，前述元素D的濃度對於前述元素A的濃度的比為大於0.40，小於0.95。
  3. 如申請專利範圍第1項之裝置，其中，前述元素A的受體能階為150meV以下。
  4. 如申請專利範圍第1項之裝置，其中，前述元素D的90%以上係位於前述元素A的最接近的晶格位置。
  5. 一種半導體裝置，其特徵係具備：SiC基板，其係具有第1及第2面；n型的SiC層，其係設在前述SiC基板的前述第1面側；p型的第1SiC領域，其係形成於前述SiC層的表面；n型的第2SiC領域，其係形成於前述第1SiC領域的表面； p型的第3SiC領域，其係形成於前述第1SiC領域的表面，含有p型雜質及n型雜質，在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前述組合的前述元素D的濃度對於前述元素A的濃度的比為大於0.33，小於0.995，構成前述組合的前述元素A的濃度為1×1018cm-3以上，1×1022cm-3以下；閘極絕緣膜，其係連續性地形成於前述SiC層，前述第1SiC領域的表面；閘極電極，其係形成於前述閘極絕緣膜上；第1電極，其係形成於前述第2SiC領域及前述第3SiC領域上；及第2電極，其係形成於前述SiC基板的前述第2面側。
  6. 如申請專利範圍第5項之裝置，其中，前述元素D的濃度對於前述元素A的濃度的比為大於0.40，小於0.95。
  7. 如申請專利範圍第5項之裝置，其中，前述元素A的受體能階為150meV以下。
  8. 如申請專利範圍第5項之裝置，其中，前述元素D的90%以上係位於前述元素A的最接近的晶格位置。
  9. 一種半導體裝置，其特徵係具備：n型的SiC基板，其係具有第1及第2面； n型的SiC層，其係設在前述SiC基板的前述第1面側；p型的SiC領域，其係形成於前述SiC層的表面，含有p型雜質及n型雜質，在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前述組合的前述元素D的濃度對於前述元素A的濃度的比為大於0.33，小於0.995，構成前述組合的前述元素A的濃度為1×1018cm-3以上，1×1022cm-3以下；第1電極，其係形成於前述SiC領域上；及第2電極，其係形成於前述SiC基板的前述第2面側。
  10. 如申請專利範圍第9項之裝置，其中，前述元素D的濃度對於前述元素A的濃度的比為大於0.40，小於0.95。
  11. 如申請專利範圍第9項之裝置，其中，前述元素A的受體能階為150meV以下。
  12. 如申請專利範圍第9項之裝置，其中，前述元素D的90%以上係位於前述元素A的最接近的晶格位置。
  13. 一種半導體裝置，其特徵係具備：n型的SiC層；p型的第1SiC領域，其係形成於前述SiC層的表面； n型的第2SiC領域，其係形成於前述第1SiC領域的表面；p型的第3SiC領域，其係形成於前述n型的SiC層的背面側，含有p型雜質及n型雜質，在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前述組合的前述元素D的濃度對於前述元素A的濃度的比為大於0.33，小於0.995，構成前述組合的前述元素A的濃度為1×1018cm-3以上，1×1022cm-3以下；閘極絕緣膜，其係連續性地形成於前述SiC層，前述第1SiC領域的表面；閘極電極，其係形成於前述閘極絕緣膜上；第1電極，其係形成於前述第2SiC領域上；及第2電極，其係形成於前述第3SiC領域側。
  14. 如申請專利範圍第13項之裝置，其中，前述元素D的濃度對於前述元素A的濃度的比為大於0.40，小於0.95。
  15. 如申請專利範圍第13項之裝置，其中，前述元素A的受體能階為150meV以下。
  16. 如申請專利範圍第13項之裝置，其中，前述元素D的90%以上係位於前述元素A的最接近的晶格位置。
  17. 一種半導體裝置的製造方法，係於SiC中離子注 入p型雜質及n型雜質，而形成p型SiC領域之半導體裝置的製造方法，其特徵為：在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前述組合的前述元素D的劑量對於前述元素A的劑量的比為大於0.33，小於0.955，離子注入前述n型雜質時的投影範圍(Rp)相對於離子注入前述p型雜質時的投影範圍(Rp)，係位於90%以上，110%以下的範圍，將構成前述p型SiC領域的前述組合的前述元素A的濃度設為1×1018cm-3以上，1×1022cm-3以下。
  18. 如申請專利範圍第17項之方法，其中，構成前述組合的前述元素D的劑量對於前述元素A的劑量的比為大於0.40，小於0.95。
  19. 如申請專利範圍第17項之方法，其中，在複數的投影範圍(Rp)分割成多階段來進行前述p型雜質及前述n型雜質的離子注入。
  20. 一種半導體裝置，其特徵係具備n型SiC領域，其係含有p型雜質及n型雜質，在將前述p型雜質設為元素A，且將前述n型雜質設為元素D時，前述元素A與前述元素D的組合為Al(鋁)，Ga(鎵)或In(銦)與N(氮)，B(硼)與P(磷)的至少一方的組合，構成前 述組合的前述元素A的濃度對於前述元素D的濃度的比為大於0.40，小於0.95，構成前述組合的前述元素D的濃度為1×1018cm-3以上，1×1022cm-3以下。
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