KR20140115961A - 반도체 장치 및 그 제조 방법 - Google Patents

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다카시 시노헤
조지 니시오
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Abstract

실시 형태의 반도체 장치는, p형 불순물과 n형 불순물을 함유하는 p형 SiC의 불순물 영역을 구비한다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은, 2013년 3월 22일 출원된 일본 특허 출원 제2013-059828호를 기초로 하여, 그로부터의 우선권의 이익을 청구하고, 그 전체 내용이 본 명세서에 참조로 원용된다.
본 명세서에 개시된 실시 형태는 일반적으로 반도체 장치 및 그 제조 방법에 관한 것이다.
차세대의 파워 반도체 디바이스용 재료로서 SiC(탄화규소)가 기대되고 있다. SiC는 Si(실리콘)에 비해, 밴드 갭이 3배, 파괴 전계 강도가 약 10배 및 열전도율이 약 3배로 우수한 물성을 갖는다. 이 특성을 활용하면, 저손실 또한 고온 동작 가능한 파워 반도체 디바이스를 실현할 수 있다.
한편, SiC는 불순물의 고용(固溶) 한계가 낮은 것이나, 불순물이 형성하는 밴드 갭 중의 준위가 깊은 것에 기인하여 p형 불순물 영역 또는 n형 불순물 영역의 저항을 낮게 하는 것이 곤란하다.
본 발명의 반도체 장치는, p형 불순물과 n형 불순물을 함유하고, 상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이, Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 상기 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형 SiC 영역을 구비하는 것을 특징으로 한다.
도 1은 제1 실시 형태의 반도체 장치를 도시하는 모식 단면도.
도 2는 코도핑(co-doping)의 작용을 설명하는 도면.
도 3은 코도핑의 작용을 설명하는 도면.
도 4는 코도핑의 작용을 설명하는 도면.
도 5는 코도핑의 작용을 설명하는 도면.
도 6은 코도핑의 작용을 설명하는 도면.
도 7은 n형 SiC의 경우의 Al과 N의 농도와 시트 저항의 관계를 도시하는 도면.
도 8은 p형 SiC의 경우의 N과 Al의 농도와 시트 저항의 관계를 도시하는 도면.
도 9는 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 흐름도.
도 10은 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 11은 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 12는 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 13은 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 14는 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 15는 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 흐름도.
도 16은 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 17은 제3 실시 형태의 반도체 장치를 도시하는 모식 단면도.
도 18은 제4 실시 형태의 반도체 장치를 도시하는 모식 단면도.
도 19는 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 공정 흐름도.
도 20은 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 21은 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 22는 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 23은 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 24는 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
도 25는 제4 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도.
실시 형태의 반도체 장치는, p형 불순물과 n형 불순물을 함유하는 p형 SiC의 불순물 영역을 구비한다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 붙이고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
또한, 이하의 설명에 있어서, n+, n, n- 및, p+, p, p-의 표기는 각 도전형에 있어서의 불순물 농도의 상대적인 고저를 나타낸다. 즉 n+는 n보다도 n형의 불순물 농도가 상대적으로 높고, n-는 n보다도 n형의 불순물 농도가 상대적으로 낮은 것을 나타낸다. 또한, p+는 p보다도 p형의 불순물 농도가 상대적으로 높고, p-는 p보다도 p형의 불순물 농도가 상대적으로 낮은 것을 나타낸다. 또한, n+형, n-형을 간단히 n형, p+형, p-형을 간단히 p형이라 기재하는 경우도 있다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 제1 및 제2 면을 갖는 n형의 SiC 기판과, SiC 기판의 제1 면측에 형성된 n형의 SiC층과, SiC층의 표면에 형성된 p형의 제1 SiC 영역과, 제1 SiC 영역의 표면에 형성된 n형의 제2 SiC 영역을 구비한다. 그리고, 제1 SiC 영역의 표면에 형성되고, p형 불순물과 n형 불순물을 함유하며, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비(농도 D/농도 A)가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 제3 SiC 영역을 구비한다. 또한, SiC층, 제1 SiC 영역의 표면에 연속적으로 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 제2 SiC 영역 및 제3 SiC 영역 상에 형성된 제1 전극과, SiC 기판의 제2 면측에 형성된 제2 전극을 구비한다.
도 1은 본 실시 형태의 반도체 장치인 MOSFET의 구성을 도시하는 모식 단면도이다. 이 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(100)는, 예를 들면 p웰과 소스 영역을 이온 주입에 의해 형성하는 Double Implantation MOSFET(DIMOSFET)이다.
이 MOSFET(100)는 제1 및 제2 면을 구비하는 SiC 기판(탄화규소 기판)(12)을 구비하고 있다. 도 1에 있어서는, 제1 면이란 도면의 상측 면이고, 제2 면이란 도면의 하측 면이다. 이 SiC 기판(12)은, 예를 들면 불순물 농도 1×1018 내지 1×1019㎝-3 정도의, 예를 들면 N(질소)을 n형 불순물로서 포함하는 4H-SiC의 SiC 기판(n 기판)이다.
이 SiC 기판(12)의 제1 면 상에는, 예를 들면 n형 불순물의 불순물 농도 5×1015 내지 2×1016㎝-3 정도의 n형의 SiC층(n-SiC층)(14)이 형성되어 있다. n-SiC층(14)의 막 두께는 예를 들면 5 내지 10㎛ 정도이다.
n-SiC층(14)의 일부 표면에는, p형 불순물의 불순물 농도 5×1015 내지 1×1017㎝-3 정도의 p형의 제1 SiC 영역(p웰 영역)(16)이 형성되어 있다. p웰 영역(16)의 깊이는 예를 들면 0.6㎛ 정도이다. p웰 영역(16)은 MOSFET(100)의 채널 영역으로서 기능한다.
제1 SiC 영역(p웰 영역)(16)의 일부 표면에는, 예를 들면 n형 불순물의 불순물 농도 1×1018 내지 1×1022㎝-3 정도의 n+형의 제2 SiC 영역(소스 영역)(18)이 형성되어 있다. 소스 영역(18)의 깊이는 제1 SiC 영역(p웰 영역)(16)의 깊이보다 얕고, 예를 들면 0.3㎛ 정도이다.
또한, 제1 SiC 영역(p웰 영역)(16)의 일부 표면이며, n+형의 제2 SiC 영역(소스 영역)(18)의 측방에, 예를 들면 p형 불순물의 불순물 농도 1×1018 내지 1×1022㎝-3 정도의 p+형의 제3 SiC 영역(p웰 콘택트 영역)(20)이 형성되어 있다. p웰 콘택트 영역(20)의 깊이는, 제1 SiC 영역(p웰 영역)(16)의 깊이보다 얕고, 예를 들면 0.3㎛ 정도이다.
p+형의 제3 SiC 영역(p웰 콘택트 영역)(20)은 p형 불순물과 n형 불순물이 코도핑되어 있다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소)의 조합(제1 조합), B(붕소)와 P(인)의 조합(제2 조합) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하이다.
예를 들면, Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소)의 제1 조합의 경우, 원소 A가 Al(알루미늄), Ga(갈륨) 또는 In(인듐)으로부터 선택되는 1종의 원소이어도 상관없다. 또한, Al(원소 A1)과 Ga(원소 A2) 등의 2종의 원소, 혹은, Al(원소 A1), Ga(원소 A2), In(원소 A3)의 3종의 원소를 포함하고 있어도 상관없다. 복수의 원소의 경우, 2종 또는 3종의 원소를 합하여 조합을 구성하는 원소 A라 생각하고, 상기 원소 A의 농도에 대한 원소 D의 농도의 비, 원소 A의 농도의 조건이 충족되면 된다.
또한, 제1 조합과 제2 조합의 양자가 공존하는 것도 가능하다. 그러나, 상기 원소 A의 농도에 대한 원소 D의 농도의 비, 원소 A의 농도의 조건은, 적어도, 제1 조합, 제2 조합 중 어느 한쪽을 구성하는 원소에서 충족되어야 한다. 바꿔 말하면, 제1 조합과 제2 조합은, 개별로 원소비, 원소 농도를 충족시켜야 한다. 이것은, 제1 조합의 불순물과 제2 조합의 불순물 사이에서는, 후에 상세하게 설명하는 삼량체가 형성되지 않기 때문이다.
예를 들면, Al이 1×1018㎝-3, Ga가 1×1018㎝-3, N이 1×1018㎝-3인 경우, N/(Al+Ga)=0.5이고, Al+Ga가 2×1018㎝-3이므로 원소비, 농도 모두 실시 형태의 범위 내이다.
또한, 예를 들면 B가 4×1018㎝-3, P가 1×1018㎝-3, N이 1×1018㎝-3인 경우, 제2 조합인 B와 P에만 주목한다. 그렇게 하면, P/B=0.25로 되어 원소비를 충족시키지 않아, 실시 형태의 범위 외이다.
또한, 예를 들면 Al이 5×1017㎝-3, B가 5×1017㎝-3, N이 2.5×1017㎝-3, P가 2.5×1017㎝-3인 경우, 제1 조합에서 보면, N/Al=0.5로 비의 조건은 충족되지만, Al의 농도가 1×1018㎝-3 미만이다. 제2 조합에서 보면, P/B=0.5로 비의 조건은 충족되지만, B의 농도가 1×1018㎝-3 미만이다. 따라서, 제1 및 제2 조합이 모두 개별로 원소비, 원소 농도를 충족시키지 않으므로, 실시 형태의 범위 외이다.
또한, 본 실시 형태는, p형 불순물이나 n형 불순물로서 상기 예시한 것 이외의 원소가 함유되는 것을 배제하는 것은 아니다. 이하, 원소 A가 Al(알루미늄), 원소 D가 N(질소)인 경우를 예로 들어 설명한다.
n-SiC층(14) 및 제1 SiC 영역(p웰 영역)(16)의 표면에 연속적으로, 이들 영역 및 층에 걸치도록 형성된 게이트 절연막(28)을 갖고 있다. 게이트 절연막(28)에는, 예를 들면 SiO2막이나 high-k 절연막이 적용 가능하다.
그리고, 게이트 절연막(28) 상에는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30)에는, 예를 들면 폴리실리콘 등이 적용 가능하다. 게이트 전극(30) 상에는, 예를 들면 SiO2막으로 형성되는 층간 절연막(32)이 형성되어 있다.
게이트 전극 아래의 제2 SiC 영역(소스 영역)(18)과 n-SiC층(14) 사이에 끼워지는 제1 SiC 영역(16)이 MOSFET(100)의 채널 영역으로서 기능한다.
그리고, 제2 SiC 영역(소스 영역)(18)과, 제3 SiC 영역(p웰 콘택트 영역)(20)과 전기적으로 접속되는 도전성의 제1 전극(소스ㆍp웰 공통 전극)(24)을 구비하고 있다. 제1 전극(소스ㆍp웰 공통 전극)(24)은, 예를 들면 Ni(니켈)의 배리어 메탈층(24a)과, 배리어 메탈층(24a) 상의 Al의 메탈층(24b)을 포함한다. Ni의 배리어 메탈층(24a)과 Al의 메탈층(24b)은 반응에 의해 합금을 형성할 수 있다.
또한, SiC 기판(12)의 제2 면측에는 도전성의 제2 전극(드레인 전극)(36)이 형성되어 있다. 제2 전극(드레인 전극)(36)은 예를 들면 Ni이다.
또한, 본 실시 형태에 있어서, n형 불순물은 예를 들면 N(질소)이나 P(인)이 바람직하지만, As(비소) 등을 적용하는 것도 가능하다. 또한, p형 불순물은 예를 들면 Al(알루미늄)이 바람직하지만, B(붕소), Ga(갈륨), In(인듐) 등을 적용하는 것도 가능하다.
이하, 본 실시 형태의 작용 및 효과에 대하여 상세하게 설명한다.
발명자들에 의한 검토의 결과, SiC에 대하여, p형 불순물(p형 도펀트)의 Al과, n형 불순물(n형 도펀트)의 N을 코도핑함으로써, Al과 N의 페어링을 일으키게 할 수 있는 것을 알 수 있었다. 이 페어링 상태에서는, 캐리어가 보상되어 캐리어가 제로의 상태로 된다.
도 2 및 도 3은 코도핑의 작용을 설명하는 도면이다. 도 2가 n형 SiC의 경우, 도 3이 p형 SiC의 경우이다. 발명자들이 행한 제1 원리 계산에 의하면, SiC 중에서, Al은 Si(실리콘) 사이트에, N은 C(탄소) 사이트에, Al과 N이 인접하도록 들어감으로써, 계(系)가 안정화되는 것이 밝혀졌다.
즉, 도 2 및 도 3에 도시한 바와 같이, Al과 N이 미결합으로 뿔뿔이 흩어져져 있는 상태에 비해, Al과 N이 결합하여, Al-N 페어 구조를 형성함으로써, 에너지적으로 2.9eV 안정되게 된다. Al량과 N량이 일치한 경우에는, 양자 모두가 페어 구조로 된 상태가 가장 안정된다.
여기서, 제1 원리 계산은 초소프트 의사 포텐셜을 사용한 계산이다. 초소프트 의사 포텐셜은, 밴더빌드 등에 의해 개발된 의사 포텐셜의 1종이다. 예를 들면, 격자 상수는 1％ 이하의 오차로 실험값을 실현할 수 있는 높은 정밀도를 구비한다. 불순물(도펀트)을 도입하여, 구조 완화를 행하고, 안정 상태의 전체 에너지를 계산한다. 계의 전체 에너지를 변화의 전후에서 비교함으로써, 어느 구조가 안정 상태인지, 아닌지를 판정한다. 안정 상태에서는, 밴드 갭 중에서 불순물의 준위가 어느 에너지 위치에 있는지를 나타낼 수 있다.
도 2에 도시한 바와 같이, N이 Al보다도 많이 존재하는 경우, 즉, n형 SiC의 경우, 여분에 어떤 N이 Al-N 페어 구조의 근방의 C 사이트에 들어가, N-Al-N의 삼량체로 됨으로써 더욱 계가 안정화되는 것이 밝혀졌다. 제1 원리 계산으로부터는, 삼량체로 됨으로써, 페어 구조와 N이 따로따로 존재하는 경우에 비해, 계가 0.3eV 안정되게 된다.
마찬가지로, 도 3에 도시한 바와 같이, Al이 N보다도 많이 존재하는 경우, 즉 p형 SiC의 경우, 여분에 어떤 Al이 Al-N 페어 구조의 근방의 Si 사이트에 들어가, Al-N-Al의 삼량체로 됨으로써 더욱 안정화되는 것이 밝혀졌다. 제1 원리 계산 으로부터는, 삼량체로 됨으로써, Al-N 페어 구조와 Al이 따로따로 존재하는 경우에 비해, 계가 0.4eV 안정되게 된다.
다음에, Al과 N 이외의 도펀트의 조합에 대하여 고찰한다. B(붕소)와 N(질소)의 경우에 대하여 계산을 행한 경우를 예로 계산 결과를 설명한다.
B는 Si 사이트에, N은 C 사이트에 들어간다. 제1 원리 계산에 의하면, B-N-B, 혹은, N-B-N이라는 삼량체 구조는 형성할 수 없는 것을 알 수 있었다. 즉, B-N의 페어 구조는 형성되지만, 근방에 B나 N이 오면 계의 에너지가 높아진다. 따라서, 여분의 B나 N은 페어 구조로부터 이격된 위치에 독립적으로 존재하는 쪽이 계가 에너지적으로 안정되었다.
제1 원리 계산에 의하면, 여분의 B가 삼량체를 형성하면, B-N 페어와 B가 독립적으로 존재하는 경우에 비해, 계의 에너지가 0.5eV 높았다. 또한, 여분의 N이 삼량체를 형성하면, B-N 페어와 N이 독립적으로 존재하는 경우에 비해, 계의 에너지가 0.3eV 높았다. 이 때문에, 어느 경우도 삼량체가 생기면 계가 에너지적으로 불안정해진다.
도 4는 코도핑의 작용을 설명하는 도면이다. 도 4에서는 각 원소의 공유 결합 반경을 도시한다. 도면의 오른쪽 상방으로 향할수록 공유 결합 반경이 작아지고, 왼쪽 하방으로 향할수록 공유 결합 반경이 커진다.
B와 N의 경우에, 삼량체가 생기면 불안정해지는 것은 공유 결합 반경의 크기에 의해 이해할 수 있다. B의 공유 결합 반경은 Si의 공유 결합 반경보다 작고, 또한, N의 공유 결합 반경은 C의 공유 결합 반경보다 작다. 이 때문에, B가 Si 사이트에, N이 C 사이트에 들어가면, 왜곡이 축적되어 삼량체를 형성할 수 없다.
도펀트로 되는 p형 불순물과 n형 불순물의 조합으로서, 「공유 결합 반경이 Si보다 큰 원소(Al, Ga, In)」와 「공유 결합 반경이 C보다 작은 원소(N)」의 조합, 혹은, 그 반대의 「공유 결합 반경이 C보다 큰 원소(B)」와 「공유 결합 반경이 Si보다 작은 원소(P)」의 조합의 경우 이외는 삼량체를 형성할 수 없는 것이 판명되었다.
B, P의 공유 결합 반경은 Si의 공유 결합 반경과 C의 공유 결합 반경의 중간에 있기 때문에, B 및 P는 Si 사이트, C 사이트 중 어느 쪽에도 들어갈 수 있다. 그러나, 다른 불순물(Al, Ga, In, N, As)은 기본적으로 한쪽의 사이트에 치우친다. Al, Ga, In, As는 Si 사이트에 들어가고, N은 C 사이트에 들어간다고 생각해도 된다.
또한, 양쪽 불순물이 모두 Si 사이트, 혹은 모두 C 사이트에 들어가는 경우는 생각할 필요가 없다. 그것은, p형 불순물과 n형 불순물이 최근접에 오지 않으면 왜곡이 완화되기 어렵기 때문이다. 따라서, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합(원소 A와 원소 D)이 (Al과 N), (Ga와 N), (In과 N), (B와 P)라는 4개의 조합 이외에서는 삼량체를 형성하는 것은 곤란하다.
이 페어 구조, 혹은 삼량체 구조는 원자간에 상호 작용이 없으면 형성할 수 없다. 제1 원리 계산에 의한 4H-SiC 구조 중의 불순물 준위(도펀트 준위)는, c축 방향으로 유닛 셀이 10개 정도 있으면, 상호 작용이 보이지 않게 되어, 불순물 준위가 평평한 상태로 된다. 즉, 분산이 충분히 억제되어 10meV 오더 정도로 된다.
즉, 불순물간의 거리가 10㎚ 이상에서는 상호 작용이 거의 없다고 생각된다. 따라서, 불순물끼리의 상호 작용이 있기 위해서는, 불순물 농도가 1×1018㎝-3 이상인 것이 바람직하다.
이 값은, SiC 재료가 이미 형성되어 있는 경우에, 이온 주입 등에 의해 국소적인 불순물의 분포를 형성하는 경우에 요망되는 불순물 농도의 하한으로 된다.
또한, 반도체 SiC에 코도핑에 의한 효과가 발현되기 위해서는, n형 불순물 농도와 p형 불순물 농도의 비율을 특정한 범위의 비율로 할 필요가 있다. 후에 기술하는 제조 방법에 있어서, 이온 주입에 의해 도입하는 n형, p형의 각각의 불순물의 비율을 상기 특정한 범위의 비율로 되도록, 처음부터 도입하는 것이 중요하다. 상호 작용이 도달하는 범위가 10㎚ 미만으로 작지만, 그 범위에 있으면, 서로의 인력에 의해 삼량체가 형성 가능하게 된다. 게다가, 인력이 작용하므로, 불순물의 활성화 어닐의 온도를, 코도핑하지 않은 경우의 1700℃-1900℃로부터 1500℃-1800℃로 저온화할 수 있다고 생각된다.
단, 이 삼량체 형성에 바람직한 불순물 농도는, CVD(Chemical Vapor Deposition)법 등에 의한 기상으로부터의 결정 성장 등에서는 저감시키는 것이 가능하다. 이것은, 원료를 표면에서 플로우시킬 수 있기 때문에, 불순물끼리의 상호 작용이 저농도에서도 발생하기 쉬워지기 때문이다.
기상 성장에서는, 삼량체를 형성 가능한 불순물 농도의 영역이 1×1015㎝-3 이상 1×1022㎝-3 이하로, 이온 주입에 비해 확대된다. 기상 성장에서는 SiC의 불순물 농도를, 예를 들면 1×1016㎝-3 정도로 연하게 하는 것도, 예를 들면 1×1021㎝-3 정도로 진하게 하는 것도 가능하다. 특히, 농도가 연한 영역은 이온 주입에 의한 형성이 곤란하다. 따라서, 특히 농도가 연한 영역으로는, 기상 성장에 의한 불순물 영역의 형성이 유효하다. 또한, 기상 성장에서는, 코도핑된 예를 들면 5㎚ 정도의 극박막을 형성하는 것도 가능하다.
또한, 기상 성장에서는 불순물의 농도가 진한 영역에서, 결정 중의 결함이 발생하기 어렵다는 이점도 있다. 즉, 이온 주입에서는, 도입하는 불순물량이 커짐에 따라서 결정 중의 결함량이 증대되고, 열처리 등에 의한 회복도 곤란해진다. 기상 성장에서는 성장 중에 삼량체가 형성되고, 불순물 도입에 의한 결함도 발생하기 어렵다. 이 관점에서, 예를 들면 불순물 농도가 1×1019㎝-3 이상, 나아가서 1×1020㎝-3 이상인 영역에서, 기상 성장에 의한 불순물 영역의 형성이 유효하다.
이와 같이, 기상 성장에서는 이온 주입에서는 얻어지지 않는 효과가 있다. 하지만, 이온 주입에서는 국소적으로 코도핑된 불순물 영역을 형성하는 것이 가능하다. 또한, 저비용으로 코도핑된 불순물 영역을 형성하는 것이 가능하다. 따라서, 필요성에 따라서, 기상 성장과 이온 주입을 구분하여 사용하면 된다.
기상으로부터의 결정 성장 시에 있어서, 삼량체 형성을 형성하는 경우, p형 및 n형의 불순물 농도는 1×1015㎝-3 이상인 것이 바람직하다. 또한, 삼량체 형성을 용이하게 하는 관점에서는, 불순물 농도는 1×1016㎝-3 이상 있는 것이 보다 바람직하다.
다음에 불순물 농도의 상한에 대해서는, 삼량체를 형성한 경우에는, 삼량체를 형성하지 않은 경우의 고용 한계를 초과하는 것도 가능하다. 삼량체를 만들면, 결정 중의 왜곡이 완화되어 불순물이 고용되기 쉬워지기 때문이다.
삼량체를 형성하지 않은 경우의 불순물의 고용 한계는, N의 경우에는 1019㎝-3 오더, Al의 경우에서도 1021㎝-3 오더이다. 다른 불순물은 약 1021㎝-3 오더 정도이다.
불순물이 1종류인 경우, 불순물의 크기가 작은 측, 혹은 큰 측으로 치우친다. 이 때문에, 왜곡이 축적되어, 불순물이 격자점에 들어가기 어려워져, 활성화할 수 없기 때문이다. 특히 이온 주입에서는 결함을 많이 형성하므로, 한층 더 고용 한계가 낮아진다.
그러나, 삼량체를 형성하면, Al, N 중 어느 것도 1022㎝-3 오더 정도까지 도입이 가능해진다. (Al과 N), (Ga와 N), (In과 N), (B와 P)라는 4개의 조합에 있어서 삼량체를 형성함으로써, 왜곡을 완화할 수 있기 때문에, 고용 한계의 확대가 가능해진다. 그 결과, 1022㎝-3 오더까지 불순물의 고용 한계의 확장이 가능하다.
불순물이 B, Al, Ga, In, P인 경우에는, 1×1020㎝-3 이상, 특히, 6×1020㎝-3 이상에서는 왜곡이 많고, 결함이 다량으로 들어 있는 상태로 된다. 그 결과, 시트 저항 또는 비저항은 매우 큰 값으로 된다.
그러나, p형 불순물과 n형 불순물의 코도핑에 의하면, 이와 같은 불순물 농도가 높은 영역에서도 결함을 억제할 수 있다.
불순물이 N인 경우에는, 고용 한계가 1자릿수 더 작아 2×1019㎝-3 정도이다. 제1 원리 계산에 의하면, 불활성의 격자간 N의 결함이 발생하기 때문이라고 생각된다.
N 농도의 상한이 1019㎝-3 오더이었던 것이, 삼량체를 형성함으로써, 1022㎝-3 오더로 대폭 확대된다. 종래, 고농도로 도핑된 n형 영역을 형성하는 경우, 질소를 사용할 수 없고, 예를 들면 P를 1020㎝-3 정도, 이온 주입함으로써 형성하고 있다. 그러나, 본 실시 형태를 사용하면, 예를 들면 N을 2×1020㎝-3, Al을 1×1020㎝-3 도입한다고 하는 바와 같이, 질소를 사용하여 고농도로 도핑된 n형 영역을 형성할 수 있다. 즉, 종래는 질소를 사용하는 것 자체가 곤란하였지만, 그것이 가능해진다.
이상, p형 불순물과 n형 불순물을 양쪽 모두 도입하고, 또한, 공유 결합 반경의 조합을 적절하게 선택함으로써, 상기의 삼량체를 형성하는 것이 가능해진다. 그리고, 구조가 안정화되어, 왜곡을 저감할 수 있다.
그 결과, (1) 각 불순물이 격자점에 들어가기 쉬워진다. (2) 프로세스의 저온화가 가능해진다. 적어도 100℃ 정도의 저온화는 기대할 수 있다. (3) 활성화가능한 불순물량(상한의 확대)이 증가된다. (4) 삼량체, 혹은 페어 구조와 같은 안정 구조가 생긴다. 이 구조로 엔트로피를 얻고, 결정 결함량이 저감된다. (5) 삼량체가 안정되므로, p형 불순물과 n형 불순물을 연결하는 본드의 주위로 회전하는 것이 어려워져, 구조가 고정화된다. 따라서, 통전 파괴 내성이 대폭 향상된다. 예를 들면, pn 정션의 p형 불순물 영역, n형 불순물 영역의 적어도 일부에 삼량체 구조를 도입하면, 통전 파괴가 억제되어, 고저항화를 피할 수 있다. 그 결과, 전류를 일정량만큼 흘릴 때 필요한 인가 전압(Vf)이 증가되어 버리는 열화 현상(Vf 열화)을 억제 가능하게 된다.
이상, p형 불순물의 Al과 n형 불순물의 N을 코도핑함으로써, Al과 N의 페어링을 일으키게 할 수 있는 것을 나타냈다. 또한, 이때, 억셉터 준위 및 도너 준위를 모두 얕게 할 수 있는 것이, 제1 원리 계산에 의해 밝혀져 있다.
도 5, 도 6은 코도핑의 작용의 설명도이다. 도 5는 n형 SiC의 경우, 도 6은 p형 SiC의 경우이다. 흰색 동그라미는 준위가 전자로 메워져 있지 않은 빈 준위, 검정색 동그라미는 준위가 전자로 메워져 있는 상태를 나타낸다.
도너 준위가 얕아지는 이유는, 도 5에 도시한 바와 같이, 억셉터인 Al의 전도대의 내측에 있는 빈 준위와, N의 도너 준위가 상호 작용한 것에 의해, 도너 준위가 인상되었기 때문이다. 마찬가지로, 억셉터 준위가 얕아지는 이유는, 도 6에 도시한 바와 같이, 도너인 N의 가전자대의 내측에 있는 전자로 메워진 준위와, Al의 어셉터 레벨이 상호 작용한 것에 의해, 억셉터 준위가 인하되었기 때문이다.
일반적으로, n형 불순물의 N이나 P(인)는 42meV 내지 95meV의 깊은 도너 준위를 형성한다. p형 불순물의 B, Al, Ga, In은 160meV 내지 300meV의 매우 깊은 억셉터 준위를 형성한다. 그것에 반해, 삼량체를 형성하면, n형 불순물에서는 35meV 이하의 도너 준위를 형성하고, p형 불순물에서는 100meV 이하의 억셉터 준위를 형성하는 것이 가능해진다.
삼량체가 완전히 형성된 최량의 상태에서는, n형의 N이나 P에서는 약 20meV 정도로 되고, p형의 B, Al, Ga, In에서는 40meV 정도로 된다. 이와 같이 얕은 준위를 형성하므로, 활성화된 불순물의 대부분이 캐리어(자유 전자, 자유 정공)로 된다. 따라서, 벌크 저항이 코도핑을 행하지 않은 경우에 비해 현격하게 저저항화된다.
n형 SiC의 경우, 캐리어 발생에 기여하는 도너 준위가 40meV 이하로 됨으로써, 코도핑하지 않는 경우에 비해, 저항이 저감된다. 또한, 35meV 이하로 됨으로써 저항이 약 1자릿수, 20meV 이하로 됨으로써 저항이 약 2자릿수 저감된다. 단, 왜곡 완화 효과, 도핑 상한 확대 효과 등도 포함한다.
p형 SiC의 경우, 캐리어 발생에 기여하는 억셉터 준위가 150meV 이하로 됨으로써, 코도핑하지 않은 경우에 비해, 저항이 저감된다. 또한, 100meV 이하로 됨으로써 저항이 약 1자릿수, 40meV 이하로 됨으로써 저항이 약 2자릿수 저감된다. 단, 왜곡 완화 효과, 도핑 상한 확대 효과 등도 포함한다.
Al 농도와 N 농도가 일치한 경우(N:Al=1:1)에는, 얕은 준위는 있어도, 캐리어가 없기 때문에, 절연체로 되어 버린다. Al 농도와 N 농도의 차분만큼 캐리어가 존재하게 된다. 저저항의 반도체로 되기 위해서는 농도차가 필요로 된다.
N 농도가 Al 농도보다도 많은 경우(N 농도>Al 농도), 상호 작용에 의해 Al-N 페어가 만들어지고 난 나머지 N도 또한 Al-N 페어의 근방의 C를 치환함으로써 안정화된다. 이 때문에, 얕은 도너 준위가 형성된다. 또한, 왜곡도 완화되므로, 삼량체를 형성하지 않은 경우보다도 N의 농도를 증가시킬 수 있다.
도 7은 n형 SiC의 경우의 Al과 N의 농도와 시트 저항의 관계를 도시하는 도면이다. N 농도는 2×1020㎝-3로 하고 있다. 단체로 N을 도입한 경우에는, 1×1019㎝-3 이상 넣어도, 시트 저항은 저감할 수 없다. 그 값이 약 300Ω/□이다.
N 농도:Al 농도가 1:1로부터 2:1로 될 때까지는 왜곡이 발생하지 않고 삼량체가 생기고, 얕은 도너 준위에 들어 있는 캐리어 전자수가 증가한다. 따라서, 시트 저항이 급격하게 저하된다.
그리고, 2:1에 도달하였을 때, 최대량의 캐리어를 사용할 수 있으므로, 가장 시트 저항이 낮은 상태로 된다. 시트 저항은, 도 7에 도시한 바와 같이, 1.5Ω/□ 정도까지 저감할 수 있다. n형 SiC에의 콘택트 저항도, N 농도:Al 농도=2:1로 되도록 하고, N 농도와 Al 농도의 차분을 1020㎝-3로부터 1022㎝-3로 증가시킴으로써, 10-5Ω㎤ 정도로부터 10-7Ω㎤ 정도까지 저감 가능하다.
또한, 2:1보다 N 농도의 비율이 올라가면, N 농도:Al 농도=2:1보다 과잉의 N에 의해, 원래의 깊은 도너 준위가 형성되게 된다. 그리고, 이 도너 준위가 캐리어 전자를 수취하게 되어, 삼량체에 의해 형성된 얕은 도너 준위가 비어 버리게 된다. N 농도:Al 농도=2:1로부터 벗어난 만큼의 N은 단체로 도입된 경우에 가까우므로, 왜곡의 완화가 곤란하다. 따라서, 도 7에 도시한 바와 같이, 시트 저항이 급격하게 증가되어 가게 된다.
도 7에서는, n형 불순물의 N(질소)을, Al을 코도핑하지 않은 경우에 고용 한계 근방까지 넣은 경우의 시트 저항(이 경우는 약 300Ω/□)을 비교 대상으로 하고, N 농도:Al 농도=2:1로부터 벗어나게 한 경우에 어떻게 시트 저항의 값이 변화되는지를 나타내고 있다.
삼량체 구조가 생긴 Al 농도/N 농도=0.5를 중심으로 생각하기로 한다. Al 농도/N 농도를 0.47 이상, 0.60(8×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨) 이하로 한 경우, 즉, n형 불순물에 대하여, p형 불순물을 47％ 내지 60％ 넣은 경우, Al을 코도핑하지 않은 경우의 시트 저항에 비해 2자릿수 떨어진 시트 저항으로 되어, 매우 유효하다. 0.5 미만에서는, 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.47 정도에서 8×1019㎝-3 상당의 캐리어로 된다.
거기에서 폭을 양측으로 확대하여, Al 농도/N 농도를 0.45 이상, 0.75(5×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨) 이하로 한 경우, 즉, Al을 N에 대하여 45％ 내지 75％ 넣은 경우, 2자릿수 떨어진 것으로부터 그 3배 정도의 크기로 된다. 0.5 미만에서는 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.45 정도에서 5×1019㎝-3 상당의 캐리어로 된다. 폭을 양측으로 더 확대하여, Al 농도/N 농도를 0.40보다 크고 0.95(1×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨)보다 작게 한 경우, 즉, Al을 N에 대하여 40％ 내지 95％ 넣은 경우, 1자릿수 떨어진 시트 저항으로 된다. 0.5 미만에서는 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.40 정도에서 1×1019㎝-3 상당의 캐리어로 된다.
Al을 N에 대하여 50％ 이상 넣은 쪽이 특성이 양호한 것은, 왜곡이 충분히 완화되기 때문이다. 1개의 Al에 대하여 2개의 N이 클러스터화되어 삼량체가 형성된 상태가 50％의 상태이다. 50％ 미만의 경우, 삼량체가 생긴 상태 외에, 여분의 N이 더 존재하게 된다. 즉, 삼량체로 되지 않은 N이 있으므로, 그만큼 왜곡이 축적되게 된다. 삼량체로 되지 않은 N은 단체로 들어간 것과 마찬가지이며, 즉시 왜곡의 한계에 도달해 버린다. 이렇게 하여, Al의 양이 50％를 깬 경우에는, 왜곡이 급격하게 발생하여, 격자 결함이 증가하게 된다. 이 때문에, 왜곡을 완화할 수 있는 50％ 이상의 경우에 비해 50％ 미만쪽이 시트 저항이 급격하게 악화된다.
또한, Al 농도/N 농도=0.995에서, 캐리어수가 코도핑하지 않은 경우와 거의 동등해진다. 2×1020㎝-3의 0.5％분의 1×1018㎝-3 이상의 캐리어가 100％ 자유 캐리어로 되므로, 종래의 질소 도핑의 시트 저항이 실현 가능해진다. 이 때문에, 시트 저항이 코도핑하지 않은 경우와 대략 일치하게 된다. 또한, Al 농도/N 농도=0.33, 즉, N 농도:Al 농도=3:1의 경우, 캐리어 전자가 모두 삼량체에 의해 형성되는 얕은 도너 준위가 아니라, 잉여의 N으로 형성되는 깊은 도너 준위에 수취된 것으로 된다. 이 때문에, 시트 저항이 코도핑하지 않은 경우와 대략 일치하게 된다. 따라서, 코도핑에 의해 저항이 저감되는 것은 Al 농도/N 농도를 0.33보다 크고 0.995보다 작게 한 경우, 즉, Al을 N에 대하여 33％ 내지 99.5％ 넣은 경우로 된다. 오차도 생각하면, 33％보다 크고, 100％ 미만이라 생각하면 된다.
Al 농도가 N 농도보다도 많은 경우(Al 농도>N 농도), 상호 작용에 의해 Al-N 페어가 만들어지고 난 나머지 Al도 또한 Al-N 페어의 근방의 Si를 치환함으로써 안정화된다. 이 때문에, 얕은 억셉터 준위가 형성된다. 또한, 왜곡도 완화되므로, 삼량체를 형성하지 않은 경우보다도 Al의 농도를 증가시킬 수 있다. 이 경우도, N 농도>Al 농도의 경우와 마찬가지로 생각하면 된다.
도 8은 p형 SiC의 경우의 N과 Al의 농도와 시트 저항의 관계를 도시하는 도면이다. Al 농도는 2×1020㎝-3로 하고 있다.
Al 농도:N 농도가 1:1로부터 2:1로 될 때까지는, 왜곡이 들어가지 않고 삼량체가 생기고, 얕은 억셉터 준위에 들어 있는 캐리어 정공수가 증가한다. 따라서, 시트 저항이 저하된다.
그리고, 2:1에 도달했을 때, 최대량의 캐리어를 사용할 수 있으므로, 가장 시트 저항이 낮은 상태로 된다. 시트 저항으로서는, 도 8에 도시한 바와 같이, 40Ω/□ 정도까지 저감할 수 있다. p형 SiC에의 콘택트 저항도, Al 농도:N 농도=2:1로 되도록 하고, Al 농도와 N 농도의 차분을 1020㎝-3로부터 1022㎝-3로 증가시킴으로써 10-5Ω㎤ 정도로부터 10-7Ω㎤ 정도까지 저감 가능하다.
또한, 2:1보다 Al 농도의 비율이 올라가면, Al 농도:N 농도=2:1보다 과잉의 Al에 의해, 원래의 깊은 억셉터 준위가 형성되게 된다. 그리고, 이 억셉터 준위가 캐리어 정공을 수취하게 되어, 삼량체에 의해 형성된 얕은 억셉터 준위가 전자로 메워져 버린다. Al 농도:N 농도=2:1로부터 벗어난 만큼의 Al은 단체로 도입된 경우에 가까우므로, 왜곡의 완화가 곤란하다. 따라서, 도 8에 도시한 바와 같이, 시트 저항이 급격하게 증가되어 가게 된다.
도 8에서는, p형 불순물의 Al(알루미늄)을, N을 코도핑하지 않은 경우에 고용 한계 근방까지 넣은 경우의 시트 저항(이 경우는 약 10KΩ/□)을 비교 대상으로 하고, Al 농도:N 농도=2:1로부터 벗어나게 한 경우에 어떻게 시트 저항의 값이 변화하는지를 나타내고 있다.
삼량체 구조가 생긴 N 농도/Al 농도=0.5를 중심으로 생각하기로 한다. N 농도/Al 농도를 0.47 이상, 0.60(8×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨) 이하로 한 경우, 즉, p형 불순물에 대하여, n형 불순물을 47％ 내지 60％ 넣은 경우, N을 코도핑하지 않은 경우의 시트 저항에 비해 2자릿수 떨어진 시트 저항으로 되어, 매우 유효하다. 0.5 미만에서는, 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.47 정도에서 8×1019㎝-3 상당의 캐리어로 된다.
거기에서 폭을 양측으로 확대하여, N 농도/Al 농도를 0.45 이상, 0.75(5×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨) 이하로 한 경우, 즉, N을 Al에 대하여 45％ 내지 75％ 넣은 경우, 2자릿수 떨어진 것으로부터 그 3배 정도의 크기로 된다. 0.5 미만에서는, 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.45 정도에서 5×1019㎝-3 상당의 캐리어로 된다. 폭을 더 확대하여, N 농도/Al 농도를 0.40보다 크고 0.95(1×1019㎝-3 이상의 캐리어가 100％ 자유 캐리어로 됨)보다 작게 한 경우, 즉, N을 Al에 대하여 40％ 내지 95％ 넣은 경우, 1자릿수 떨어진 시트 저항으로 된다. 0.5 미만에서는, 얕은 준위가 감소하고, 또한, 왜곡이 발생하므로, 자유 캐리어수가 감소하고, 0.40 정도에서 1×1019㎝-3 상당의 캐리어로 된다.
N을 Al에 대하여 50％ 이상 넣은 쪽이 특성이 양호한 것은 왜곡이 완화되기 때문이다. 그것에 반해, N이 50％ 미만인 경우, 1개의 N에 대하여 2개의 Al이 클러스터화되어 삼량체가 형성된 상태가 50％의 상태이고, 거기에 Al이 더 존재하게 된다. 즉, 삼량체로 되지 않은 Al이 있으므로, 그만큼 왜곡이 축적되게 된다. 이렇게 하여, 50％를 깬 경우에는, 왜곡이 급격하게 발생하여, 격자 결함이 증가하게 된다. 이 때문에, 왜곡을 완화할 수 있는 50％ 이상의 경우에 비해 50％ 미만의 경우쪽이 시트 저항이 급격하게 악화된다.
또한, N 농도/Al 농도=0.995에서, 캐리어수가 코도핑하지 않은 경우와 거의 동등해진다. 2×1020㎝-3의 0.5％분의 1×1018㎝-3 이상의 캐리어가 100％ 자유 캐리어로 되므로, 종래의 Al 도핑의 시트 저항이 실현 가능해진다. 이 때문에, 시트 저항이 코도핑하지 않은 경우와 대략 일치하게 된다. 또한, N 농도/Al 농도=0.33, 즉 Al 농도:N 농도=3:1의 경우, 캐리어 정공이 모두 삼량체에 의해 형성되는 얕은 억셉터 준위가 아니라, 잉여의 Al로 형성되는 깊은 억셉터 준위에 수취되게 된다. 이 때문에, 시트 저항이 코도핑하지 않은 경우와 대략 일치하게 된다. 따라서, 코도핑의 저항 저감 효과가 얻어지는 것은, N 농도/Al 농도를 0.33보다 크고 0.995보다 작게 한 경우, 즉, N을 Al에 대하여 33％ 내지 99.5％ 넣은 경우로 된다. 오차도 생각하면, 33％보다 크고, 100％ 미만으로 생각하면 된다.
코도핑하지 않은 경우에는, 1×1018㎝-3 이하의 저농도의 불순물을 사용한 저저항 SiC 반도체 재료는 존재하기 어렵다. 그러나, 코도핑에 의하면, 삼량체를 형성함으로써, 얕은 준위가 형성되고, 캐리어수가 증가한다. 따라서, 소량의 불순물로도 저저항화가 가능하다.
이상과 같이, p형 불순물과 n형 불순물을 적절한 비율로 코도핑함으로써, 적어도 2개의 현저한 효과가 얻어지게 된다.
첫째, 왜곡이 완화되어, 왜곡이 적은 SiC를 형성 가능하다. 코도핑하지 않은 경우에 비해, 왜곡이 적어지고, 결함이 적어, 많은 불순물을 도입하는 것이 가능하게 된다. 즉, 불순물의 고용 한계를 높게 할 수 있다. 따라서, 시트 저항이 저감되고, 비저항이 저감되며, 콘택트 저항이 저감된다. 이온 주입법이든, 에피택셜 성장법이든, 결함이 적어지므로, 불순물의 고도우즈화가 가능해진다.
둘째, 얕은 준위를 형성하는 것이 가능해진다. 코도핑하지 않은 경우에 비해, 적은 불순물을 사용하는 것만으로, 저저항의 재료를 작성하는 것이 가능해진다. 혹은, 동일한 불순물량인 경우에, 현격하게 작은 시트 저항이 얻어지게 된다. 에피택셜 성장에 의해 형성 가능한 저도우즈의 영역을 생각하였을 때, 코도핑을 사용하지 않은 경우, 고저항으로 되어 버린다. 그러나, 코도핑을 사용하면, 저저항의 SiC를 형성하는 것이 가능해진다. 이에 의해, 보다 저온 저항의 SiC 반도체 장치를 제조하는 것도 가능해진다.
본 실시 형태의 MOSFET(100)에서는 p+형의 제3 SiC 영역(p웰 콘택트 영역)(20)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑되어 있다. 이에 의해, p+형의 제3 SiC 영역(20)의 시트 저항 및 비저항이 저감된다. 또한, 제3 SiC 영역(20)과, 제1 전극(24) 사이의 콘택트 저항이 저감된다. 따라서, p웰 전위(채널 전위)가 안정되어, 고성능 MOSFET(100)가 실현된다.
또한, 삼량체가 형성되어 있음으로써, 결정 구조가 안정되어 결정 결함이 저감되고, 누설 전류가 저감된 MOSFET(100)가 실현된다. 또한, 결정 구조가 안정되어 통전 파괴 내성이 우수한 MOSFET(100)가 실현된다. 특히, MOSFET(100)에 내장된 보디 다이오드는 통전 열화에 대하여 신뢰성이 높은 것으로 된다.
통전 열화로서, 3C 구조의 결정 결함이 발생하여 고저항화되는 모드가 있다. 본 실시 형태의 코도핑 구조가 있으면, 결정이 안정되기 때문에, 이 모드가 발현되지 않는다. 따라서, 고저항화 모드가 발현되지 않는 신뢰성이 높은 보디 다이오드를 형성할 수 있다.
제3 SiC 영역(20)에 함유되는 p형 불순물의 농도는 1×1018㎝-3 이상 1×1022㎝-3 이하이다. 이 범위를 하회하면, 특히 이온 주입에 의해 코도핑을 행하는 경우에, p형 불순물과 n형 불순물의 상호 작용이 발생하기 어려워, 삼량체가 형성되지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 p형 불순물을 고용시키는 것은 곤란하기 때문이다.
제3 SiC 영역(20)의 시트 저항 또는 비저항과, 제3 SiC 영역(20)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, p웰 전위의 충분한 안정을 실현시키는 관점에서, 제3 SiC 영역(20)에 함유되는 p형 불순물의 농도는 1×1020㎝-3 이상인 것이 보다 바람직하다.
제3 SiC 영역(20)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 제3 SiC 영역(20)의 시트 저항 또는 비저항과, 제3 SiC 영역(20)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, p웰 전위의 충분한 안정을 실현시키는 관점에서, 원소 A의 농도에 대한 원소 D의 농도의 비는 0.33보다 크고 0.995보다 작다. 또한, 원소 A의 농도에 대한 원소 D의 농도의 비가 0.40보다 크고 0.95보다 작은 것이 바람직하다. 또한, 0.45 이상 0.75 이하인 것이 보다 바람직하다. 또한, 0.47 이상 0.60 이하인 것이 한층 더 바람직하다.
원소 A의 농도에 대한 원소 D의 농도의 비는, 예를 들면 SIMS(Secondary Ion Microprobe Spectrometry)에 의해, 원소 A, 원소 D 각각의 농도를 구함으로써 산출가능하다.
제3 SiC 영역(20)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 시트 저항 또는 비저항을 저감하는 관점에서, 원소 A의 캐리어 발생에 기여하는 억셉터 준위가 150meV 이하인 것이 바람직하다. 또한, 100meV 이하인 것이 보다 바람직하고, 40meV 이하인 것이 한층 더 바람직하다.
원소 A의 억셉터 준위는, 예를 들면 제3 SiC 영역(20)의 시트 저항 또는 비저항, 혹은 제3 SiC 영역(20)과 제1 전극(24) 사이의 콘택트 저항의 활성화 에너지를 측정함으로써 구하는 것이 가능하다.
제3 SiC 영역(20)의 시트 저항 또는 비저항과, 제3 SiC 영역(20)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여 p웰 전위의 충분한 안정을 실현시키는 관점에서, p형 불순물과 n형 불순물의 대부분이 삼량체를 형성하는 것이 바람직하다. 따라서, 원소 D의 90％ 이상이 원소 A의 최근접의 격자 위치에 있는 것이 바람직하다. 원소 D의 90％ 이상이 원소 A의 최근접의 격자 위치에 있으면, p형 불순물과 n형 불순물의 대부분(삼량체를 형성할 수 있는 것 중의 90％ 이상)이 삼량체를 형성하고 있다고 간주할 수 있다.
원소 D 중, 원소 A의 최근접의 격자 위치에 있는 원소의 비율은, 예를 들면 XPS(X-ray Photoelectron Spectroscopy)에 의해, 원소 A와 원소 D의 결합 상태를 분석함으로써 구하는 것이 가능하다.
다음에, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 설명한다.
본 실시 형태의 반도체 장치의 제조 방법은, SiC 중에 p형 불순물과 n형 불순물을 이온 주입하여 p형 SiC 영역을 형성한다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이다. 그리고, 상기 조합을 구성하는 원소 A의 도우즈량에 대한 원소 D의 도우즈량의 비가 0.33보다 크고 0.995보다 작다. 또한, n형 불순물을 이온 주입할 때의 이온 주입 범위(Rp; projected range)가, p형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)에 대하여 90％ 이상 110％ 이하의 범위에 있다. 또한, p형 SiC 영역의 상기 조합을 구성하는 원소 A의 농도를 1×1018㎝-3 이상 1×1022㎝-3 이하로 한다.
도 9는 본 실시 형태의 반도체 장치의 제조 방법을 예시하는 공정 흐름도이다. 도 10 내지 도 14는 본 실시 형태의 반도체 장치의 제조 방법을 도시하는 모식 단면도이다.
도 9에 도시한 바와 같이, 반도체 장치의 제조 방법은, n-SiC층 형성(스텝 S100), p형 불순물 이온 주입(스텝 S102), n형 불순물 이온 주입(스텝 S104), p형 불순물 이온 주입(스텝 S106), n형 불순물 이온 주입(스텝 S108), 어닐(스텝 S110), 게이트 절연막 형성(스텝 S112), 게이트 전극 형성(스텝 S114), 층간막 형성(스텝 S116), 제1 전극 형성(스텝 S118), 제2 전극 형성(스텝 S120) 및 어닐(스텝 S122)을 구비한다.
우선, n형 불순물로서 P(인) 또는 N(질소)을 불순물 농도 5×1018㎝-3 정도 포함하고, 예를 들면 두께 300㎛이며, 4H-SiC의 저저항의 n형의 SiC 기판(12)을 준비한다.
스텝 S100에서는, SiC 기판(12)의 한쪽 면 상에 에피택셜 성장법에 의해, n형 불순물로서, 예를 들면 N을 불순물 농도 1×1016㎝-3 정도 포함하고, 두께가 10㎛ 정도인 고저항의 n-SiC층(14)을 에피택셜 성장시킨다.
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제1 마스크재(42)를 형성한다. 스텝 S102에서는, 이 제1 마스크재(42)를 이온 주입 마스크로서 사용하여, p형 불순물인 Al을 n-SiC층(14)에 이온 주입하여, 제1 SiC 영역(p웰 영역)(16)을 형성한다(도 10).
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제2 마스크재(44)를 형성한다. 스텝 S104에서는, 이 제2 마스크재(44)를 이온 주입 마스크로서 사용하여, n형 불순물인 N을 n-SiC층(14)에 이온 주입하여, 제2 SiC 영역(소스 영역)(18)을 형성한다(도 11).
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제3 마스크재(46)를 형성한다. 스텝 S106에서는, 이 제3 마스크재(46)를 이온 주입 마스크로서 사용하여, p형 불순물인 Al을 n-SiC층(14)에 이온 주입하여, 제3 SiC 영역(p웰 콘택트 영역)(20)을 형성한다(도 12).
또한, 스텝 S108에서는, 동일한 제3 마스크재(46)를 이온 주입 마스크로서 사용하여, p웰 콘택트 영역(20)에 n형 불순물인 N을 이온 주입한다(도 13).
이와 같이, 스텝 S106과 스텝 S108에서, p형 불순물과 n형 불순물을 이온 주입에 의해 코도핑하여 p웰 콘택트 영역(20)을 형성한다. 여기에서는, p형 불순물로서 Al, n형 불순물로서 N을 예시하였지만, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이다.
또한, p웰 콘택트 영역(20)의 p형 불순물과 n형 불순물이 상호 작용하여, 삼량체가 형성되기 위해서는, 이온 주입 후의 p형 불순물의 분포와 n형 불순물의 분포가, 막 두께 방향의 각 위치에 있어서, 일정 비율을 곱한 것이 대략 일치하는 것이 바람직하다. 즉, 각 위치에 있어서, p형 불순물과 n형 불순물이 일정한 비율(예를 들면 Al량:N량=2:1)로 되도록 주입 조건을 어림한다.
이 때문에, n형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)가, p형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)에 대하여, 90％ 이상 110％ 이하의 범위에 있도록 한다. 그리고, 95％ 이상 105％ 이하의 범위에 있는 것이 보다 바람직하다.
SiC 중에서의 불순물의 확산 길이는 Si 중 등에 비해 작다. 따라서, p형 불순물과 n형 불순물의 양쪽의 이온 주입 범위(Rp)를 변화시키고, 복수의 이온 주입 범위(Rp)로 다단계로 분할한 이온 주입을 행하여, p웰 콘택트 영역(20)을 형성해도 상관없다. 이에 의해, 깊이 방향의 불순물 농도 분포가 보다 균일한 p웰 콘택트 영역(20)을 형성하는 것이 가능해진다.
또한, p웰 콘택트 영역(20)의 시트 저항 또는 비저항을 저감하는 관점에서, p형 불순물인 Al의 도우즈량에 대한 n형 불순물인 N의 도우즈량의 비는 0.33보다 크고 0.995보다 작다.
또한, p형 불순물과 n형 불순물의 상호 작용에 의해, p웰 콘택트 영역(20)의 시트 저항 또는 비저항을 저감하는 관점에서, p형 불순물인 Al의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하로 되도록 이온 주입 시의 도우즈량을 제어한다.
스텝 S110에서는, p형 불순물과 n형 불순물을 이온 주입에 의해 코도핑하여 p웰 콘택트 영역(20)을 형성한 후, 활성화를 위한 어닐을 행한다. 이 어닐은, 예를 들면 아르곤(Ar) 가스를 분위기 가스로서 사용하여, 가열 온도 1600℃, 가열 시간 30분이라는 조건이 사용된다. 이때, SiC 내부에 도입된 불순물의 활성화는 실현할 수 있지만, 확산은 얼마 안된다.
스텝 S112에서는, 예를 들면 SiO2막의 게이트 절연막(28)이 CVD(Chemical Vapor Deposition)법 혹은 열산화법에 의해 형성된다. 그리고, 스텝 S114에서는, 게이트 절연막(28) 상에, 예를 들면 폴리실리콘의 게이트 전극(30)이 형성된다. 그리고, 스텝 S116에서는, 게이트 전극(30) 상에, 예를 들면 SiO2막의 층간 절연막(32)이 형성된다(도 14).
그 후, 스텝 S118에서, 제2 SiC 영역(소스 영역)(18)과, 제3 SiC 영역(p웰 콘택트 영역)(20)에 전기적으로 접속되는 도전성의 제1 전극(소스·p웰 공통 전극)(24)이 형성된다. 제1 전극(소스·p웰 공통 전극)(24)은, 예를 들면 Ni(니켈)과 Al의 스퍼터에 의해 형성된다.
스텝 S120에서는, n-SiC 기판(12)의 제2 면측에, 도전성의 제2 전극(드레인 전극)(36)이 형성된다. 제2 전극(드레인 전극)(36)은, 예를 들면 Ni의 스퍼터에 의해 형성된다.
스텝 S122에서는, 제1 전극(24)과 제2 전극(36)의 콘택트 저항을 저감하기 위해서, 저온에서의 어닐이 행해진다. 어닐은, 예를 들면 아르곤 가스 분위기에서, 400℃에서 행해진다.
이상의 제조 방법에 의해, 도 1에 도시하는 MOSFET(100)가 형성된다.
본 실시 형태의 제조 방법에 의하면, p+형의 제3 SiC 영역(p웰 콘택트 영역)(20)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑된다. 따라서, p+형의 제3 SiC 영역(20)의 시트 저항 또는 비저항이 저감된다. 또한, 제3 SiC 영역(20)과 제1 전극(24) 사이의 콘택트 저항이 저감된다. 따라서, p웰 전위(채널 전위)가 안정되어, 고성능 MOSFET(100)를 제조하는 것이 가능하다.
또한, p형 불순물과 n형 불순물의 코도핑에 의해, 각 불순물이 격자점에 들어가기 쉬워진다. 이 때문에, 스텝 S110의 활성화 어닐의 온도를, 코도핑하지 않는 경우에 비해 저온화하는 것이 가능해진다.
또한, 삼량체나 페어 구조의 형성에 의해 결정 구조가 안정화되어, 이온 주입 시에 형성된 결정 결함이 SiC 중에 신장되는 데 기인하는 특성 열화를 억제하는 것도 가능해진다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, n+형의 제2 SiC 영역에도, p형 불순물과 n형 불순물이 코도핑되는 점 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
본 실시 형태의 반도체 장치는, 도 1의 MOSFET(100)에 있어서, n+형의 제2 SiC 영역(소스 영역)(18)에, p형 불순물과 n형 불순물이 코도핑되어 있다. 그리고, 제2 SiC 영역(소스 영역)(18) 중 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이다. 예를 들면, 원소 A가 Al, 원소 D가 N이다.
본 실시 형태의 MOSFET에서는 n+형의 제2 SiC 영역(소스 영역)(18)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑되어 있다. 이에 의해, n+형의 제2 SiC 영역(소스 영역)(18)의 시트 저항 또는 비저항이 저감된다. 또한, 제2 SiC 영역(소스 영역)(18)과 제1 전극(24) 사이의 콘택트 저항이 저감된다. 따라서, 제1 실시 형태의 효과 외에, 온 저항이 저감되고, 또한 고성능 MOSFET(100)가 실현된다.
제2 SiC 영역(소스 영역)(18)에 함유되는 n형 불순물의 농도는, 1×1018㎝-3 이상 1×1022㎝-3 이하이다. 이 범위를 하회하면, 특히 이온 주입에 의해 코도핑을 행하는 경우에, p형 불순물과 n형 불순물의 상호 작용이 발생하지 않아, 삼량체가 형성되지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 n형 불순물을 고용시키는 것은 곤란하기 때문이다.
제2 SiC 영역(소스 영역)(18)의 시트 저항 또는 비저항과, 제2 SiC 영역(소스 영역)(18)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, 온 저항을 저감시키는 관점에서, 제2 SiC 영역(소스 영역)(18)에 함유되는 n형 불순물의 농도는, 1×1020㎝-3 이상인 것이 보다 바람직하다.
제2 SiC 영역(소스 영역)(18)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 코도핑에 의한 효과를 얻는 관점에서, 원소 D의 농도에 대한 원소 A의 농도의 비가, 0.33보다 크고 0.995보다 작다. 또한, 제2 SiC 영역(소스 영역)(18)의 시트 저항 또는 비저항과, 제2 SiC 영역(소스 영역)(18)과, 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, 온 저항을 저감시키는 관점에서, 원소 D의 농도에 대한 원소 A의 농도의 비가, 0.40보다 크고 0.95보다 작은 것이 바람직하다. 또한, 0.45 이상 0.75 이하인 것이 보다 바람직하다. 또한, 0.47 이상 0.60 이하인 것이 한층 더 바람직하다.
제2 SiC 영역(소스 영역)(18)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 시트 저항 또는 비저항을 저감하는 관점에서, 원소 D의 캐리어 발생에 기여하는 도너 준위가 40meV 이하인 것이 바람직하다. 또한, 35meV 이하인 것이 보다 바람직하다. 20meV 이하인 것이 더욱 바람직하다.
제2 SiC 영역(소스 영역)(18)의 시트 저항 또는 비저항과, 제2 SiC 영역(소스 영역)(18)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, 온 저항을 저감시키는 관점에서, p형 불순물과 n형 불순물의 대부분이 삼량체를 형성하는 것이 바람직하다. 따라서, 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있는 것이 바람직하다. 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있으면, p형 불순물과 n형 불순물의 대부분(삼량체를 형성할 수 있는 것 중의 90% 이상)이 삼량체를 형성하고 있다고 간주할 수 있다.
이어서, 본 실시 형태의 반도체 장치의 제조 방법에 대해서 설명한다.
도 15는 본 실시 형태의 반도체 장치의 제조 방법을 예시하는 흐름도이다. 도 16은 본 실시 형태의 반도체 장치의 제조 방법을 나타내는 모식 단면도이다.
도 15에 도시한 바와 같이, 반도체 장치의 제조 방법은, 제1 실시 형태의 방법 외에, n형 불순물 이온 주입(스텝 S104) 후에, p형 불순물 이온 주입(스텝 S105)을 구비하고 있다.
스텝 S105에서는, 스텝 S104와 동일한 제2 마스크재(44)를 이온 주입 마스크로서 사용하여, 제2 SiC 영역(소스 영역)(18)에 p형 불순물인 Al을 이온 주입한다(도 16).
또한, 제2 SiC 영역(소스 영역)(18)의 시트 저항 또는 비저항과, 제2 SiC 영역(소스 영역)(18)과 제1 전극(24) 사이의 콘택트 저항을 충분히 저감하여, 온 저항을 저감시키는 관점에서, n형 불순물인 N의 도우즈량에 대한 p형 불순물인 Al의 도우즈량의 비가, 0.33보다 크고 0.995보다 작다. 마찬가지 관점에서, n형 불순물인 N의 농도가, 1×1018㎝-3 이상 1×1022㎝-3 이하로 하도록 도우즈량을 제어한다.
스텝 S106 이후의 프로세스는, 제1 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법에 의하면, 제1 실시 형태의 효과 외에, 온 저항이 저감되고, 또한 고성능 MOSFET(100)를 제조하는 것이 가능해진다.
또한, 제1 및 제2 실시 형태에서는, n-SiC층(14)의 일부 표면에는, p형 불순물의 불순물 농도 5×1015 내지 1×1017㎝-3 정도의 p형의 제1 SiC 영역(p웰 영역)(16)이 형성되고, MOSFET의 채널 영역으로 되어 있다. 이 영역에, 1×1018㎝-3 이상의 도펀트를 도입해도 되는 경우에는, p웰 콘택트 영역과 마찬가지로 코도핑을 적용해도 상관없다.
일반적으로, 채널 영역의 p형 도펀트를 고농도화하면, 전자의 이동도 열화가 일어난다. 그러나, 코도핑에 의하면, 왜곡이 완화되므로, 이동도 향상이 예상된다. 또한, 일반적으로, SiC에는 탄소 결함이 있고, 그 에너지 준위에 전자 트랩이 일어나, 이동도가 열화되는 문제가 있다. 그러나, 채널 영역을 코도핑으로 하면, 탄소 결함이 n형 도펀트(정확하게는 C 위치에 들어가는 측의 도펀트)에 의해 매립되어 있으므로, 전자 트랩이 발생하지 않는다. 그 만큼 이동도 향상도 예상된다.
하지만, 1×1018㎝-3 이상의 도펀트를 채널 영역에 도입하면, 임계값이 커지는 것이 문제가 된다. 따라서, 임계값이 커도 되는 경우, 혹은 임계값을 다른 방법으로 낮게 할 수 있는 경우에는, p웰 영역(채널 영역)을 코도핑으로 함으로써, 고성능의 MOSFET가 얻어진다.
그를 위해서는, 예를 들면 절연막/제1 SiC 영역의 계면 근방에 있어서, 0.33＜N/Al＜1.0을 유지하면서, 양자 모두 1×1018㎝-3 이상 도입하고, 또한 채널을 형성하는 부분(3㎚ 내지 5㎚ 정도)에서, p형 도펀트와 n형 도펀트의 차분이 1×1017㎝-3 이하가 되도록 설계하면 된다.
또한, 계면 근방에서는 차분이 더욱 작아져서, 매립 채널로 하면 더욱 바람직하다. 계면 저스트에서는, N/Al비가 1.0이 되어도 된다. 또한 매립 구조로서, 1㎚-5㎚ 정도의 N/Al비가 1.0(서로 끌어당기므로, 0.995 내지 1.005 정도의 범위에서 1.0으로 일치시키는 것이 가능함)의 영역을 삽입해도 된다. 이렇게 매립 구조로 되어 있는 경우에는, 그 매립 후의 계면으로부터 안측이 채널로 된다. 채널 위치로부터 SiC 영역의 안측 방향을 향하여, 0.33＜N/Al＜1.0을 유지하면서, 점차 p형 도펀트와 n형 도펀트의 차분이 넓어지도록 한다. 즉, 계면 근방에서는, N/Al비가 1.0에 가깝고, 안쪽을 향함에 따라, 0.5에 가깝게 하는 것이 바람직하다.
이때, (1) 임계값은 3V 내지 5V 정도의 통상의 값이 된다. (2) 상기와 같이 이동도가 향상된다. 이것이 성립하기 위해서는, 채널 내에서 0.33＜N/Al＜1.0으로 유지되는 것이 중량이다. (3) 또한, 매립 구조로 되어 있으므로 계면 요철에 의한 이동도 열화가 없어진다. (4) 제1 SiC 영역의 안측 위치에서는, p형 도펀트와 n형 도펀트의 차분을 1×1018㎝-3 이상이 되도록, p형 도펀트 농도를 짙게 할 수 있으므로, 소자의 고내압화가 가능하다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 제1 및 제2 면을 갖는 n형의 SiC 기판과, SiC 기판의 제1 면측에 형성된 n형의 SiC층을 구비한다. 그리고, SiC층의 표면에 형성되고, p형 불순물과 n형 불순물을 함유하고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비(농도 D/농도 A)가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 SiC 영역을 구비한다. 또한, SiC 영역 상에 형성된 제1 전극과, SiC 기판의 제2 면측에 형성된 제2 전극을 구비한다.
도 17은 본 실시 형태의 반도체 장치인 PiN 다이오드의 구성을 나타내는 모식 단면도이다. 또한, p형 불순물과 n형 불순물의 코도핑에 의한 작용 등은, 제1 실시 형태와 마찬가지이므로, 이하, 기술을 생략한다.
이 PiN 다이오드(200)는, 제1 및 제2 면을 갖는 SiC 기판(탄화 규소 기판)(12)을 구비하고 있다. 도 17에 있어서는, 제1 면이란 도면의 상측 면이며, 제2 면이란 도면의 하측 면이다. 이 SiC 기판(12)은, 불순물 농도 1×1018 내지 1×1019㎝-3 정도의, 예를 들면 N(질소)을 n형 불순물로서 포함하는 4H-SiC 기판(n 기판)이다.
이 SiC 기판(12)의 제1 면 상에는, n형 불순물의 불순물 농도 5×1015 내지 2×1016㎝-3 정도의 n형의 SiC층(n-SiC층)(14)이 형성되어 있다. n-SiC층(14)의 막 두께는, 예를 들면 5 내지 10㎛ 정도이다.
n-SiC층(14)의 표면에는, p+형의 SiC 영역(40)을 구비하고 있다. p+형의 SiC 영역(40)은, p형 불순물과 n형 불순물이 코도핑되어 있다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이다. 이하, 원소 A가 Al, 원소 D가 N인 경우를 예로 들어 설명한다.
그리고, p형의 SiC 영역(40)과 전기적으로 접속되는 도전성의 제1 전극(애노드 전극)(44)을 구비하고 있다. 제1 전극(44)은, 예를 들면 Ni(니켈)의 배리어 메탈층(44a)과, 배리어 메탈층(44a) 상의 Al의 메탈층(44b)을 포함한다. Ni의 배리어 메탈층(44a)과 Al의 메탈층(44b)은 반응에 의해 합금을 형성할 수 있다.
또한, SiC 기판(12)의 제2 면측에는, 도전성의 제2 전극(캐소드 전극)(46)이 형성되어 있다. 제2 전극(46)은, 예를 들면 Ni이다.
본 실시 형태의 PiN 다이오드(200)에서는, p+형의 SiC 영역(40)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑되어 있다. 이에 의해, p+형의 SiC 영역(40)의 시트 저항 또는 비저항이 저감된다. 또한, p형의 SiC 영역(40)과, 제1 전극(44) 사이의 콘택트 저항이 저감된다. 따라서, 순방향 전류가 큰 PiN 다이오드(200)가 실현된다.
또한, 삼량체가 형성되어 있음으로써, 결정 구조가 안정되어 결정 결함이 저감되어, 역바이어스 시의 누설 전류가 저감된 PiN 다이오드(200)가 실현된다. 그리고, 결정 구조가 안정됨으로써, 통전 파괴 내성이 우수하고, Vf 열화가 적은 고내압의 PiN 다이오드(200)가 실현된다.
p+형의 SiC 영역(40)에 함유되는 p형 불순물의 농도는, 1×1018㎝-3 이상 1×1022㎝-3 이하이다. 이 범위를 하회하면, 특히 이온 주입에 의해 코도핑을 행하는 경우에, p형 불순물과 n형 불순물의 상호 작용이 발생하지 않아, 삼량체가 형성되지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 p형 불순물을 고용시키는 것은 곤란하기 때문이다.
p+형의 SiC 영역(40)의 시트 저항 또는 비저항과, p+형의 SiC 영역(40)과 제1 전극(44) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, p+형의 SiC 영역(40)에 함유되는 p형 불순물의 농도는, 1×1020㎝-3 이상인 것이 보다 바람직하다.
p+형의 SiC 영역(40)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, p+형의 SiC 영역(40)의 시트 저항 또는 비저항과, p+형의 SiC 영역(40)과 제1 전극(44) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, 원소 A의 농도에 대한 원소 D의 농도의 비가, 0.33보다 크고 0.995보다 작다. 또한, 0.40보다 크고 0.95보다 작은 것이 바람직하다. 또한, 0.45 이상 0.75 이하인 것이 보다 바람직하다. 또한, 0.47 이상 0.60 이하인 것이 한층 더 바람직하다.
p+형의 SiC 영역(40)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 코도핑에 의한 효과를 얻는 관점에서, 원소 A의 캐리어 발생에 기여하는 억셉터 준위가 150meV 이하인 것이 바람직하다. 또한, 100meV 이하인 것이 보다 바람직하고, 40meV 이하인 것이 한층 더 바람직하다.
p형의 SiC 영역(40)의 시트 저항과, p형의 SiC 영역(40)과, 제1 전극(44) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, p형 불순물과 n형 불순물의 대부분이 삼량체를 형성하는 것이 바람직하다. 따라서, 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있는 것이 바람직하다. 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있으면, p형 불순물과 n형 불순물의 대부분(삼량체를 형성할 수 있는 것 중의 90% 이상)이 삼량체를 형성하고 있다고 간주할 수 있다.
본 실시 형태의 PiN 다이오드(200)는, 예를 들면 p+형의 SiC 영역(40)을 이온 주입에 의해 형성할 때, p형 불순물인 Al과, n형 불순물인 N을 코도핑함으로써 형성하는 것이 가능하다.
그리고, p+형의 SiC 영역(40)을 이온 주입에 의해 형성할 때, n형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)가, p형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)에 대하여 90% 이상 110% 이하의 범위에 있도록 한다. 이것은, p형 불순물과 n형 불순물을 근접시켜, 삼량체의 형성을 용이하게 하기 위함이다.
또한, PiN 다이오드에 메사 구조를 적용하는 것도 가능하다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, n형의 SiC층과, SiC층의 표면에 형성된 p형의 제1 SiC 영역과, 제1 SiC 영역의 표면에 형성된 n형의 제2 SiC 영역과, 제1 SiC 영역의 표면에 형성된 p형의 제4 SiC 영역을 구비한다. 그리고, n형의 SiC층의 이면측에 형성되고, p형 불순물과 n형 불순물을 함유하고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비(농도 D/농도 A)가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 제3 SiC 영역을 구비한다. 또한, SiC층, 제1 SiC 영역의 표면에 연속적으로 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 제2 SiC 영역 및 제4 SiC 영역 상에 형성된 제1 전극과, 제3 SiC 영역측에 형성된 제2 전극을 구비한다.
도 18은 본 실시 형태의 반도체 장치인 IGBT(Insulated Gate Bipolar Transistor)의 구성을 나타내는 모식 단면도이다. 또한, p형 불순물과 n형 불순물의 코도핑에 의한 작용 등은, 제1 실시 형태와 마찬가지이므로, 이하, 기술을 생략한다.
이 IGBT(300)는, 제1 및 제2 면을 갖는 SiC 기판(탄화 규소 기판)(12)을 구비하고 있다. 도 18에 있어서는, 제1 면이란 도면의 상측 면이며, 제2 면이란 도면의 하측 면이다. 이 SiC 기판(12)은, 불순물 농도 1×1018 내지 1×1019㎝-3 정도의, 예를 들면 N(질소)을 n형 불순물로서 포함하는 4H-SiC 기판(n 기판)이다.
이 SiC 기판(12)의 제1 면 상에는, n형 불순물의 불순물 농도 5×1015 내지 2×1016㎝-3 정도의 n형의 SiC층(n-SiC층)(14)이 형성되어 있다. n-SiC층(14)의 막 두께는, 예를 들면 5 내지 10㎛ 정도이다.
n-SiC층(14)의 일부 표면에는, p형 불순물의 불순물 농도 5×1015 내지 1×1017㎝-3 정도의 p형의 제1 SiC 영역(제1 에미터 영역)(66)이 형성되어 있다. 제1 에미터 영역(66)의 깊이는, 예를 들면 0.6㎛ 정도이다.
제1 SiC 영역(제1 에미터 영역)(66)의 일부 표면에는, n형 불순물의 불순물 농도 1×1018 내지 1×1022㎝-3 정도의 n+형의 제2 SiC 영역(제2 에미터 영역)(58)이 형성되어 있다. 제2 에미터 영역(58)의 깊이는, 제1 SiC 영역(제1 에미터 영역)(66)의 깊이보다 얕고, 예를 들면 0.3㎛ 정도이다.
또한, 제1 SiC 영역(제1 에미터 영역)(66)의 일부 표면이며, n+형의 제2 SiC 영역(제2 에미터 영역)(58)의 측방에, p형 불순물의 불순물 농도 1×1018 내지 1×1022㎝-3 정도의 p+형의 제4 SiC 영역(에미터 콘택트 영역)(60)이 형성되어 있다. 에미터 콘택트 영역(60)의 깊이는, 제1 SiC 영역(제1 에미터 영역)(66)의 깊이보다 얕고, 예를 들면 0.3㎛ 정도이다.
그리고, n형의 SiC층(14)의 이면측에, p+형의 제3 SiC 영역(콜렉터 영역)(52)이 형성되어 있다. 본 실시 형태에서는, SiC 기판(12)의 이면이 p+형의 제3 SiC 영역(52)으로 되어 있다.
p+형의 제3 SiC 영역(52)은, p형 불순물과 n형 불순물이 코도핑되어 있다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비(농도 D/농도 A)가 0.33보다 크고 0.995보다 작다. 이하, 원소 A가 Al, 원소 D가 N인 경우를 예로 들어 설명한다.
SiC층(n-층)(14) 및 제1 SiC 영역(제1 에미터 영역)(66)의 표면에 연속적으로, 이들 영역 및 층에 걸치도록 형성된 게이트 절연막(28)을 구비하고 있다. 게이트 절연막(28)에는, 예를 들면 SiO2막이나 high-k 절연막이 적용 가능하다.
그리고, 게이트 절연막(28) 상에는, 게이트 전극(30)이 형성되어 있다. 게이트 절연막(28)에는, 예를 들면 SiO2막이 사용된다. 게이트 전극(30)에는, 예를 들면 폴리실리콘 등이 적용 가능하다. 게이트 전극(30) 상에는, 예를 들면 SiO2막으로 형성되는 층간 절연막(32)이 형성되어 있다.
게이트 전극 아래의 제2 SiC 영역(제2 에미터 영역)(58)과 SiC층(n-층)(14) 사이에 끼워지는 제1 SiC 영역(66)이 채널 영역으로 된다.
그리고, 제2 SiC 영역(제2 에미터 영역)(58)과, 제4 SiC 영역(에미터 콘택트 영역)(60)과 전기적으로 접속되는 도전성의 제1 전극(에미터 전극)(54)을 구비하고 있다. 제1 전극(에미터 전극)(54)은, 예를 들면 Ni(니켈)의 배리어 메탈층(54a)과, 배리어 메탈층(54a) 상의 Al의 메탈층(54b)을 포함한다. Ni의 배리어 메탈층(54a)과 Al의 메탈층(54b)은 반응에 의해 합금을 형성할 수 있다.
또한, SiC 기판(12)의 제2 면측, 제3 SiC 영역(52)의 이면에는, 도전성의 제2 전극(콜렉터 전극)(56)이 형성되어 있다. 제2 전극(콜렉터 전극)(56)은, 예를 들면 Ni이다.
또한, 본 실시 형태에 있어서, n형 불순물은 예를 들면, N(질소)이나 P(인)이 바람직하지만, As(비소) 등을 적용하는 것도 가능하다. 또한, p형 불순물은 예를 들면, Al(알루미늄)이 바람직하지만, B(붕소), Ga(갈륨), In(인듐) 등을 적용하는 것도 가능하다.
본 실시 형태의 IGBT(300)에서는, 제3 SiC 영역(콜렉터 영역)(52)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑되어 있다. 이에 의해, 제3 SiC 영역(52)의 시트 저항 또는 비저항이 저감된다. 또한, 제3 SiC 영역(52)과 제2 전극(콜렉터 전극)(56) 사이의 콘택트 저항이 저감된다. 따라서, 온 전류가 큰 IGBT(300)가 실현된다.
본 실시 형태에서는, 도펀트의 에너지 준위를 얕게 할 수 있으므로, 캐리어의 생성·소멸이 고속화된다. 그 결과, 코도핑을 사용하지 않은 경우의 IGBT에 비해 ON에 걸리는 시간, OFF에 걸리는 시간 모두, 적어도 절반 이하로 하는 것이 가능하다. 코도핑의 적용 범위를 넓히면, 한층 더한 고속화의 여지도 있어, 바이폴라 디바이스의 약점인 저속 동작의 문제를 해결할 수 있다.
코도핑의 적용 범위를 넓히는 경우, 예를 들면 채널 영역(제1 에미터 영역)에 코도핑을 사용하는 것이 생각된다. 1×1018㎝-3 정도의 도펀트를 도입하는 것이, 임계값 등의 디바이스 특성을 감안하여 허용할 수 있으면 적용 가능하다. 또한, 에피택셜 성장 기술에 의해, 채널 영역, 드리프트층 등에 코도핑을 적용하는 것이 생각된다. 즉, 바이폴라 디바이스를 구성하는 부분 중, 전하가 출입하는 부분의, 조금이라도 많은 부분에 코도핑을 도입할 수 있으면, 한층 더한 고속화가 가능하다.
또한, 삼량체가 형성되어 있음으로써, 결정 구조가 안정되어 결정 결함이 저감되어, 역바이어스 시의 누설 전류가 저감된 IGBT(300)가 실현된다. 또한, 결정 구조가 안정됨으로써, 통전 파괴 내성이 우수한 IGBT(300)가 실현된다.
제3 SiC 영역(52)에 함유되는 p형 불순물의 농도는, 1×1018㎝-3 이상 1×1022㎝-3 이하이다. 이 범위를 하회하면, 특히 이온 주입에 의해 코도핑을 행하는 경우에, p형 불순물과 n형 불순물의 상호 작용이 발생하지 않아, 삼량체가 형성되지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 p형 불순물을 고용시키는 것은 곤란하기 때문이다.
제3 SiC 영역(52)의 시트 저항 또는 비저항과, 제3 SiC 영역(52)과 제2 전극(56) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, 제3 SiC 영역(52)에 함유되는 p형 불순물의 농도는, 1×1020㎝-3 이상인 것이 보다 바람직하다.
제3 SiC 영역(52)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 코도핑에 의한 효과를 얻는 관점에서, 원소 A의 농도에 대한 원소 D의 농도의 비가, 0.33보다 크고 0.995보다 작다. 또한, 제3 SiC 영역(52)의 시트 저항과, 제3 SiC 영역(52)과, 제2 전극(56) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, 원소 A의 농도에 대한 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것이 바람직하다. 또한, 0.45 이상 0.75 이하인 것이 보다 바람직하다. 또한, 0.47 이상 0.60 이하인 것이 한층 더 바람직하다.
제3 SiC 영역(52)의 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 제3 SiC 영역(52)의 시트 저항 또는 비저항을 저감하고, 제3 SiC 영역(52)과 제2 전극(56) 사이의 콘택트 저항을 저감하는 관점에서, 원소 A의 캐리어 발생에 기여하는 억셉터 준위가 150meV 이하인 것이 바람직하다. 또한, 100meV 이하인 것이 보다 바람직하고, 40meV 이하인 것이 한층 더 바람직하다.
제3 SiC 영역(52)의 시트 저항 또는 비저항과, 제3 SiC 영역(52)과 제2 전극(56) 사이의 콘택트 저항을 충분히 저감시키는 관점에서, p형 불순물과 n형 불순물의 대부분이 삼량체를 형성하는 것이 바람직하다. 따라서, 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있는 것이 바람직하다. 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있으면, p형 불순물과 n형 불순물의 대부분(삼량체를 형성할 수 있는 것 중의 90% 이상)이 삼량체를 형성하고 있다고 간주할 수 있다.
또한, n+형의 제2 SiC 영역(제2 에미터 영역)(58)에 p형 불순물, 또는 p+형의 제4 SiC 영역(에미터 콘택트 영역)(60)에 n형 불순물을 코도핑하는 구성으로 하는 것도 가능하다. 이 경우, 각각의 영역의 저항 및 제1 전극(54)의 콘택트 저항이 저감되고, 또한 고성능 IGBT가 실현된다.
이어서, 본 실시 형태의 반도체 장치의 제조 방법에 대해서 설명한다.
도 19는 본 실시 형태의 반도체 장치의 제조 방법을 예시하는 흐름도이다. 도 20 내지 도 25는 본 실시 형태의 반도체 장치의 제조 방법을 나타내는 모식 단면도이다.
도 19에 도시한 바와 같이, 반도체 장치의 제조 방법은, n-SiC층 형성(스텝 S200), p형 불순물 이온 주입(스텝 S202), n형 불순물 이온 주입(스텝 S204), p형 불순물 이온 주입(스텝 S206), p형 불순물 이온 주입(스텝 S208), n형 불순물 이온 주입(스텝 S209), 어닐(스텝 S210), 게이트 절연막 형성(스텝 S212), 게이트 전극 형성(스텝 S214), 층간막 형성(스텝 S216), 제1 전극 형성(스텝 S218), 제2 전극 형성(스텝 S220) 및 어닐(스텝 S222)을 구비한다.
우선, n형 불순물로서 P(인) 또는 N(질소)을 불순물 농도 5×1018㎝-3 정도 포함하며, 예를 들면 두께 300㎛이며, 4H-SiC의 저저항의 n형의 SiC 기판(12)을 준비한다.
스텝 S200에서는, SiC 기판(12)의 한쪽 면(제1 면) 상에 에피택셜 성장법에 의해, n형 불순물로서, 예를 들면 N을 불순물 농도 1×1016㎝-3 정도 포함하고, 두께가 10㎛ 정도인 고저항의 n-SiC층(14)을 성장시킨다.
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제1 마스크재(42)를 형성한다. 스텝 S202에서는, 이 제1 마스크재(42)를 이온 주입 마스크로서 사용하여, p형 불순물인 Al을 SiC층(14)에 이온 주입하여, 제1 SiC 영역(제1 에미터 영역)(66)을 형성한다(도 20).
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제2 마스크재(44)를 형성한다. 스텝 S204에서는, 이 제2 마스크재(44)를 이온 주입 마스크로서 사용하여, n형 불순물인 N을 n-SiC층(14)에 이온 주입하여, 제2 SiC 영역(제2 에미터 영역)(58)을 형성한다(도 21).
그 후, 포토리소그래피와 에칭에 의한 패터닝에 의해, 예를 들면 SiO2의 제3 마스크재(46)를 형성한다. 스텝 S206에서는, 이 제3 마스크재(46)를 이온 주입 마스크로서 사용하여, p형 불순물인 Al을 n-SiC층(14)에 이온 주입하여, 제4 SiC 영역(에미터 콘택트 영역)(60)을 형성한다(도 22).
이어서, 스텝 S208에서, p형 불순물인 Al을 SiC 기판(12)의 이면(제2 면)에 이온 주입하여, 제3 SiC 영역(콜렉터 영역)(52)을 형성한다(도 23).
또한, 스텝 S209에서는, 제3 SiC 영역(콜렉터 영역)(52)에 n형 불순물인 N을 이온 주입한다(도 24).
이와 같이, 스텝 S208과 스텝 S209에서, p형 불순물과 n형 불순물을 이온 주입에 의해 코도핑하여 콜렉터 영역(52)을 형성한다. 여기에서는, p형 불순물로서 Al, n형 불순물로서 N을 예시했지만, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이다.
또한, 콜렉터 영역(52)의 p형 불순물과 n형 불순물이 상호 작용하여, 삼량체가 형성되기 위해서는, 이온 주입 후의 p형 불순물의 분포와 n형 불순물의 분포가 일치하는 것이 바람직하다.
이 때문에, n형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)가, p형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)에 대하여 90% 이상 110% 이하의 범위에 있도록 한다. 그리고, 95% 이상 105% 이하의 범위에 있는 것이 바람직하다.
또한, 콜렉터 영역(52)의 시트 저항 및 비저항을 저감하는 관점에서, p형 불순물인 Al의 도우즈량에 대한 n형 불순물인 N의 도우즈량의 비가, 0.33보다 크고 0.995보다 작은 것이 바람직하다.
또한, p형 불순물과 n형 불순물의 상호 작용에 의해 콜렉터 영역(52)의 시트 저항 및 비저항을 저감하는 관점에서, p형 불순물인 Al의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하로 하도록 도우즈량을 제어한다.
스텝 S210에서는, p형 불순물과 n형 불순물을 이온 주입에 의해 코도핑하여 콜렉터 영역(52)을 형성한 후, 활성화를 위한 어닐을 행한다. 이 어닐은, 예를 들면 아르곤(Ar) 가스를 분위기 가스로서 사용하여, 가열 온도 1600℃, 가열 시간 30분이라는 조건이 사용된다. 이때, SiC 내부에 도입된 불순물의 활성화는 실현할 수 있지만, 확산은 얼마 안된다.
스텝 S212에서는, 예를 들면 SiO2막의 게이트 절연막(28)이 CVD(Chemical Vapor Deposition)법 혹은 열산화법에 의해 형성된다. 그리고, 스텝 S214에서는, 게이트 절연막(28) 상에, 예를 들면 폴리실리콘의 게이트 전극(30)이 형성된다. 그리고, 스텝 S216에서는, 게이트 전극(30) 상에, 예를 들면 SiO2막으로 형성되는 층간 절연막(32)이 형성된다(도 25).
그 후, 스텝 S218에서, 제2 SiC 영역(에미터 영역)(58)과, 제4 SiC 영역(에미터 콘택트 영역)(60)과 전기적으로 접속되는 도전성의 제1 전극(에미터 전극)(54)이 형성된다. 제1 전극(에미터 전극)(54)은, 예를 들면 Ni(니켈)과 Al의 스퍼터에 의해 형성된다.
스텝 S220에서는, 콜렉터 영역(52)의 이면측에는, 도전성의 제2 전극(콜렉터 전극)(56)이 형성된다. 제2 전극(콜렉터 전극)(56)은, 예를 들면 Ni의 스퍼터에 의해 형성된다.
스텝 S222에서는, 제1 전극(54)과 제2 전극(56)의 콘택트 저항을 저감하기 위해서, 저온에서의 어닐이 행해진다. 어닐은, 예를 들면 아르곤 가스 분위기에서, 400℃에서 행해진다.
이상의 제조 방법에 의해, 도 18에 나타내는 IGBT가 형성된다.
본 실시 형태의 제조 방법에 의하면, p형의 콜렉터 영역(52)에, p형 불순물, 예를 들면 Al과, n형 불순물, 예를 들면 N이 코도핑된다. 따라서, p형의 콜렉터 영역(52)의 시트 저항 및 비저항이 저감된다. 또한, 콜렉터 영역(52)과, 제2 전극(콜렉터 전극)(56) 사이의 콘택트 저항이 저감된다. 따라서, 온 저항이 저감된, 고성능 IGBT(300)를 제조하는 것이 가능하다.
또한, p형 불순물과 n형 불순물의 코도핑에 의해, 각 불순물이 격자점에 들어가기 쉬워진다. 이 때문에, 스텝 S210의 활성화 어닐의 온도가 코도핑하지 않는 경우에 비해 저온화하는 것이 가능해진다.
또한, 삼량체나 페어 구조의 형성에 의해 결정 구조가 안정화되어, 이온 주입 시에 형성된 결정 결함이 SiC 중에 신장하는 것에 기인하는 특성 열화를 억제하는 것도 가능해진다.
또한, 이온 주입에 의해 기판의 이면에 저저항의 p+형 영역을 용이하게 형성하는 것이 가능해진다. 따라서, p형에 비해 비교적 제조가 용이한 n형의 SiC 기판(12)을 사용하여, IGBT의 제조를 행하는 것이 가능해진다.
또한, 예를 들면 p형의 콜렉터 영역(52) 형성 전에, n형의 영역을 얇게 하기 위해서, SiC 기판(12)을 이면측으로부터 연마하는 스텝을 마련해도 상관없다.
또한, 콜렉터 영역(52) 형성 전에, n형의 SiC 기판(12) 또는 n형의 SiC층(n-SiC층)(14)의 이면에, n형 불순물을 이온 주입해서 n+형의 버퍼층을 형성하는 스텝을 마련해도 상관없다. 이 스텝에서, n+형의 버퍼층에 p형 불순물, 예를 들면 Al을 이온 주입에 의해 코도핑하여, n+형의 버퍼층의 저항을 저감하는 것도 가능하다. 즉, n+형의 버퍼층(N량:Al량=2:1)과, p+형 영역(Al량:N량=2:1)을 Al량, N량의 깊이 방향의 주입량의 차이에 따라, 구분 제작해도 된다.
(제5 실시 형태)
본 실시 형태의 반도체 재료는, SiC 중에 p형 불순물과 n형 불순물을 함유하는 p형의 반도체 재료이다. 그리고, p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 원소 A와 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 원소 A의 농도에 대한 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작다.
본 실시 형태의 반도체 재료는, 예를 들면 SiC의 잉곳 또는 SiC의 웨이퍼이다. 본 실시 형태의 반도체 재료는, SiC 중에, 소정의 p형 불순물과 n형 불순물이, 소정의 비율로 코도핑되어 있다. 이 구성에 의해, 제1 실시 형태에서 상세하게 설명한 작용에 의해, 저저항으로 결함 밀도가 낮은 p형의 SiC 반도체 재료가 실현된다.
p형의 SiC 반도체 재료에 함유되는 상기 조합을 구성하는 p형 불순물인 원소 A의 농도는, 1×1018㎝-3 이상 1×1022㎝-3 이하인 것이 바람직하다. 이 범위를 하회하면, 특히 이온 주입에 의해 코도핑을 행하는 경우에, p형 불순물과 n형 불순물의 상호 작용이 발생하지 않아, 삼량체가 형성되지 않을 우려가 있기 때문이다. 또한, 이 범위를 초과하여 p형 불순물을 고용시키는 것은 곤란하기 때문이다.
p형의 SiC 반도체 재료의 상기 조합을 구성하는 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, p형의 SiC 반도체 재료의 시트 저항 또는 비저항을 충분히 저감시키는 관점에서, 원소 A의 농도에 대한 원소 D의 농도의 비가, 0.33보다 크고 0.995보다 작다. 또한, 원소 A의 농도에 대한 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것이 바람직하다. 또한, 0.45 이상 0.75 이하인 것이 보다 바람직하다. 또한, 0.47 이상 0.60 이하인 것이 한층 더 바람직하다.
p형의 SiC 반도체 재료의 상기 조합을 구성하는 p형 불순물을 원소 A, n형 불순물을 원소 D로 하는 경우에, 코도핑에 의한 효과를 얻는 관점에서, 원소 A의 억셉터 준위가 150meV 이하인 것이 바람직하다. 또한, 100meV 이하인 것이 보다 바람직하고, 40meV 이하인 것이 한층 더 바람직하다.
p형의 SiC 반도체 재료의 시트 저항 또는 비저항을 저감시키는 관점에서, p형 불순물과 n형 불순물의 대부분이 삼량체를 형성하는 것이 바람직하다. 따라서, 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있는 것이 바람직하다. 원소 D의 90% 이상이 원소 A의 최근접의 격자 위치에 있으면, p형 불순물과 n형 불순물의 대부분(삼량체를 형성할 수 있는 것 중의 90% 이상)이 삼량체를 형성하고 있다고 간주할 수 있다.
이상, 실시 형태에서는, 탄화 규소의 결정 구조로서 4H-SiC의 경우를 예로 들어 설명했지만, 본 발명은 6H-SiC, 3C-SiC 등, 그 밖의 결정 구조의 탄화 규소에 적용하는 것도 가능하다.
또한, 실시 형태에서는, p형 불순물과 n형 불순물의 조합으로서, Al(알루미늄)과 N(질소)의 조합의 경우를 예로 들어 설명했지만, 이 조합에 한하지 않고, Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인)의 조합이면, 마찬가지 효과를 얻는 것이 가능하다.
제1 및 제2 실시 형태에서는, n형의 SiC 기판을 사용하여 MOSFET를 형성하는 경우를 예로 들어 설명했지만, n형의 SiC 기판을 p형의 SiC 기판으로 바꿈으로써 IGBT를 형성해도 상관없다.
임의의 실시 형태를 설명했지만, 이러한 실시 형태는 단지 예시로서 제시한 것이고, 본 발명의 범위를 제한하려는 것은 아니다. 또한, 본 명세서에 개시된 반도체 장치 및 그 제조 방법은 다양한 다른 형태로 구현될 수 있고, 또한, 본 명세서에 개시된 장치 및 방법의 다양한 생략, 치환 및 변경이 본 발명의 사상 내에서 행해질 수 있다. 첨부된 청구범위 및 그 등가물은 본 발명의 범위 및 사상 내에 있으면 이러한 형태 또는 변형을 커버하려고 의도된다.

Claims (19)

  1. p형 불순물과 n형 불순물을 함유하고, 상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 상기 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형 SiC 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 원소 A의 억셉터 준위가 150meV 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 원소 D의 90% 이상이 상기 원소 A의 최근접의 격자 위치에 있는 것을 특징으로 하는 반도체 장치.
  5. 제1 및 제2 면을 갖는 SiC 기판과,
    상기 SiC 기판의 상기 제1 면측에 형성된 n형의 SiC층과,
    상기 SiC층의 표면에 형성된 p형의 제1 SiC 영역과,
    상기 제1 SiC 영역의 표면에 형성된 n형의 제2 SiC 영역과,
    상기 제1 SiC 영역의 표면에 형성되고, p형 불순물과 n형 불순물을 함유하며, 상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 상기 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 제3 SiC 영역과,
    상기 SiC층, 상기 제1 SiC 영역의 표면에 연속적으로 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 제2 SiC 영역 및 상기 제3 SiC 영역 상에 형성된 제1 전극과,
    상기 SiC 기판의 상기 제2 면측에 형성된 제2 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 원소 A의 억셉터 준위가 150meV 이하인 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 원소 D의 90% 이상이 상기 원소 A의 최근접의 격자 위치에 있는 것을 특징으로 하는 반도체 장치.
  9. 제1 및 제2 면을 갖는 n형의 SiC 기판과,
    상기 SiC 기판의 상기 제1 면측에 형성된 n형의 SiC층과,
    상기 SiC층의 표면에 형성되고, p형 불순물과 n형 불순물을 함유하고, 상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 상기 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 SiC 영역과,
    상기 SiC 영역 상에 형성된 제1 전극과,
    상기 SiC 기판의 상기 제2 면측에 형성된 제2 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 원소 A의 억셉터 준위가 150meV 이하인 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 원소 D의 90% 이상이 상기 원소 A의 최근접의 격자 위치에 있는 것을 특징으로 하는 반도체 장치.
  13. n형의 SiC층과,
    상기 SiC층의 표면에 형성된 p형의 제1 SiC 영역과,
    상기 제1 SiC 영역의 표면에 형성된 n형의 제2 SiC 영역과,
    상기 n형의 SiC층의 이면측에 형성되고, p형 불순물과 n형 불순물을 함유하며, 상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가 0.33보다 크고 0.995보다 작고, 상기 조합을 구성하는 상기 원소 A의 농도가 1×1018㎝-3 이상 1×1022㎝-3 이하인 p형의 제3 SiC 영역과,
    상기 SiC층, 상기 제1 SiC 영역의 표면에 연속적으로 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 제2 SiC 영역 상에 형성된 제1 전극과,
    상기 제3 SiC 영역측에 형성된 제2 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 원소 A의 농도에 대한 상기 원소 D의 농도의 비가, 0.40보다 크고 0.95보다 작은 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 원소 A의 억셉터 준위가 150meV 이하인 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 원소 D의 90% 이상이 상기 원소 A의 최근접의 격자 위치에 있는 것을 특징으로 하는 반도체 장치.
  17. SiC 중에 p형 불순물과 n형 불순물을 이온 주입해서 p형 SiC 영역을 형성하는 반도체 장치의 제조 방법으로서,
    상기 p형 불순물을 원소 A, 상기 n형 불순물을 원소 D로 하는 경우에, 상기 원소 A와 상기 원소 D의 조합이 Al(알루미늄), Ga(갈륨) 또는 In(인듐)과 N(질소), B(붕소)와 P(인) 중 적어도 한쪽의 조합이고, 상기 조합을 구성하는 상기 원소 A의 도우즈량에 대한 상기 원소 D의 도우즈량의 비가, 0.33보다 크고 0.955보다 작고,
    상기 n형 불순물을 이온 주입할 때의 이온 주입 범위(Rp; projected range)가, 상기 p형 불순물을 이온 주입할 때의 이온 주입 범위(Rp)에 대하여 90% 이상 110% 이하의 범위에 있고,
    상기 p형 SiC 영역의 상기 조합을 구성하는 상기 원소 A의 농도를 1×1018㎝-3 이상 1×1022㎝-3 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 조합을 구성하는 상기 원소 A의 도우즈량에 대한 상기 원소 D의 도우즈량의 비가, 0.40보다 크고 0.95보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 p형 불순물과 상기 n형 불순물의 이온 주입을, 복수의 이온 주입 범위(Rp)로 다단계로 분할해서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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