TWI521861B - Transimpedance amplifiers, integrated circuits and systems - Google Patents

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Description

轉阻放大器、積體電路及系統
本發明關於轉阻放大器、積體電路及系統。
轉阻放大器係用於將輸入電流轉換為輸出電壓者。作為使用轉阻放大器之電流電壓轉換裝置有揭示於專利文獻1者。專利文獻1揭示之電流電壓轉換裝置，係對應於複數頻率之信號者，具備分別具有運算放大器及回授電阻的複數個轉阻放大器。複數個轉阻放大器個別之回授電阻之電阻值，係被最佳化成為對應之頻帶使用。
[習知技術文獻]
[專利文獻]
專利文獻1：特開平11-88067號公報
於上述電流電壓轉換裝置，複數回授電阻之一端被連接於輸入節點。因此，輸入節點之寄生容量能成為較高。亦即，複數回授電阻所具有之寄生容量，以及連接複數回授電阻的輸入節點之配線長度使得寄生容量增加。
本發明之一觀點之目的在於提供，可以減低輸入節點之寄生容量的轉阻放大器、積體電路及系統。本發明之一觀點為，在容易受到寄生容量影響的10Gbps以上傳送帶域使用者，為在10.3Gbps與1.25Gbps之傳送帶域進行切換使用之多重速率PON系統所使用者。
本發明之一觀點為關於積體電路。一實施形態之積體電路，係具備第1轉阻放大器，及第2轉阻放大器。第1轉阻放大器包含有：輸入電晶體；第1電晶體；第1電阻；及開關。輸入電晶體係被連接於輸入節點。第1電晶體係被級聯耦合(cascode coupling)於輸入電晶體。第1電阻係具有一端以及另一端。第1電阻之一端係連接於輸入節點，第1電阻之另一端係連接於第1轉阻放大器之回授節點。於一實施形態中，該回授節點為第1轉阻放大器之輸出節點。開關，係用於使第1轉阻放大器切換於動作狀態與非動作狀態之間。
第2轉阻放大器包含有：輸入電晶體；第2電晶體；第1電阻；第2電阻；及開關。第2轉阻放大器係和第1轉阻放大器共有輸入電晶體及第1電阻。第2電晶體係被級聯耦合於輸入電晶體。第2電阻係具有一端以及另一端。開關，係用於使第2轉阻放大器切換於動作狀態與非動作狀態之間。第2電阻之一端係連接於第1電阻之另一端，第2電阻之另一端係連接於第2轉阻放大器之回授節點。
本發明積體電路中，藉由第1電阻與第2電阻之串聯連接來構成第2轉阻放大器之回授電阻。因此，於輸入節點僅連接第1電阻之一端。因此，依據本積體電路，可防止回授電阻之連接數增加所導致寄生容量之增加。另外，可縮短包含輸入節點之配線長度，可防止輸入節點中之寄生容量及寄生電感之增加。結果，可改善轉阻放大器之性能。另外，輸入節點之寄生容量變小，可以擴大轉阻放大器之帶域。轉阻放大器之帶域被擴大之故，可以實現回授電阻值之提升及雜訊之低減。另外，藉由寄生電感之減低，可防止轉阻放大器之頻率特性之不要之峰化現象(peaking)。另外，第2轉阻放大器之回授電阻之電阻值為第1電阻之電阻值與第2電阻之電阻值之和，因此可以縮小第2電阻之電阻值。結果，可縮小第2電阻之尺寸，縮小該第2電阻之安裝面積。
於一實施形態中積體電路係具備控制邏輯。控制邏輯，係對第1轉阻放大器之開關以及第2轉阻放大器之開關供給控制信號。該控制信號，當第1轉阻放大器與第2轉阻放大器之一方處於動作狀態時，係將第1轉阻放大器與第2轉阻放大器之另一方設為非動作狀態。
於一實施形態中積體電路，係包含：於第1方向依序被設置之第1區域、第2區域、第3區域，以及在和第1方向呈交叉的第2方向，和上述第1～第3區域鄰接而設置的第4區域。於該積體電路，係於第1區域設有包含輸入節點的配線；於第2區域，設有輸入電晶體、第1電晶體、第1轉阻放大器之開關、第2電晶體、以及第2轉阻放大器之開關；第1電阻，係設於第1區域或第4區域；第2電阻，係設於第3區域或第4區域；將連接第1電阻之另一端與第2電阻之一端的配線，設於第4區域亦可。另外，第2電阻設於第3區域時，連接第1電阻之另一端與第2電阻之一端的配線，除第4區域以外亦可通過第3區域。依據該構成，可將第2電阻以及連接第1電阻與第2電阻的配線設於第1區域以外。因此，可縮小第1區域之第1方向中之寬度，結果可縮小輸入節點之寄生容量。
另外，本發明之另一觀點係關於包含上述第1轉阻放大器及第2轉阻放大器的轉阻放大器。本發明再另一觀點係關於包含上述任一實施形態之積體電路以及電流原的系統。
以下參照圖面詳細說明各種電施形態。
圖1表示一實施形態之轉阻放大器之電路圖。如圖1所示轉阻放大器係構成為積體電路10。該積體電路10，係具備：第1轉阻放大器12，及第2轉阻放大器14。一例中，第1轉阻放大器12係對應於10Gb/sec(10×109位元/秒)之信號，第2轉阻放大器14係對應於1Gb/sec之信號。另外，積體電路10另具備控制邏輯16。
第1轉阻放大器12係包含輸入電晶體Q0，第1電晶體Q1_1，及第1電阻RF1。輸入電晶體Q0及第1電晶體Q1_1，係例如npn雙極性接合電晶體。
另外，第1轉阻放大器12，係另包含電阻R1，電容器C1，電晶體SW1_1，電晶體SW2_1，電晶體Q2_1，及電晶體Q3_1。電晶體SW1_1及電晶體SW2_1為例如MOS開關，電晶體Q2_1及電晶體Q3_1為例如npn雙極性接合電晶體。
於第1轉阻放大器12，輸入電晶體Q0、第1電晶體Q1_1及電阻R1係構成第1級聯放大器(cascode amplifier)。輸入電晶體Q0之基極被耦合於輸入端子IN。輸入電晶體Q0之射極被耦合於接地。輸入電晶體Q0之集極被耦合於第1電晶體Q1_1之射極。第1電晶體Q1_1之集極被連接於電阻R1之一端。
電阻R1之另一端被耦合於電晶體SW1_1。具體言之為，電阻R1之另一端係被耦合於電晶體SW1_1之汲極。該電晶體SW1_1之源極，係被耦合於電源(例如Vdd≦3.3V)及電晶體Q2_1之集極。
另外，電晶體Q1_1之集極，亦被耦合於電晶體SW2_1及電晶體Q2_1。具體言之為，電晶體Q1_1之集極，係被耦合於電晶體SW2_1之汲極，被耦合於電晶體Q2_1之基極。電晶體SW2_1之源極被耦合於接地。
電晶體Q2_1之射極，係被耦合於電晶體Q3_1之集極，電晶體Q3_1之射極被耦合於接地。於一實施形態中，電晶體Q3_1之射極係介由電阻被耦合於接地。
於第1轉阻放大器12，電晶體Q2_1之射極與電晶體Q3_1之集極間之節點所連接之節點N1，係構成回授節點。例如節點N1亦連接於輸出端子OUT1，亦為輸出節點。
於第1轉阻放大器12，第1電阻RF1之一端，係連接於存在輸入電晶體Q0之基極及輸入端子IN間的輸入節點N0。另外，第1電阻RF1之另一端被連接於節點N1。因此，第1電阻RF1為第1轉阻放大器12之回授電阻。於第1轉阻放大器12，電容器C1係和第1電阻RF1並聯設置。
以下說明第2轉阻放大器14。第2轉阻放大器14係包含輸入電晶體Q0，第2電晶體Q1_2，及第2電阻RF2。第2電晶體Q1_2，係例如npn雙極性接合電晶體。
另外，第2轉阻放大器14，係另包含電阻R2，電容器C2，電晶體SW1_2，電晶體SW2_2，電晶體Q2_2，及電晶體Q3_2。電晶體SW1_2及電晶體SW2_2為例如MOS開關，電晶體Q2_2及電晶體Q3_2為例如npn雙極性接合電晶體。
於第2轉阻放大器14，輸入電晶體Q0、第2電晶體Q1_2及電阻R2係構成第2級聯放大器。第2電晶體Q1_2之射極被耦合於輸入電晶體Q0之集極。第2電晶體Q1_2之集極被連接於電阻R2之一端。
電阻R2之另一端被耦合於電晶體SW1_2。具體言之為，電阻R2之另一端係被耦合於電晶體SW1_2之汲極。該電晶體SW1_2之源極，係被耦合於電源(例如Vdd≦3.3V)及電晶體Q2_2之集極。
電晶體Q1_2之集極，亦被耦合於電晶體SW2_2及電晶體Q2_2。具體言之為，電晶體Q1_2之集極，係被耦合於電晶體SW2_2之汲極，被耦合於電晶體Q2_2之基極。電晶體SW2_2之源極被耦合於接地。
電晶體Q2_2之射極，係被耦合於電晶體Q3_2之集極，電晶體Q3_2之射極被耦合於接地。於一實施形態中，電晶體Q3_2之射極係介由電阻被耦合於接地。
於第2轉阻放大器14，電晶體Q2_2之射極與電晶體Q3_2之集極間之節點所連接之節點N2，係構成回授節點。例如節點N2亦連接於輸出端子OUT2，亦為輸出節點。
第2電阻RF2之一端，係連接於第1電阻RF1之另一端，亦即連接於回授節點N1。另外，第2電阻RF2之另一端，係連接於節點N2。電容器C2係和第2電阻RF2並聯設置。於第2轉阻放大器14，藉由第1電阻RF1與第2電阻RF2之串聯連接，而構成第2轉阻放大器14之回授電阻。
於第1轉阻放大器12及第2轉阻放大器14，係由控制邏輯16供給控制信號。具體言之為，控制邏輯16，係對第1轉阻放大器12之第1電晶體Q1_1、SW1_1、SW2_1、Q3_1供給控制信號，對第2轉阻放大器14之第2電晶體Q1_2、SW1_2、SW2_2、Q3_2供給控制信號。如此則，控制邏輯16可設定第1轉阻放大器12與第2轉阻放大器14之其中之一方為動作狀態，另一方為非動作 狀態。
欲設定第1轉阻放大器12為動作狀態時，係由控制邏輯16供給信號，用於設定電晶體Q1_1、電晶體Q3_1、及電晶體SW1_1成為動作狀態，設定電晶體SW2_1成為非動作狀態。
欲設定電晶體Q1_1及電晶體Q3_1為動作狀態時，控制邏輯16係對電晶體Q1_1之基極及電晶體Q3_1之基極供給高電壓(例如1.2V)。欲設定電晶體SW1_1為動作狀態時，控制邏輯16係將設定電晶體SW1_1成為「ON」的信號，供給至電晶體SW1_1之閘極。電晶體SW1_1為PMOS開關時，設定電晶體SW1_1成為「ON」的信號係0V之低電壓。另外，欲設定電晶體SW2_1為非動作狀態時，控制邏輯16係將設定電晶體SW2_1成為「OFF的信號，供給至電晶體SW2_1之閘極。電晶體SW2_1為NMOS開關時，設定電晶體SW2_1成為「OFF」的信號係0V之低電壓。
第1轉阻放大器12成為動作狀態時，該第1轉阻放大器12，係將節點N0受取之輸入電流信號，以第1速度轉換為輸出端子OUT1中之輸出電壓信號。於動作狀態，電壓係被形成於電阻R1與第1電晶體Q1_1之間之節點B1以及節點N1。該節點N1中之電壓成為輸出電壓信號。
另外，欲設定第1轉阻放大器12為非動作狀態時，係由控制邏輯16供給信號，用於設定電晶體Q1_1、電晶體Q3_1、及電晶體SW1_1成為非動作狀態，設定電晶體SW2_1成為動作狀態。
欲設定電晶體Q1_1及電晶體Q3_1為非動作狀態時，控制邏輯16係對電晶體Q1_1之基極及電晶體Q3_1之基極供給低電壓(例如0V)。欲設定電晶體SW1_1為非動作狀態時，控制邏輯16係將設定電晶體SW1_1成為「OFF」的信號，供給至電晶體SW1_1之閘極。電晶體SW1_1為PMOS開關時，設定電晶體SW1_1成為「OFF」的信號係Vdd之高電壓。另外，欲設定電晶體SW2_1為動作狀態時，控制邏輯16係將設定電晶體SW2_1成為「ON」的信號，供給至電晶體SW2_1之閘極。電晶體SW2_1為NMOS開關時，設定電晶體SW2_1成為「ON」的信號係Vdd之高電壓。
第1轉阻放大器12成為非動作狀態時，節點B1被耦合於接地，於節點N1可得高阻抗。
欲設定第2轉阻放大器14為動作狀態時，係由控制邏輯16供給信號，用於設定電晶體Q1_2、電晶體Q3_2、及電晶體SW1_2成為動作狀態，設定電晶體SW2_2成為非動作狀態。
欲設定電晶體Q1_2及電晶體Q3_2為動作狀態時，控制邏輯16係對電晶體Q1_2之基極及電晶體Q3_2之基極供給高電壓(例如1.2V)。欲設定電晶體SW1_2為動作狀態時，控制邏輯16係將設定電晶體SW1_2成為「ON」的信號，供給至電晶體SW1_2之閘極。電晶體SW1_2為PMOS開關時，設定電晶體SW1_2成為「ON」的信號係0V之低電壓。另外，欲設定電晶體SW2_2為非動作狀態時，控制邏輯16係將設定電晶體SW2_2成為「OFF的信號，供給至電晶體SW2_2之閘極。電晶體SW2_2為NMOS開關時，設定電晶體SW2_2成為「OFF」的信號係0V之低電壓。
第2轉阻放大器14成為動作狀態時，該第2轉阻放大器14，係將節點N0受取之輸入電流信號，以第2速度轉換為輸出端子OUT2中之輸出電壓信號。於動作狀態，係於電阻R2與第1電晶體Q1_2之間之節點B2與節點N2被形成電壓。該節點N2中之電壓成為輸出電壓信號。
另外，欲設定第2轉阻放大器14為非動作狀態時，係由控制邏輯16供給信號，用於設定電晶體Q1_2、電晶體Q3_2、及電晶體SW1_2成為非動作狀態，設定電晶體SW2_2成為動作狀態。
欲設定電晶體Q1_2及電晶體Q3_2為非動作狀態時，控制邏輯16係對電晶體Q1_2之基極及電晶體Q3_2之基極供給低電壓(例如0V)。欲設定電晶體SW1_2為非動作狀態時，控制邏輯16係將設定電晶體SW1_2成為「OFF」的信號，供給至電晶體SW1_2之閘極。電晶體SW1_2為PMOS開關時，設定電晶體SW1_2成為「OFF」的信號係Vdd之高電壓。另外，欲設定電晶體SW2_2為動作狀態時，控制邏輯16係將設定電晶體SW2_2成為「ON」的信號，供給至電晶體SW2_2之閘極。電晶體SW2_2為NMOS開關時，設定電晶體SW2_2成為「ON」的信號係Vdd之高電壓。
第2轉阻放大器14成為非動作狀態時，節點B2被耦合於接地，於節點N2可得高阻抗。
依據上述說明之積體電路10，藉由第1電阻RF1與第2電阻RF2之串聯連接，而構成第2轉阻放大器14之回授電阻。如此則，於輸入節點N0僅連接第1電阻RF1之一端。結果，可減少對輸入節點N0之回授電阻之連接數。另外，對輸入節點N0之回授電阻之連接數變少，因此可縮短包含輸入節點之配線長度。因此，可防止輸入節點N0中之寄生容量及寄生電感之增加。如此則，可以改善轉阻放大器之性能。另外，第2轉阻放大器14之回授電阻之電阻值，係為第1電阻RF1與第2電阻RF2之電阻值之和，因此可縮小第2電阻RF2之電阻值。結果，可縮小第2電阻RF2之大小，縮小該第2電阻RF2之安裝面積。
以下依據一應用例說明積體電路10之元件之常數。其中，以IEEE802.3av規定之10G-EPON對稱系統之局側裝置之轉阻放大器，作為積體電路10之應用例。於該系統，10.3125Gb/sec之上升信號，以及1.25Gb/sec之上升信號，係於同一波長帶藉由多工分時予以多工化，由宅側送信至局側。因此，於局側裝置用之光受信器，需要以所要之受信感度特性接收10.3125Gb/sec以及1.25Gb/sec之位元速率不同之光信號。具體言之為，於IEEE802.3av，作為受信感度規格，針對10.3125Gb/sec之位元速率之信號，於10-3之BER(位元誤差率)係要求-28.0dBm之受信感度特性。另外，針對1.25Gb/sec之位元速率之信號，於10-12之BER(位元誤差率)係要求-29.78dBm之受信感度特性。
通常，轉阻放大器之受信感度特性，係保有位元速率之約70%以上帶域之同時，將雜音特性設為最小，而予以最佳化。轉阻放大器之帶域BW可由BW=A/(2πRFCIN)予以表示。其中，A為放大部之增益，RF為回授電阻之電阻值，CIN為輸入容量。
輸入容量CIN，係包含：輸入電晶體Q0之寄生容量、相位補償電容器(電容器C1及/或電容器C2)對輸入節點之換算容量(亦即(1+A)倍)、及輸入節點之配線容量。
於IEEE802.3av，受光用光裝置假設為APD(Avalanche photodiode，雪崩光二極體)，通常10G用之APD預估約0.2pF之寄生容量。假設初段電晶體Q0之容量為0.3pF，放大部之增益A為50，相位補償電容器C1之容量為10fF，配線容量為50fF，則輸入容量CIN成為1.0pF。因此，第1電阻RF1之電阻值假設為1000Ω時，第1轉阻放大器12可獲得7.5GHz之帶域寬。
同樣，處理1.25Gb/sec之信號的第2轉阻放大器14較好是900MHz以上之帶域。其中，回授電阻假設為5000Ω，相位補償電容器之容量為10fF時，第2轉阻放大器14之帶域成為1.5GHz，可實現所要之帶域。因此，第2電阻RF2之電阻值成為4000Ω。另外，電容器C2之容量可設為例如50fF。
以下考慮受信感度。於此，考量第1轉阻放大器12針對10.3125Gb/sec之信號之受信之最佳化，於10-3之BER可獲得-28.0dBm之受信感度者。此時，切換為第2轉阻放大器14時，帶域由7.5GHz變窄為1.5GHz。因此，第2轉阻放大器14之雜訊帶域，亦變為較第1轉阻放大器12之雜訊帶域窄1/5倍，結果，可以預估7dB之感度提升。另外，因為切換為第2轉阻放大器14，回授電阻值增加，轉阻增益會增加7dB，因而受信感度更加提升。該受信感度之提升雖受到放大部之雜訊特性影響，但約提升3～5dB。因此，第2轉阻放大器14對於1GHz之信號，於10-3之BER可預估-38dBm之受信感度。光受信裝置使用APD時，於10-3之BER與於10-12之BER之受信位準約有6dB之差。因此，於第2轉阻放大器14，於10-12之BER可獲得-320dBm之受信感度，可達成於IEEE802.3av規定之上述受信感度。
通常，於轉阻放大器為能對應多重速率(multi-rate)而增加對輸入節點之配線數時，由上述帶域BW之式可知輸入容量CIN變增加，導致帶寬之減少。例如對於10.3125Gb/sec之信號，轉阻放大器之增益A為50，回授電阻值為1000Ω時，增加對輸入節點之配線數而輸入容量增加30fF時，帶域BW會由7.5GHz減少0.3GHz而成為7.3GHz。欲保證該0.2GHz之帶寬之減少，而有必要使回授電阻值由1000Ω減少為970Ω。該回授電阻值之減少會降低轉阻增益，而使轉阻放大器之受信感度降低0.1～0.2dB。同樣，輸入容量增加50fF時會產生0.2～0.3dB之受信感度之降低。但是，依據本實施形態之轉阻放大器，可以在不增加配線數之情況下達成多重速率之對應，可以維持受信感度。
以下說明積體電路10採用之電路佈局。圖2表示一實施形態之轉阻放大器之佈局圖。如圖2所示，積體電路10包含區域F1，區域F2，區域F3，及區域F4。區域F1，區域F2，區域F3係於第1方向依序設置。區域F4係於和第1方向呈交叉的第2方向，鄰接於區域F1，區域F2，區域F3。
於區域F1設置包含節點N0之配線。又，本例中，係於區域F1設置第1電阻RF1。又，第1電阻RF1亦可設於第4區域F4。
於區域F2設置放大部A1、放大部A2及輸入電晶體Q0。輸入電晶體Q0，係於第2方向設於放大部A1與放大部A2之間。放大部A1係包含：第1電晶體Q1_1、電阻R1、電晶體SW1_1、電晶體SW2_1、電晶體Q2_1及電晶體Q3_1。放大部A2係包含：第2電晶體Q1_2、電阻R2、電晶體SW1_2、電晶體SW2_2、電晶體Q2_2及電晶體Q3_2。
於區域F3設置第2電阻RF2。連接第1電阻RF1與第2電阻RF2的配線，係通過區域F3及區域F4。依據如圖2所示佈局，可將第2電阻RF2以及連接第1電阻RF1與第2電阻RF2的配線，設置於區域F1以外之區域。因此，可縮小區域F1於第1方向之寬度。結果，可縮小輸入節點N0之寄生容量。另外，第2電阻RF2亦可設於第4區域F4。此情況下，第1電阻RF1與第2電阻RF2之連接用配線係僅設於第4區域F4。
以下說明積體電路10之變形例。圖3表示另一實施形態之轉阻放大器之電路圖。如圖3所示積體電路10A，除積體電路10之構成要素以外，另具備輸出副電路18。
輸出副電路18，係具備：電晶體Q4_1、電晶體Q5_1、電晶體Q4_2及電晶體Q5_2。電晶體Q4_1、電晶體Q5_1、電晶體Q4_2及電晶體Q5_2為例如npn雙極性接合電晶體。
電晶體Q4_1之集極被耦合於電源，電晶體Q4_1之基極被耦合於電晶體Q2_1之基極。電晶體Q4_1之射極被耦合於電晶體Q5_1之集極。電晶體Q5_1之基極被耦合於電晶體Q3_1之基極，電晶體Q5_1之射極被耦合於接地。電晶體Q4_1，係和電晶體Q2_1同樣動作，電晶體Q5_1係和電晶體Q3_1同樣動作。
另外，電晶體Q4_2之集極被耦合於電源，電晶體Q4_2之基極被耦合於電晶體Q2_2之基極。電晶體Q4_2之射極被耦合於電晶體Q5_2之集極。電晶體Q5_2之基極被耦合於電晶體Q3_2之基極，電晶體Q5_2之射極被耦合於接地。電晶體Q4_2，係和電晶體Q2_2同樣動作，電晶體Q5_2係和電晶體Q3_2同樣動作。
電晶體Q4_1之射極與電晶體Q5_1之集極之間之節點N1’，係構成第1轉阻放大器12之輸出節點，被耦合於共通輸出端子OUT。電晶體Q4_2之射極與電晶體Q5_2之集極之間之節點N2’，係構成第2轉阻放大器14之輸出節點，被耦合於共通輸出端子OUT。
如上述說明，第1轉阻放大器12及第2轉阻放大器14，可以共有輸出節點。
以下說明再另一實施形態之轉阻放大器。圖4表示再另一實施形態之轉阻放大器之電路圖。圖4之轉阻放大器係構成積體電路10B。積體電路10B，係除積體電路10之構成要素以外，另具備第3轉阻放大器20。
第3轉阻放大器20，係包含：輸入電晶體Q0、第3電晶體Q1_3、第3電阻RF3。第3電晶體Q1_3為例如npn雙極性接合電晶體。
第3轉阻放大器20，係另包含電阻R3，電容器C3，電晶體SW1_3，電晶體SW2_3，電晶體Q2_3，及電晶體Q3_3。電晶體SW1_3及電晶體SW2_3為例如MOS開關，電晶體Q2_3及電晶體Q3_3為例如npn雙極性接合電晶體。
於第3轉阻放大器20，輸入電晶體Q0、第3電晶體Q1_3及電阻R3係構成第3級聯放大器。第3電晶體Q1_3之射極係被耦合於輸入電晶體Q0之集極。第3電晶體Q1_3之集極被連接於電阻R3之一端。
電阻R3之另一端係被耦合於電晶體SW1_3。具體言之為，電阻R3之另一端係被耦合於電晶體SW1_3之汲極。該電晶體SW1_3之源極，係被耦合於電源(例如Vdd≦3.3V)及電晶體Q2_3之集極。
另外，電晶體Q1_3之集極，亦被耦合於電晶體SW2_3及電晶體Q2_3。具體言之為，電晶體Q1_3之集極，係被耦合於電晶體SW2_3之汲極，被耦合於電晶體Q2_3之基極。電晶體SW2_3之源極被耦合於接地。
電晶體Q2_3之射極，係被耦合於電晶體Q3_3之集極，電晶體Q3_3之射極被耦合於接地。於一實施形態中，電晶體Q3_31之射極係介由電阻被耦合於接地。
於第3轉阻放大器20，電晶體Q2_3之射極與電晶體Q3_3之集極間之節點所連接之節點N3，係構成回授節點。例如節點N3亦連接於輸出端子OUT3，亦為輸出節點。
第3電阻RF3之一端，係連接於第2電阻RF2之另一端、亦即連接於回授節點N2。另外，第3電阻RF3之另一端，係連接於節點N3。電容器C3係和第3電阻RF3並聯設置。因此，於第3轉阻放大器20，藉由第1電阻RF1、第2電阻RF2、及第3電阻RF3之串聯連接，而構成第3轉阻放大器20之回授電阻。
於積體電路10B，係由控制邏輯16B對第1轉阻放大器12、第2轉阻放大器14、及第3轉阻放大器20供給控制信號。如此則，可使第1轉阻放大器12、第2轉阻放大器14、及第3轉阻放大器20之其中之一方成為動作狀態，使其他之轉阻放大器成為非動作狀態。
欲設定第3轉阻放大器20為動作狀態時，係和第1及第2轉阻放大器同樣，由控制邏輯16B供給將電晶體Q1_3、電晶體SW1_3、電晶體Q3_3設定成為動作狀態的信號，以及將電晶體SW2_2設定成為非動作狀態的信號。另外，欲設定第3轉阻放大器20為非動作狀態時，係和第1及第2轉阻放大器同樣，由控制邏輯16B供給將電晶體Q1_3、電晶體SW1_3、電晶體Q3_3設定成為非動作狀態的信號，以及將電晶體SW2_2設定成為動作狀態的信號。
第3轉阻放大器20成為動作狀態時，該第3轉阻放大器12，係將節點N0受取之輸入電流信號，以第3速度轉換為輸出端子OUT3中之輸出電壓信號。於動作狀態，係於電阻R3與電晶體Q1_3之間之節點B3與節點N3被形成電壓。該節點N3中之電壓成為輸出電壓信號。另外，第3轉阻放大器20成為非動作狀態時，節點N3被耦合於接地，於節點N3取得高阻抗。
如上述說明之積體電路10B，本發明之轉阻放大器係具備對應於3以上之位元速率的複數個轉阻放大器。另外，藉由前段電阻與後段電阻之串聯連接，而構成後段轉阻放大器之回授電阻。如此則，可減少連接於輸入節點N0之配線數。另外，可縮小回授電阻之一部分之後段電阻之電阻值，可縮小後段電阻之尺寸。
以下依據一應用例說明積體電路10B之元件之常數。於此，第1轉阻放大器12係對應於10Gb/sec之信號，第2轉阻放大器14係對應於2.48Gb/sec之信號，第3轉阻放大器20係對應於1.24Gb/sec之信號。2.48Gb/sec、1.24Gb/sec之位元速率係被規定於ITU-T G.984建議之G-PON，10Gb/sec之位元速率係被提案於次世代PON。
針對積體電路10進行和上述提案同樣之設計，將第1電阻RF1之電阻值設為1000Ω，電容器C1之容量設為10fF，則第1轉阻放大器12之帶域成為7.5GHz。另外，將第2電阻RF2之電阻值設為2000Ω，電容器C2之容量設為30fF，則第2轉阻放大器14之帶域成為2.5GHz。另外，將第3電阻RF3之電阻值設為2000Ω，電容器C3之容量設為50fF，則第3轉阻放大器20之帶域成為1.5GHz。因此，於第1～第3轉阻放大器可以確保位元速率之約70%以上之帶域。
以下說明受信感度。其中將第1轉阻放大器12之受信感度設為最佳化，於10-3之BER可獲得-28dBm之受信感度者。此時，因第2轉阻放大器14之回授電阻之電阻值為3000Ω，係第1轉阻放大器12之回授電阻之電阻值的3倍電阻值。因此，於第2轉阻放大器14，雜訊帶域成為第1轉阻放大器12之雜訊帶域之1/3倍，轉阻增益成為3倍。如此則，於第2轉阻放大器14可預估約7～9dB之感度改善，於10-3之BER可實現-35.0dBm之受信感度。另外，於第3轉阻放大器20，於10-12之BER可實現-32.0dBm之受信感度。
以下說明積體電路10B採用之電路佈局。圖5表示一實施形態之轉阻放大器之佈局圖。以下針對圖5所示電路佈局，說明其與圖2所示佈局之差異。
如圖5所示，於第2區域F2另設置放大部A3。放大部A3係包含：第3電晶體Q1_3、電阻R3、電晶體SW1_3、電晶體SW2_3、電晶體Q2_3及電晶體Q3_3。
於第3區域F3另設置第3電阻RF3。連接第3電阻RF3與第2電阻RF2的配線，係通過第3區域F3。依據如圖5所示佈局，可將第2電阻RF2、第3電阻RF3、連接第1電阻RF1與第2電阻RF2的配線、以及連接第2電阻RF2與第3電阻RF3的配線，設置於區域F1以外之區域。因此，可縮小區域F1於第1方向之寬度。結果，可縮小輸入節點N0之寄生容量。
以下說明積體電路10B之變形例。圖6表示另一實施形態之轉阻放大器之電路圖。如圖6所示積體電路10C，除積體電路10B之構成要素以外，另具備輸出副電路18C。
輸出副電路18C，係除輸出副電路18之構成要素以外，另具備：電晶體Q4_3，電晶體Q5_3。電晶體Q4_3之集極被耦合於電源，電晶體Q4_3之基極被耦合於電晶體Q2_3之基極。電晶體Q4_3之射極被耦合於電晶體Q5_3之集極。電晶體Q5_3之基極被耦合於電晶體Q3_3之基極，電晶體Q5_3之射極被耦合於接地。電晶體Q4_3，係和電晶體Q2_3同樣動作，電晶體Q5_3係和電晶體Q3_3同樣動作。
另外，電晶體Q4_3之射極與電晶體Q5_3之集極之間之節點N3’，係構成第3轉阻放大器20之輸出節點。於共通輸出端子OUT，除節點N1’及節點N2’以外，亦被耦合於節點N3’。如上述說明，可將3以上之轉阻放大器之輸出節點連接於共通輸出端子OUT。
以下說明上述轉阻放大器或輸出電路可以適用之光檢測系統。圖7表示一實施形態之光檢測系統之圖。圖7之系統30可使用於光通信系統之各種用途。系統30係具備：光檢測器32，轉阻放大器34(例如積體電路10、10A、10B或10C)及限流放大器36。
光檢測器32為本實施形態中之電流源，可為例如光二極體。光二極體係接受光子，對應於其而可以產生電流信號(例如光電流)。
轉阻放大器34，係接受來自光檢測器32之電流信號，可藉由例如複數速率之其中之一將該電流信號轉換為電壓信號。限流放大器36，係接受來自轉阻放大器34之電壓信號，例如可以衰減該電壓信號，保護系統30之後續級免受輸入過驅動之影響。
以上係於各種實施形態圖示、說明本發明之原理，但本發明在不脫離該原理情況下可以變更配置及詳細。本發明不限定於本實施形態揭示之特定構成。因此，來自申請專利範圍及其精神之範圍內之所有修正及變更均屬於本發明之權利範圍。
(發明效果)
依據本發明，可以提供能減少輸入節點之寄生容量的轉阻放大器、積體電路及系統。
10、10A、10B、10C．．．積體電路(轉阻放大器)
12．．．轉阻放大器
14．．．第2轉阻放大器
16、16B．．．控制邏輯
18、18C．．．輸出副電路
20．．．第3轉阻放大器
IN‧‧‧輸入端子
N0、輸入節點、N1~N3‧‧‧回授節點
OUT‧‧‧共通輸出端子
OUT1、OUT2、OUT3‧‧‧輸出端子
Q0‧‧‧輸入電晶體
Q1_1‧‧‧第1電晶體
Q1_2‧‧‧第2電晶體
Q1_3‧‧‧第3電晶體
Q2_1、Q2_2、Q2_3、Q3_1、Q3_2、Q3_3、Q4_1、Q4_2、Q4_3、Q5_1、Q5_2、Q5_3‧‧‧電晶體
R1、R2、R3‧‧‧電阻
RF1‧‧‧第1電阻
RF2‧‧‧第2電阻
RF3‧‧‧第3電阻
SW1_1、SW1_2、SW1_3、SW2_1、SW2_2、SW2_3‧‧‧電晶體
圖1表示一實施形態之轉阻放大器之電路圖。
圖2表示一實施形態之轉阻放大器之佈局圖。
圖3表示另一實施形態之轉阻放大器之電路圖。
圖4表示另一實施形態之轉阻放大器之電路圖。
圖5表示一實施形態之轉阻放大器之佈局圖。
圖6表示另一實施形態之轉阻放大器之電路圖。
圖7表示一實施形態之光檢測系統之圖。
10．．．積體電路(轉阻放大器)
12．．．轉阻放大器
14．．．第2轉阻放大器
16．．．控制邏輯
IN．．．輸入端子
N0．．．輸入節點
N1～N2．．．回授節點
OUT1、OUT2．．．輸出端子
Q0．．．輸入電晶體
Q1_1．．．第1電晶體
Q1_2．．．第2電晶體
Q2_1、Q2_2、Q3_1、Q3_2．．．電晶體
R1、R2．．．電阻
RF1．．．第1電阻
RF2．．．第2電阻
SW1_1、SW1_2、SW2_1、SW2_2．．．電晶體
C1、C2．．．電容器
Vdd．．．電源
B1．．．電阻R1與第1電晶體Q1_1之間之節點

Claims (5)

  1. 一種積體電路，其特徵為：具備：第1轉阻放大器，其包含有：輸入電晶體，被連接於輸入節點；第1電晶體，被級聯耦合(cascode coupling)於該輸入電晶體；及第1電阻，具有連接於上述輸入節點之一端，以及連接於回授節點之另一端；該第1轉阻放大器係另外包含有開關，用於使該第1轉阻放大器切換於動作狀態與非動作狀態之間；第2轉阻放大器，其包含有：上述輸入電晶體；第2電晶體，被級聯耦合於該輸入電晶體；上述第1電阻；及第2電阻，具有一端及另一端；該第2轉阻放大器係另外包含有開關，用於使該第2轉阻放大器切換於動作狀態與非動作狀態之間：上述第2電阻之上述一端，係連接於上述第1電阻之上述另一端，該第2電阻之上述另一端，係連接於上述第2轉阻放大器之回授節點。
  2. 如申請專利範圍第1項之積體電路，其中另外具備：控制邏輯，用於對上述第1轉阻放大器之上述開關以及上述第2轉阻放大器之上述開關供給控制信號，當上述第1轉阻放大器與上述第2轉阻放大器之其中一方處於動作狀態時，係將上述第1轉阻放大器與上述第2轉阻放大器之其中另一方設為非動作狀態。
  3. 如申請專利範圍第1或2項之積體電路，其中 包含：於第1方向依序被設置之第1區域、第2區域、第3區域，以及在和上述第1方向呈交叉的第2方向，和上述第1~第3區域鄰接而設置的第4區域；於上述第1區域，設有包含上述輸入節點的配線；於上述第2區域，設有上述輸入電晶體、上述第1電晶體、第1轉阻放大器之上述開關、上述第2電晶體、以及第2轉阻放大器之上述開關；上述第1電阻，係設於上述第1區域或上述第4區域；上述第2電阻，係設於上述第3區域或上述第4區域；用於連接上述第1電阻之上述另一端與上述第2電阻之上述一端的配線，係通過上述第4區域。
  4. 一種轉阻放大器，其特徵為：具備：第1轉阻放大器，其包含有：輸入電晶體，被連接於輸入節點；第1電晶體，被級聯耦合於該輸入電晶體；及第1電阻，具有連接於上述輸入節點之一端，以及連接於回授節點之另一端；該第1轉阻放大器係另外包含有開關，用於將該第1轉阻放大器設為非動作狀態；第2轉阻放大器，其包含有：上述輸入電晶體；第2電晶體，被級聯耦合於該輸入電晶體；上述第1電阻；及第2電阻，具有一端及另一端；該第2轉阻放大器係另外包含有開關，用於將該第2轉阻放大器設為非動作狀態； 上述第2電阻之上述一端，係連接於上述第1電阻之上述另一端，該第2電阻之上述另一端，係連接於上述第2轉阻放大器之回授節點。
  5. 一種光檢測系統，其特徵為：具備：光檢測器；及積體電路，用於將來自上述光檢測器之電流轉換為電壓；上述積體電路係具備：第1轉阻放大器，其包含有：輸入電晶體，被連接於上述光檢測器所連接之輸入節點；第1電晶體，被級聯耦合於該輸入電晶體；及第1電阻，具有連接於上述輸入節點之一端，以及連接於回授節點之另一端；該第1轉阻放大器係另外包含有開關，用於將該第1轉阻放大器設為非動作狀態；第2轉阻放大器，其包含有：上述輸入電晶體；第2電晶體，被級聯耦合於該輸入電晶體；上述第1電阻；及第2電阻，具有一端及另一端；該第2轉阻放大器係另外包含有開關，用於將該第2轉阻放大器設為非動作狀態；上述第2電阻之上述一端，係連接於上述第1電阻之上述另一端，該第2電阻之上述另一端，係連接於上述第2轉阻放大器之回授節點。
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