TWI520318B - 用於在影像感測器像素中提供改良之滿井容量之方法、裝置及系統 - Google Patents

用於在影像感測器像素中提供改良之滿井容量之方法、裝置及系統 Download PDF

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Description

用於在影像感測器像素中提供改良之滿井容量之方法、裝置及系統
本發明之實施例一般而言係關於積體電路結構，且更特定而言(但非排外地)係關於用於增加一影像感測器中之像素結構之滿井容量之技術。
一影像感測器將一視覺影像轉換成可表示為一圖片之數位資料。舉例而言，數位相機及視訊成像器件採用此等影像感測器。該影像感測器通常包含一像素(用於將視覺影像轉換成數位資料之單位積體電路(IC)結構)陣列。舉例而言，影像感測器通常包含互補金屬氧化物半導體(CMOS)IC元件。
近來，已針對背側照明(「BSI」)設計影像感測器。BSI指代一影像感測器中之成像元件之一配置，其中將一半導體基板之其上製作有光敏區域及其相關聯像素與影像處理電路之一側指定為前側，而透過基板之相對表面(或其背側)接收來自待成像之一物件之照明。在BSI影像感測器中，在無來自形成(舉例而言)像素胞之電晶體組件及相關聯互連件之任何金屬或氧化物層之干擾之情況下發生照明，從而允許入射電磁能量具有穿過光電二極體之一較直接路徑。相比之下，在一前側照明(「FSI」)影像感測器中，來自一影像之光在基板之多晶矽閘極電極、氧化物及金屬互連層駐留於其上之側上照射該基板，且因此必須注意以確保一FSI像素胞之光敏區域不被多晶矽或金屬層覆 蓋。因此，在一BSI組態中通常較多電磁能量可到達一光電二極體，此可改良影像品質。
IC製作之改良不斷減小影像感測器中之組件之大小。因此，連續幾代之像素陣列已實施持續變小之IC設計特徵，使得某些設計特徵現在小於可見光之波長。此等進步已使得CMOS影像感測器(舉例而言)能夠在相同或較小之IC佔用面積內定位越來越大數目個越來越小之像素。隨著影像感測器中之組件之大小減小，較高效地擷取照明其感測陣列之入射光變得越來越重要。亦即，較高效地擷取入射光有助於維持或改良由此等持續變小之感測陣列擷取之電子影像之品質。為此目的，增加或至少維持個別像素內之光敏面積(例如，與分配給彼像素之總面積相比)已變得越來越重要。
在隨附圖式之各圖中，以實例之方式而非以限制之方式圖解說明本發明之各種實施例。
本文中所論述之實施例以各種方式提供一成像像素之改良之填充因子(例如，一像素之一光電二極體區域與該像素之總佔用面積之比率)及/或一影像感測器中之像素相對於彼此之一改良之對稱性。舉例而言，與根據習用技術實施之像素結構相比，某些實施例提供具有自對準組件之影像感測器像素以減小總像素大小同時維持大的光電二極體大小及滿井容量。較大之填充因子有助於改良由一像素收集之光量，而像素對稱性有助於減小固定型樣雜訊及彩色 深淺(color shading)。固定型樣雜訊可由影像感測器之像素陣列中之像素設計變化及/或製程變化引起。彩色深淺可由具有不同設計幾何形狀之像素之不同頻率回應引起。可藉由由某些實施例以各種方式實施之像素結構來改良填充因子及/或像素對稱性。
另外或另一選擇係，與根據習用技術實施之像素結構相比，某些實施例提供對淺溝渠隔離(「STI」)之使用減少之影像感測器像素。為了進一步改良每單位面積之像素數目(像素密度)，某些實施例包含通常共用之浮動擴散(FD)區域，可自該浮動擴散(FD)區域感測像素信號且可自該浮動擴散(FD)區域重設像素。
如本文中所定義，一「影像感測器像素」指代一影像感測器之自一照射之光學信號產生一電信號之一單元元件。亦如本文中所界定，一「影像感測器像素結構」係包含至少一個影像感測器像素且視情況包含操縱來自該至少一個影像感測器像素中之任一者之一電信號之一或多個額外結構之一實體結構。一影像感測器像素可包含用以(舉例而言)結合各種器件(諸如邏輯器件、成像器(包含CMOS及CCD成像器)及記憶體(諸如DRAM以及基於NOR及NAND之快閃記憶體器件))中之任一者進行操作之IC結構。舉例而言，此等器件可將電晶體用於各種功能，包含信號之切換及放大。
可透過對矽基板執行之光微影製程而在積體電路中形成電晶體。舉例而言，用以形成此等電晶體之製程可包含以 下操作：諸如，將一光微影抗蝕劑層施加至基板，使用光(包含深紫外波長)將該抗蝕劑層曝露至一圖案，藉由蝕刻來移除光阻劑之曝露部分(或未曝露部分)及對經曝露結構進行改質(舉例而言，藉由沈積或離子植入額外材料)以形成電子組件(包含電晶體)之各種結構。
如本文中所使用，術語「基板」指代使用半導體材料(例如，基於矽、矽-鍺、鍺、砷化鎵及/或諸如此類)形成之各種基板中之任一者。一基板層可包含此一基板及由已對該基板執行之操作產生之一或多個結構-例如，此等操作在基板中形成若干區域、接面及/或其他結構。以圖解說明而非限制之方式，此等結構可包含：摻雜半導體區域及/或未摻雜半導體區域、矽磊晶層及形成於基板上之其他半導體結構中之一或多者。
在一實施例中，可執行化學機械平坦化(CMP)以使得一經改質基板之表面變得適合於形成額外結構。舉例而言，可藉由執行額外處理操作(諸如上文所列之彼等操作)來給基板添加此等額外結構。在一實施例中，摻雜劑至一基板之選定區域中之離子植入可用於藉由利用經反向偏壓二極體之特性來電隔離安置於一基板內之區域。使用填充有電介質之溝渠來實現電隔離之淺溝渠隔離(STI)係用於隔離安置於一基板內之區域之另一方法。
圖1係根據一實施例之一成像感測器之一個四電晶體(「4T」)單元像素胞100之一電路圖。本文中關於說明性4T像素胞100來論述各種實施例之特徵。然而，此等特徵 之論述可經擴展以適用於各種額外及/或替代像素結構(例如，3T像素、5T像素及/或諸如此類)中之任一者。
在一實施例中，單元像素胞100包含：一光電二極體(「PD」)110、一轉移電晶體(「TX」)120、一重設電晶體(「RST」)130、一源極隨耦器放大器(「SF」)150及一列選擇電晶體(RS)160。舉例而言，TX 120、RST 130、SF 150及RS 160中之每一者可包含一源極、一汲極及一閘極。PD 110可電耦合至TX 120之源極。TX 120之汲極可在一浮動汲極(「FD」)140處耦合至RST 130之汲極且耦合至SF 150之閘極。SF 150之汲極可連接至RS 160之源極。RS 160之汲極可連接至一行匯流排170。RST 130之源極及SF 150之源極可連接至一供應電壓Vdd。
當TX 120關斷時，可藉由一重設脈衝接通RST 130，且隨後可將FD 140設定至大約Vdd之一電壓位準。隨後，FD 140處之電壓可由SF 150放大-舉例而言，當將一列選擇信號施加至RS 160之閘極時。隨後，可將重設電壓位準Vdd轉移至行匯流排170。
PD 110可回應於像素胞100曝露至電磁能量(由箭頭180表示)而累積電子-例如，諸如當正在一相機上拍攝一影像且打開該相機之一快門時。此曝露週期亦稱作一整合週期。在一整合週期結束時，可將一轉移脈衝信號施加至TX 120之閘極以接通TX 120，藉此允許PD 110中所累積之電子(即，電荷)轉移至FD 140。SF 150可將FD 140處之此電荷轉換成一信號電壓。回應於將一列選擇信號施加至RS 160之閘極，可將RS 160處之一所累積電壓位準轉移至行匯流排170。在一實施例中，可在所累積電壓位準以及重設電壓位準處對行匯流排170上之電壓進行取樣，使得可將所累積電壓位準與重設電壓位準之間的一差識別為歸因於電磁能量180入射於光電二極體110上之一信號電壓。
在於一第二整合週期期間拍攝另一影像之前，可對光電二極體110自身進行重設。此重設可藉由將一轉移信號施加至TX 120之閘極(例如，在同時地將一重設信號施加至RST 130之閘極時)而發生。因此，可將PD 110重設至大約Vdd，此後且像素胞可準備用於一第二整合週期。
一光電二極體之光敏區域將入射電磁能量轉換成所累積電子之效率取決於諸多因素，包含光電二極體之滿井容量(FWC)。FWC係一光電二極體在其到達飽和之前可儲存之電子之數目之一量度。當到達一光電二極體之飽和時，過量電子可溢出至毗鄰像素。針對一CMOS感測器，增加之光電二極體FWC可導致一較高之動態範圍及較高之信雜比，此最終導致高品質之數位影像。
PD 110中之未經由TX 120自PD 110轉移至FD 140之任何所累積電荷可在重設之後保持於PD 110中，且可促成影像滯後(例如，歸因於剩餘電荷自一先前整合週期至一或多個後續整合週期及因此後續影像之轉入)。除引起影像滯後以外，在重設之後保持於PD 110中之電子可針對後續整合週期有效地減小光電二極體之滿井容量(FWC)。各種實施例提供用於改良FWC及/或減少影像滯後之技術。
現在轉至圖2A及圖2B，圖2A展示一習用像素結構之一俯視圖(亦稱為一「前側」視圖)200a，而圖2B展示同一像素結構之一剖面視圖200b，剖面視圖200b係沿著圖2A中所展示之線2B-2B'截取。
CMOS影像感測器中常見之一種類型之光電二極體係一釘紮光電二極體。特定而言，通常使用一p型半導體基板、植入至p型基板中之一n型井及植入至n型井中之一p+層來構造一p-n-p釘紮光電二極體。此p+層充當一p-n-p光電二極體中之「接針」。如自圖2A中所展示之俯視圖可見，像素結構200包含：光電二極體205、一轉移閘極215、安置於一p型浮動汲極井225內之一浮動汲極220及淺溝渠隔離(STI)結構230。為簡明起見，圖2A及圖2B中僅展示像素結構之與轉移閘極215及光電二極體205之部分相關聯之某些元件。
如在圖2B中可見，像素結構200之部分進一步包含：一p摻雜基板或經磊晶生長之層245及形成於p摻雜基板或經磊晶生長之層245之前側內之一n型光電二極體植入體235。將p+釘紮光電二極體植入層210安置於一n型光電二極體植入層235之頂部上，從而完成p-n-p結構。此外，p型基板245之背側表面上之一p+摻雜層或基板延伸部213用作至p型基板或經磊晶生長之層245之一觸點。
在一既定光電二極體整合時間期間，電磁能量入射於像素結構200上。STI 230橫向環繞光電二極體205且使光電二極體205與一或多個毗鄰光電二極體(未展示)電隔離。如 先前所提及，在整合週期之後，將一轉移脈衝信號施加至轉移閘極215，此分離光電二極體205與浮動汲極220及p型浮動汲極井225。所累積電荷繼而沿著基板245之一通道區域260自光電二極體205行進至浮動汲極220。P型浮動汲極井225隔離p型基板245與n型浮動汲極220，與p型基板245相比，n型浮動汲極220具有相對較高之摻雜。
電子流動穿過n型光電二極體植入區域235與轉移閘極215之重疊及由轉移閘極215產生之作用通道260(在轉移閘極215下方)。轉移閘極215與n型光電二極體植入區域235之間的重疊區域促進電子之輸送。若重疊區域太小或不存在重疊，則難以自光電二極體205移除實質上所有電子，此導致影像滯後。轉移閘極215之重疊減小光電二極體205之表面區域，此又減小光電二極體區域205之光收集區域。
圖2C圖解說明在類型上類似於圖2A及圖2B中所展示之像素結構之像素結構之一習用配置250。如本文中所論述，配置250圖解說明與某些實施例之影像感測器架構相比之先前影像感測器架構之各種缺點。
配置250包含像素對255a、255b、255c。圖2C圖解說明一共用像素架構中之一習用轉移閘極設計。更特定而言，像素對255a、255b、255c各自包含共用之一各別浮動汲極-例如，其中像素對255a之轉移閘極265a、275a兩者皆耦合至浮動汲極280a，其中像素對255b之轉移閘極265b、275b兩者皆耦合至浮動汲極280b，且其中像素對255c之轉 移閘極265c、275c兩者皆耦合至浮動汲極280c。
跨越像素對255a、255b、255c中之像素之設計變化可導致像素之各別填充因子之變化。舉例而言，像素對255a之經曝露光電二極體區域260a與閘極區域265a(或經曝露光電二極體區域270a與閘極區域275a)之比率可實質上大於像素對250b之經曝露光電二極體區域260b與閘極區域265b(或經曝露光電二極體區域270b與閘極區域275b)之一比率。
另外，舉例而言，設計規則通常決定毗鄰轉移閘極之間的一最小空間、自一轉移閘極至一光電二極體之一最近邊緣之一最小距離、轉移閘極觸點之放置及/或趨於減小像素中之填充因子之諸如此類。舉例而言，根據習用技術之設計規則可需要像素對之間的橫向間隔。為了圖解說明，相對於像素對255c來展示像素對255b，其中像素對250b之轉移閘極區域265b、275b與像素對250c之光電二極體260c、270c橫向分離。通常，藉由包含於像素對250b、250c之像素結構中或安置於其之間的一或多個STI區域來進行此橫向分離。如視圖200a中所展示，習用像素包含用以沿著一水平列之像素以及在垂直行中之像素之間分離毗鄰光敏區域之STI區域。
儘管轉移閘極對265a、275a(或者轉移閘極對265b、275b或轉移閘極對265c、275c)有表觀鏡像對稱性，但轉移閘極265b、265c之對角邊緣具有係為一第一(例如，「正」)大體定向之各別斜率，而轉移閘極275b、275c之 對角邊緣具有係為一相反(例如，「負」)大體定向之各別斜率。此外，像素設計幾何形狀之變化(例如，為了適應光電二極體區域260a對紅色光之一感測、光電二極體區域260c及光電二極體區域270b對綠色光之一感測以及光電二極體區域270c對藍色光之一感測)可導致轉移閘極265b、265c、275b、275c之對角邊緣具有在像素對內及/或之間變化之斜率。在色彩處理期間，疊加來自每一組綠色、紅色及藍色光電二極體之經取樣值(舉例而言，以針對一影像之每一像素產生一RGB像素值)。然而，實例中之光電二極體中之不同轉移閘極定向通常導致具有偏斜色彩之一影像。因此，疊加色彩可導致影像中之彩色深淺、固定型樣雜訊及/或其他不平衡。因此，配置250中之此不對稱性可影響藉此產生之影像資料之品質。
圖3A圖解說明根據一實施例之一影像感測器300之某些元件。本文中之各圖並未按比例繪製，除非另有指示。舉例而言，影像感測器300可產生或以其他方式提供用於數位照片及/或數位視訊之影像資料。在一實施例中，影像感測器300包含其中及/或其上安置有各種結構之各別影像感測像素之一半導體層350。舉例而言，半導體層350可包含一半導體材料(諸如p型基板245之半導體材料)，但某些實施例在此方面並不受限制。
以圖解說明而非限制之方式，影像感測器300可包含一第一像素結構305及一第二像素結構335。根據各種實施例，影像感測器300可包含各種額外及/或替代像素結構中 之任一者。半導體層350可包含：第一像素結構305之一第一通道止擋部330及第二像素結構335之一第二通道止擋部345。通道止擋部330、345可各自包括各別植入區域以減少毗鄰像素結構之間的信號串擾。
雖然用於減少信號串擾之一通道止擋部之特定性質可根據不同實施例之實施方案細節而變化，但通道止擋部330、345中之任一者或兩者可(舉例而言)由經p型摻雜至1015原子/cc至1018原子/cc之一濃度範圍內及/或自0.1 μm至1.0 μm之一深度範圍內之半導體材料構成。然而，此等性質僅係說明性且不對某些實施例形成限制。
在一實施例中，通道止擋部330、345中之任一者或兩者僅包含一摻雜半導體材料-例如，允許第一像素結構305之結構及第二像素結構335之結構彼此聯接而無任何將其分離之STI結構。
在一實施例中，影像感測器300包含：第一像素結構305之一第一轉移閘極325及第二像素結構335之一第二轉移閘極340-例如，聯接半導體層350之一表面352之轉移閘極325、340。舉例而言，轉移閘極325、340中之任一者或兩者可實施對應於轉移閘極215之功能性之功能性。轉移閘極325、340中之任一者或兩者可包含各別組件結構(未展示)，諸如閘極氧化物、閘極電極及/或諸如此類。轉移閘極325、340可分別至少部分地重疊通道止擋部330、345。
第一像素結構305可包含具有在半導體層350中之一第一植入區域315之一光電二極體310。舉例而言，第一植入區 域315之功能性可對應於N型層235之功能性。在一實施例中，第一植入區域315包含一N型光電二極體層，但某些實施例在此方面並不受限制。可藉由將表面352之一區域之至少一部分曝露至一離子植入來形成第一植入區域315-例如，其中表面352之該區域在第一轉移閘極325與第二轉移閘極340之間。在一實施例中，第一植入區域315在半導體層350內偏斜-例如，其中該偏斜對應於一成角度離子植入製程之一第一角度θ1 360。第一角度θ1 360可與表面352斜交。舉例而言，第一植入區域315之某一部分(例如，在第一光電二極體310之一第二植入區域320下方之至少一部分)可具有隨著在半導體層350中之深度增加而沿朝向第一轉移閘極325之一方向成角度之一大體長菱形輪廓。
光電二極體310可進一步包含在半導體層350中之第二植入區域320-例如，其中第二植入區域320至少部分地重疊第一植入區域315。舉例而言，第二植入區域320之功能性可對應於P+釘紮層210之功能性。在一實施例中，第二植入區域320包含一P+釘紮層，但某些實施例在此方面並不受限制。亦可藉由將表面352之一區域之至少某一部分(例如，表面352之在第一轉移閘極325與第二轉移閘極340之間的同一區域之一部分)曝露至另一離子植入來形成第二植入區域320。在一實施例中，第二植入區域320亦在半導體層350內偏斜-例如，其中第二植入區域320之偏斜對應於一成角度離子植入製程之一第二角度θ2 365。舉例而言，第二角度θ2 365可與表面352斜交。
影像感測器300之各種尺寸可根據不同實施例之實施方案細節而變化。舉例而言，在一實施例中，轉移閘極325、340彼此之間的一間距可介於0.75 μm與3.0 μm之間。另外或另一選擇係，舉例而言，第一植入區域315可重疊第一轉移閘極325達0.01 μm至0.5 μm。另外或另一選擇係，舉例而言，第一植入區域315可在表面352下方延伸至0.5 μm至2.0 μm之一深度。另外或另一選擇係，舉例而言，第二植入區域320可在表面352下方延伸至0.1 μm至0.25 μm之一深度。在一實施例中，第一植入角度θ1 360可在30°至60°之一範圍內，且/或第二植入角度θ2 365可(舉例而言)沿與第一植入角度θ1 360之方向相反之一方向在30°至60°之一範圍內。然而，此等尺寸僅係說明性且並不對某些實施例形成限制。
在一實施例中，第二轉移閘極340之一邊沿370界定表面352之曝露至呈第一植入角度θ1 360之離子植入體之彼部分之一邊緣。邊沿370可包含或以其他方式由位於表面352上方一既定高度處之一或多個彎曲及/或線性邊緣部分判定。因此，第一植入層315之一邊界可至少部分地由邊沿370之高度及/或形狀判定。舉例而言，第一植入層315之一邊界378可至少部分地沿循包含邊沿370且以第一角度θ1 360與表面352斜交之一平面。如圖3B中所展示，邊界378可平行於邊沿370延續，其中邊界378之一邊緣在表面352上沿一方向自第二轉移閘極340之側成一偏移355。在此意義上，第一植入區域315(例如，其一邊界378)可視為根據 第一角度θ1 360與邊沿370對準，其中邊界378亦根據彼同一第一角度θ1 360在半導體層350中偏斜。
在某些實施例中，邊界378之至少某一部分可沿循包含邊沿370同時亦自此一平面偏移之平面，例如，其中與半導體層350及第一植入層315相關聯之植入離子擴散特性已導致邊界378之彼部分自該平面偏移。在此意義上，第一植入區域315與邊沿370之對準可進一步視為係根據第一植入區域之植入離子擴散。
在一實施例中，在第一植入區域315之後將第二植入區域320植入至半導體層350中。舉例而言，第二植入區域320可自表面352延伸至一深度375。深度375、邊沿370之高度之幾何結構及第一植入角度θ1 360可判定第二轉移閘極340之一側自第一植入區域315之一最近邊緣之一偏移355-例如，沿平行於表面352之一方向之偏移355。舉例而言，偏移355可對應於第一植入角度θ1 360且對應於深度375與邊沿370之高度之一總和-例如，根據下式：(1)偏移355[tan(θ1)][(邊沿370之高度)+(深度375)]
在一實施例中，第一植入區域315之邊界(其界定針對光電二極體操作展現非線性電性質之區域)中之一或多者可比圖3A中所展示之稍微理想化之線性邊界更彎曲及/或自該等線性邊界偏移。舉例而言，此等彎曲及/或偏移邊界可歸因於所植入之離子根據第一植入區域315中之一摻雜濃度、半導體層350之摻雜性質及/或諸如此類而在半導體層350中擴散。事實上，某些實施例依賴於此擴散而使第 一植入區域315與第一轉移閘極325之底部直接接觸。雖然如此，但在一實施例中，此等彎曲/偏移邊界可展現第一植入角度θ1 360特有之一偏斜。然而，因此，偏移355可與方程式(1)不同-例如，其中偏移355小了對應於光電二極體310之離子擴散性質之某一量ε。在一實施例中，偏移355在0.05 μm至0.5 μm之一範圍內。
在一實施例中，第一轉移閘極325可界定表面352之曝露至呈第一植入角度θ1 360之離子植入體之彼部分之另一邊緣。因此，第一轉移閘極325可判定第一轉移閘極325重疊第一植入區域315之一程度。舉例而言，此重疊將有別於第一植入區域315可與第一轉移閘極325之底部直接接觸之程度。在一實施例中，第一轉移閘極325對第一植入區域315之重疊可對應於第一植入角度θ1 360及第一植入區域315在表面352下方延伸至之一深度。
在一實施例中，第二植入層320可橫跨偏移355-例如，其中第二植入層320自第一植入區域315之一邊緣延伸至通道止擋部345。另外或另一選擇係，第一轉移閘極325之一邊沿界定表面352之曝露至呈第二植入角度θ2 365之離子植入體之彼部分之一邊緣。因此，第一轉移閘極325之邊沿之一高度與第二植入角度θ2 365可至少部分地判定第一轉移閘極325之一側自第二植入區域320之一最近邊緣之一對應偏移-例如，沿平行於表面352之一方向之偏移。
圖3B圖解說明圖3A中所展示之影像感測器300之一俯視圖。在圖3B中，第一像素結構305之第一轉移閘極325與第 二像素結構335之第二植入區域320界定半導體層350之一區域之各別邊緣。第一植入區域315及第二植入區域320可各自至少部分地駐留於半導體層350之此區域中。如本文中所論述，第一植入區域315之一最近邊緣自第二轉移閘極340之一側之一偏移355可對應於與第一植入區域315相關聯之一植入角度-例如，其中第一植入區域315之一偏斜對應於該植入角度。在一實施例中，第二植入區域320可橫跨偏移355-例如，其中第二植入區域320在第一植入區域315與第二像素結構335之通道止擋部354之間延伸。
在一實施例中，邊沿370提供用於第一植入區域315之一邊界與第二轉移閘極340之自對準-例如，其中此邊界以自第二轉移閘極340之一致偏移355平行於邊沿370延續。藉由使用邊沿370作為此對準之一基礎，偏移355可接近最小值-允許具有較好FWC之光電二極體310之一增加之佔用面積及改良之操作。
圖3C圖解說明包含對應於圖3A及圖3B中所展示之類型之一類型之一或多個像素結構之一影像感測器380之元件。在影像感測器380中，四個像素結構包含：各別轉移閘極390a、390b、390c、390d以及各別光電二極體395a、395b、395c、395d。根據各種實施例，影像感測器380可包含各種額外或替代像素結構中之任一者。為清晰起見，未展示影像感測器380中之像素結構之各種額外組件。在一實施例中，轉移閘極390a、390b、390c、390d以各種方式促進分別由光電二極體395a、395b、395c、395d累積之 電荷之交換。為了促進此等交換，轉移閘極390a、390c可共用至一浮動擴散部395x之一連接，且轉移閘極390b、390d可共用至一浮動擴散部395y之一連接。與圖2C中所展示之轉移閘極相比，可易於看出轉移閘極390a、390b、390c、390d之增加之對稱性。
此外，影像感測器380之架構允許聯接像素結構之轉移閘極之間的所有或幾乎所有區域皆被光電二極體之植入區域佔用，且/或允許消除原本可分離毗鄰像素結構之STI結構。橫向間隔開之像素元件之間的STI結構之消除允許一增加之填充因子。
在一實施例中，複數個像素結構之元件駐留於一半導體層之一區域內，其中一或多個STI結構及一或多個浮動擴散結構界定半導體層之彼區域之一周界。此複數個像素結構可進一步包含安置於該區域上之一或多個組件元件-例如，包含聯接該半導體層之表面之一或多個轉移閘極。
舉例而言，半導體層之由一或多個STI結構及一或多個浮動擴散結構定界之區域可包含不藉由任何STI結構彼此分離之不同各別像素結構之元件。在一實施例中，具有在半導體層之區域內之元件之複數個像素結構可與駐留於半導體層之彼區域外側之一或多個像素結構共用一或多個浮動擴散結構。
以圖解說明而非限制之方式，在圖4中展示根據一項實施例之一像素陣列結構400。圖4中展示圖解說明像素陣列結構400之3像素元件之部分之一俯視圖，其中群組(例 如，列)中之每一像素具有一單個光電二極體、一單個通道止擋部、一單個轉移閘極及每像素一共用之浮動擴散部。圖4圖解說明具有一光電二極體區域460之一第一像素元件401，其中一STI隔離區域410沿著第一光電二極體區域460之側中之三個側安置，而一第一轉移閘極420及第一通道止擋部430沿著第一光電二極體區域460之一第四側配置。第一轉移閘極420具有一個相關聯之第一浮動擴散部450。第一浮動擴散區域450安置於垂直毗鄰之轉移閘極420(在像素列400下方之像素元件列中且未展示)之間且可如上文關於圖3C所論述而共用。如較早所闡述，在成像期間，在光電二極體中產生及收集之光電子在轉移閘極下方轉移至浮動擴散區域。通道止擋部防止毗鄰像素元件之間的信號載波交換(串擾)。
圖4亦圖解說明具有一第二光電二極體區域460之一第二像素元件402，第二光電二極體區域460具有沿著第二光電二極體區域460之側中之兩個側之STI隔離區域410。一第二轉移閘極420及通道止擋部430沿著第二光電二極體區域460之一第三側配置。在第二像素元件402之第四側上，第二光電二極體區域毗鄰於第一像素元件之第一轉移閘極420及第一通道止擋部配置。第二轉移閘極420具有一個相關聯之第二浮動擴散部450。第二浮動擴散區域450安置於垂直毗鄰之轉移閘極420(在像素列400下方之一像素元件列中且未展示)之間且可如上文關於圖3C所論述而共用。
圖4亦圖解說明具有一第三光電二極體區域460、一第三 轉移閘極420及一第三通道止擋部430之一第三像素元件403。STI隔離區域410沿著第三像素元件403之側中之三個側伸展，而在第三像素元件之第四側上，第三光電二極體區域460沿著第二像素元件之與第三像素元件共同之側而毗鄰於第二像素元件之第二轉移閘極420及第二通道止擋部430配置。第三轉移閘極420具有一個相關聯之第三浮動擴散部450。第三浮動擴散區域450安置於垂直毗鄰之轉移閘極420(在像素列400下方之一像素元件列中且未展示)之間且可如上文關於圖3C所論述而共用。下文論述如圖4中所圖解說明之剖面視圖線A-A'、B-B'及C-C'。
圖5A圖解說明圖4之一第一剖面視圖500(視圖A-A')。如所圖解說明，像素元件401、402及403中之每一者含有：一光電二極體區域460，其具有在一轉移閘極420下方延伸之一部分；及一通道止擋部區域430，其具有在一轉移閘極420下方延伸之一部分；及一p型植入區域440(釘紮植入體)，其在一光電二極體區域460上方；及STI區域410。某些實施例以各種方式提供p型釘紮區域植入體440及n型光電二極體植入體460兩者與轉移閘極420之自對準-例如，透過成角度離子植入之使用。舉例而言，多晶矽轉移閘極420之一電極可具有足夠厚度使得其高度充當對各種所圖解說明之離子植入體(例如，用於p型植入區域440之植入體)之一陰影遮罩。使用成角度離子植入來形成光電二極體區域460與各別轉移閘極420之相對邊緣之一偏移有助於實施本文中所揭示之高效光電二極體結構。
圖5B圖解說明圖4之一第二剖面視圖510(視圖B-B')。如所圖解說明，剖面視圖510展示由p型釘紮區域440覆蓋之n型光電二極體區域460及任一側上之兩個STI區域410。在一實施例中，光電二極體區域440、460佔用一p型摻雜基板(或p型井)。
圖5C圖解說明圖4之一第三剖面視圖520(視圖C-C')。如所圖解說明，剖面視圖520展示p型井/通道區域上方之轉移閘極電極420，其一端處具有一STI隔離區域410且另一端處具有浮動擴散部450。當啟動轉移閘極420時，已在光電二極體區域中收集之電子被轉移至浮動擴散區域450。轉移路徑涉及一直角路徑而非一標準轉移電晶體特有之一直通式路徑。
圖6圖解說明根據一實施例之一成像系統600之元件。成像系統600可包含：光學器件601(例如，折射、衍射及/或反射光學元件之各種組合中之任一者)及耦合至其之一影像感測器602。在一實施例中，光學器件601可將一影像聚焦至影像感測器602之一像素陣列604中之像素上。像素陣列604可擷取該影像以供成像系統600之其他電路進行處理-例如，以產生表示該影像之像素資料。
舉例而言，影像感測器602可包括像素陣列604及耦合至其之一信號讀取與處理電路610。在一項實施例中，影像感測器602係一背側照明(BSI)影像感測器，其包含具有配置成列606及行608之複數個像素之一像素陣列604。另一選擇係，影像感測器602可係一前側照明(FSI)影像感測器 或組合BSI與FSI之一影像感測器。在一項實施例中，像素陣列604中之像素中之一或多者可包括諸如圖4及圖5A至圖5C中所展示之配置之一配置。另外或另一選擇係，像素陣列604中之一或多個像素可包括本文中所論述之各種其他像素結構配置中之任一者。像素陣列604僅係說明性且並不對某些實施例形成限制。以圖解說明而非限制之方式，像素陣列604可具有各種額外或替代列及/或行中之任一者。
在像素陣列604擷取一影像之操作期間，像素陣列604中之像素可在某一曝光週期期間擷取入射光(即，光子)且將所收集之光子轉換成一電荷。可將由此等像素中之一者產生之電荷讀出為一類比信號-例如，其中該類比信號之一特性(諸如，其電荷、電壓或電流)可表示在該曝光週期期間入射於彼像素上之光之一強度。
此外，在不同實施例中，像素陣列604可包含：一彩色影像感測器(例如，包含經設計以擷取在光譜之可見部分中之影像之紅色、綠色及藍色像素)、一黑白影像感測器及/或經設計以擷取在光譜之不可見部分(諸如紅外光或紫外光)中之影像之一影像感測器。
影像感測器602可包含信號讀取與處理電路610。除其他之外，電路610亦可包含有條理地自每一像素讀取類比信號、對此等信號進行濾波、校正有缺陷之像素等等之電路及邏輯。在其中電路610僅執行某些讀取與處理功能之一實施例中，該等功能之剩餘部分可由成像系統600之一或 多個其他組件(諸如一信號調節器612或一數位信號處理器(DSP)616)執行。雖然展示為與像素陣列604分離之一元件，但在某些實施例中，讀取與處理電路610可與像素陣列604一起整合於同一基板上或可包括嵌入於像素陣列內之電路及邏輯。然而，在其他實施例中，讀取與處理電路610可係在像素陣列604外部之一元件。在又其他實施例中，讀取與處理電路610可係不僅在像素陣列604外部而且在影像感測器602外部之一元件。
成像系統600可包含用以接收及調節來自像素陣列604及/或讀取與處理電路610之類比信號之一信號調節器612(例如，耦合至影像感測器602)。在不同實施例中，信號調節器612可包含用於調節類比信號之各種組件。可存在於信號調節器612中之組件之實例包含：濾波器、放大器、偏移電路、自動增益控制件等。在其中信號調節器612僅包含此等元件中之某些元件且僅執行某些調節功能之一實施例中，剩餘功能可由一或多個其他組件(諸如電路610或DSP 616)執行。在一實施例中，一類比轉數位轉換器(ADC)614可耦合至信號調節器612以自信號調節器612接收經調節類比信號(例如，對應於像素陣列604中之每一像素之經調節信號)並將此等類比信號轉換成數位值。
成像系統600可包含用以自ADC 614接收經數位化像素資料並處理該數位資料以產生一最終數位影像之一DSP 616(例如，耦合至類比轉數位轉換器614)。舉例而言，DSP 616可包含一處理器及一內部記憶體(未展示)，DSP 616可在該內部記憶體中儲存及檢索資料。在由DSP 616處理影像之後，可將該影像輸出至一儲存單元618(諸如一快閃記憶體或一光學或磁性儲存單元)及一顯示單元620(諸如一LCD螢幕)中之一者或兩者。
圖7展示根據本發明用於(例如)半導體設計以及影像感測器像素陣列及半導體電路之製造中之一例示性設計流程700之一方塊圖。設計結構720可包含至一設計處理程序710之一輸入，其中設計結構720包括以示意圖或硬體描述語言(HDL；例如，Verilog、VHDL、C等)之形式闡述根據一實施例(諸如，圖3A至圖3C、圖4及圖5A至圖5C中之任一者所展示之實施例)之結構之資料。設計結構720可係本發明之一實施例(例如，如圖3A至圖3C、圖4及圖5A至圖5C中之某些或所有圖中所展示)之一文字文件或一圖形表示。
可提供體現一設計結構之一機器可讀儲存媒體。舉例而言，該設計結構可包含表示一第一像素結構之第一資料，該第一像素結構包含在一半導體層中之一第一光電二極體，該第一光電二極體具有一第一植入區域，其中該第一植入區域之一偏斜對應於一第一植入角度。表示一第一像素結構之第一資料可進一步表示至少部分地重疊第一植入區域之一第二植入區域及聯接半導體層之一表面之一第一轉移閘極兩者。該設計結構可進一步包含表示一第二像素結構之第二資料，該第二像素結構包含聯接半導體層之表面之一第二轉移閘極，其中第一植入區域自第二轉移閘極 之一偏移對應於第一植入角度以及第二轉移閘極之一高度與第二植入區域之一厚度之一總和。由設計結構之資料中之每一者表示之一實體結構可係上文所闡述之實體結構。
設計處理程序710較佳地將本發明之一實施例(例如，如圖3A至圖3C、圖4及圖5A至圖5C中之某些或所有圖中所展示)合成(或轉變)為一接線對照表780，其中舉例而言，接線對照表780係導線、電晶體、邏輯閘、控制電路、I/O、模型等之一列表(其闡述至一積體電路設計中之其他元件及電路之連接)且記錄於機器可讀媒體中之至少一者上。舉例而言，該媒體可係一CD、一緊湊快閃、其他快閃記憶體、將經由網際網路或其他網路連結適合手段發送之一資料封包。該合成可係其中取決於電路之設計規範及參數而一或多次地重新合成接線對照表780之一反覆處理程序。
設計處理程序710可包含使用各種輸入；舉例而言，來自以下各項之輸入：可針對一既定製造技術(例如，不同技術節點，諸如32 nm、45 nm及90 nm等)裝納一組常用元件、電路及器件(包含模型、佈局及符號表示)之庫元素730、設計規範740、表徵資料750、驗證資料760、設計規則770及測試資料文件785(舉例而言，其可包含標準電路設計處理程序，諸如時序分析、驗證、設計規則檢查、放置與佈線操作等)。熟習積體電路設計領域之技術者可瞭解在不背離本發明之範疇及精神之情況下在設計處理程序710中使用之可能電子設計自動化工具及應用之範圍。
設計處理程序710較佳地將本發明之一實施例(例如，如圖3A至圖3C、圖4及圖5A至圖5C中之某些或所有圖中所展示)連同任何額外積體電路設計或資料(若適用)一起轉變為一第二設計結構790。設計結構790以用於積體電路之佈局資料之交換之一資料格式及/或符號資料格式(例如，以GDSII(GDS2)、GL1、OASIS、映射文件或用於儲存此等設計結構之任何其他適合格式儲存之資訊)駐留於一儲存媒體上。設計結構790可包括例如以下之資訊：符號資料、映射文件、測試資料文件、設計內容文件、製造資料、佈局參數、導線、金屬含量、通孔、形狀、用於透過製造線路由之資料及一半導體製造商生產如圖4至圖5中所展示之本發明實施例中之一者所需之任何其他資料。設計結構790可然後繼續進行至一階段795，舉例而言，在該階段中設計結構790繼續進行至下線、交付至製造、交付至一遮罩室、發送至另一設計室、送回至一客戶等。
圖8係圖解說明根據本發明之一實施例在一成像陣列內之兩個四電晶體(「4T」)像素之像素電路800之一電路圖。像素電路800僅係用於實施圖4之像素陣列400內之像素之一個可能像素電路架構。然而，應瞭解，某些實施例並不限於4T像素架構；而是可使用5T設計及各種其他像素架構。
在圖8中，像素Pa及Pb配置成一個列及兩個行。舉例而言，包括像素Pa及Pb之成像陣列可含有數百個列及行。每一成像像素電路800之所圖解說明實施例包含：一光電二 極體PD、一轉移電晶體T1、一重設電晶體T2、一源極隨耦器(「SF」)電晶體T3及一選擇電晶體T4。在操作期間，轉移電晶體T1接收一轉移信號TX，該轉移信號TX將在光電二極體PD中累積之電荷轉移至一浮動擴散節點FD。
重設電晶體T2耦合於一電源導軌VDD與浮動擴散節點FD之間以在一重設信號RST之控制下進行重設(例如，將FD放電或充電至一預設電壓)。浮動擴散節點FD耦合至SF電晶體T3之閘極。SF電晶體T3耦合於電源導軌VDD與選擇電晶體T4之間。SF電晶體T3操作為自浮動擴散節點FD提供一高阻抗輸出之一源極隨耦器。最後，選擇電晶體T4在一選擇信號SEL之控制下將成像像素電路800之輸出選擇性地耦合至讀出行線。在一項實施例中，TX信號、RST信號及SEL信號皆由控制電路產生。可藉助於金屬互連層在成像像素電路800中路由TX信號、RST信號、SEL信號、VDD及接地。在一項實施例中，可藉助於金屬互連層如圖8中所展示來連接電晶體T1、T2、T3及T4、光電二極體PD以及浮動擴散節點FD。
本文中闡述用於提供影像感測結構之技術及架構。在以上說明中，出於闡釋之目的，陳述眾多特定細節以提供對某些實施例之一透徹理解。然而，熟習此項技術者將明瞭，可在不具有此等特定細節之情況下實踐某些實施例。在其他例項中，以方塊圖形式展示若干結構及器件以避免模糊說明。
在本說明書中對「一項實施例」或「一實施例」之提及 意指結合實施例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。在本說明書中之各個位置中出現之片語「在一項實施例中」未必全部指代同一實施例。
本文中之詳細說明之某些部分係就演算法及對一電腦記憶體內之資料位之操作之符號表示方面而呈現。此等演算法說明及表示係熟習計算領域之技術者用來向其他熟習此項技術者最有效地傳達其工作實質之手段。在此處且通常將一演算法設想為能導致一所期望結果之一自相容之步驟序列。該等步驟係需要物理量之實體操縱之步驟。通常(但未必)，此等量採取能夠儲存、轉移、組合、比較及以其他方式進行操縱之電信號或磁信號之形式。已證明，主要出於常用之原因，將此等信號稱為位元、值、元素、符號、字元、物項、數字或諸如此類有時係便利的。
然而，應記住，所有此等術語及類似術語將與適當之物理量相關聯，且僅係應用於此等物理量之便利標記。除非如自本文中之論述顯而易見另外特定陳述，否則應瞭解，在本說明通篇中，利用諸如「處理」或「計算」或「運算」或「判定」或「顯示」或諸如此類之術語進行之論述指代一電腦系統或類似電子計算器件之如下動作及處理程序：將在電腦系統之暫存器及記憶體內之表示為物理(電子)量之資料操縱且變換成在電腦系統記憶體或暫存器或其他此類資訊儲存、傳輸或顯示器件內類似地表示為物理量之其他資料。
某些實施例亦涉及用於執行本文中之操作之裝置。此裝置可專門針對所需目的而構造，或其可包括一通用電腦，該通用電腦由儲存於電腦中之一電腦程式來選擇性地啟動或重新組態。此一電腦程式可儲存於一電腦可讀儲存媒體中，諸如，但不限於：包含軟磁碟、光碟、CD-ROM及磁光碟之任何類型之磁碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)(諸如，動態RAM(DRAM))、EPROM、EEPROM、磁性或光學卡或者適合於儲存電子指令且耦合至一電腦系統匯流排之任何類型之媒體。
本文中所呈現之演算法及顯示並非與任何特定電腦或其他裝置固有地相關。可藉助根據本文中之教示之程式來使用各種通用系統，或者構造用以執行所需方法步驟之更專用裝置可證明為便利的。依據本文中之說明將出現各種此等系統之所需結構。另外，某些實施例並非參考任何特定程式設計語言來闡述。將瞭解，可使用各種程式設計語言來實施如本文中所闡述之此等實施例之教示。
除本文中所闡述之內容之外，亦可對所揭示之實施例及其實施方案做出各種修改而不背離該等實施例之範疇。因此，本文中之圖解說明及實例應理解為一說明性意義而非一限制性意義。本發明之範疇應僅參考以下申請專利範圍來衡量。
2B-2B'‧‧‧線
100‧‧‧四電晶體單元像素胞/四電晶體像素胞/單元 像素胞/像素胞
110‧‧‧光電二極體
120‧‧‧轉移電晶體
130‧‧‧重設電晶體
140‧‧‧浮動汲極
150‧‧‧源極隨耦器放大器
160‧‧‧列選擇電晶體
170‧‧‧行匯流排
180‧‧‧箭頭/電磁能量
200a‧‧‧習用像素結構之一俯視圖/視圖
200b‧‧‧同一像素結構之一剖面視圖/剖面視圖
205‧‧‧光電二極體/光電二極體區域
210‧‧‧p+釘紮光電二極體植入層/P+釘紮層
215‧‧‧轉移閘極
220‧‧‧浮動汲極/n型浮動汲極
225‧‧‧p型浮動波極井
230‧‧‧淺溝渠隔離結構/淺溝渠隔離
235‧‧‧n型光電二極體植入物/n型光電二極體植入層/n型光電二極體植入區域/N型層
245‧‧‧p摻雜基板或經磊晶生長之層/p型基板/p型基板或經磊晶生長之層/基板
250‧‧‧像素結構之像素結構之一習用配置/配置
255a‧‧‧像素對
255b‧‧‧像素對
255c‧‧‧像素對
260a‧‧‧經曝露光電二極體區域/光電二極體區域
260b‧‧‧經曝露光電二極體區域
260c‧‧‧光電二極體/光電二極體區域
265a‧‧‧轉移閘極/經曝露閘極區域/轉移閘極對
265b‧‧‧轉移閘極/經曝露閘極區域/轉移閘極區域/轉移閘極對
265c‧‧‧轉移閘極/轉移閘極對
270a‧‧‧經曝露光電二極體區域
270b‧‧‧經曝露光電二極體區域/光電二極體區域
270c‧‧‧光電二極體/光電二極體區域
275a‧‧‧轉移閘極/經曝露閘極區域/轉移閘極對
275b‧‧‧轉移閘極/閘極區域/轉移閘極區域/轉移閘極對
275c‧‧‧轉移閘極/轉移閘極對
280a‧‧‧浮動汲極
280b‧‧‧浮動汲極
280c‧‧‧浮動汲極
300‧‧‧影像感測器
305‧‧‧第一像素結構
310‧‧‧光電二極體/第一光電二極體
315‧‧‧第一植入區域/第一植入層
320‧‧‧第二植入區域/第二植入層
325‧‧‧第一轉移閘極/轉移閘極
330‧‧‧第一通道止擋部/通道止擋部
335‧‧‧第二像素結構
340‧‧‧第二轉移閘極/轉移閘極
345‧‧‧第二通道止擋部/通道止擋部
350‧‧‧半導體層
352‧‧‧表面
355‧‧‧偏移
360‧‧‧第一角度/第一植入角度
365‧‧‧第二角度/第二植入角度
370‧‧‧邊沿
375‧‧‧深度
378‧‧‧邊界
380‧‧‧影像感測器
390a‧‧‧各別轉移閘極/轉移閘極
390b‧‧‧各別轉移閘極/轉移閘極
390c‧‧‧各別轉移閘極/轉移閘極
390d‧‧‧各別轉移閘極/轉移閘極
395a‧‧‧各別光電二極體/光電二極體
395b‧‧‧各別光電二極體/光電二極體
395c‧‧‧各別光電二極體/光電二極體
395d‧‧‧各別光電二極體/光電二極體
395x‧‧‧浮動擴散部
395y‧‧‧浮動擴散部
400‧‧‧像素陣列結構
401‧‧‧像素列/像素陣列
402‧‧‧第二像素元件/像素元件
403‧‧‧第三像素元件/像素元件
410‧‧‧淺溝渠隔離隔離區域/淺溝渠隔離區域
420‧‧‧第一轉移閘極/第二轉移閘極/轉移閘極/第三轉移閘極/轉移閘極電極
430‧‧‧第一通道止擋部/通道止擋部/第三通道止擋部/第二通道止擋部/通道止擋部區域
440‧‧‧p型植入區域/p型釘紮區域植入體/p型植入區域/p型釘紮區域/光電二極體區域
450‧‧‧第一浮動擴散部/第一浮動擴散區域/第二浮動擴散部/第二浮動擴散區域/第三浮動擴散部/第三浮動擴散區域/浮動擴散部/浮動擴散區域
460‧‧‧光電二極體區域/第一光電二極體區域/第二光電二極體區域/第三光電二極體區域/n型光電二極體植入體/n型光電二極體區域
500‧‧‧第一剖面視圖
510‧‧‧第二剖面視圖/剖面視圖
520‧‧‧第三剖面視圖
600‧‧‧成像系統
601‧‧‧光學器件
602‧‧‧影像感測器
604‧‧‧像素陣列
606‧‧‧列
608‧‧‧行
610‧‧‧信號讀取與處理電路/電路/讀取與處理電路
612‧‧‧信號調節器
614‧‧‧類比轉數位轉換器
616‧‧‧數位信號處理器
618‧‧‧儲存單元
620‧‧‧顯示單元
700‧‧‧例示性設計流程
710‧‧‧設計處理程序
720‧‧‧設計結構
730‧‧‧庫元素
740‧‧‧設計規範
750‧‧‧表徵資料
760‧‧‧驗證資料
770‧‧‧設計規則
780‧‧‧接線對照表
785‧‧‧測試資料文件
790‧‧‧第二設計結構/設計結構
795‧‧‧階段
800‧‧‧像素電路/成像像素電路
A-A'‧‧‧剖面視圖線
B-B'‧‧‧剖面視圖線
C-C'‧‧‧剖面視圖線
FD‧‧‧浮動擴散節點
Pa‧‧‧像素
Pb‧‧‧像素
PD‧‧‧光電二極體
RST‧‧‧重設信號
SEL‧‧‧選擇信號
T1‧‧‧轉移電晶體/電晶體
T2‧‧‧重設電晶體/電晶體
T3‧‧‧源極隨耦器電晶體/電晶體
T4‧‧‧選擇電晶體/電晶體
TX‧‧‧轉移信號
Vdd‧‧‧供應電壓/電壓位準
VDD‧‧‧電源導軌
θ1‧‧‧第一角度/第一植入角度
θ2‧‧‧第二角度/第二植入角度
圖1係圖解說明根據一實施例之一影像感測器之一像素胞之元件之電路圖。
圖2A係圖解說明一習用像素結構之一俯視圖之一佈局圖。
圖2B係圖解說明一習用像素結構之一剖面視圖之一剖面圖。
圖2C係圖解說明像素結構之一習用配置之一佈局圖。
圖3A係圖解說明根據一實施例之一影像感測器之一剖面視圖之一剖面圖。
圖3B係圖解說明根據一實施例之一影像感測器之一俯視圖之一佈局圖。
圖3C係圖解說明根據一實施例之一影像感測器之一佈局圖。
圖4係圖解說明根據一實施例之一影像感測器之一俯視圖之一佈局圖。
圖5A至圖5C係圖解說明根據一實施例之一影像感測器之剖面視圖之剖面圖。
圖6係圖解說明根據一實施例之一成像系統之一方塊圖。
圖7係圖解說明根據一實施例用於設計及製造一影像感測器像素陣列之一設計流程之元素之一方塊圖。
圖8係圖解說明根據一實施例在一成像陣列內之像素電路之元件之一電路圖。
300‧‧‧影像感測器
305‧‧‧第一像素結構
310‧‧‧光電二極體/第一光電二極體
315‧‧‧第一植入區域/第一植入層
320‧‧‧第二植入區域/第二植入層
325‧‧‧第一轉移閘極/轉移閘極
330‧‧‧第一通道止擋部/通道止擋部
335‧‧‧第二像素結構
340‧‧‧第二轉移閘極/轉移閘極
345‧‧‧第二通道止擋部/通道止擋部
350‧‧‧半導體層
352‧‧‧表面
355‧‧‧偏移
360‧‧‧第一角度/第一植入角度
365‧‧‧第二角度/第二植入角度
370‧‧‧邊沿
375‧‧‧深度
378‧‧‧邊界
θ1‧‧‧第一角度/第一植入角度
θ2‧‧‧第二角度/第二植入角度

Claims (20)

  1. 一種影像感測器裝置，其包括：一像素陣列，其包含：一第一像素結構，其包含：一第一光電二極體，其在一半導體層中，該第一光電二極體包含一第一植入區域及至少部分地重疊該第一植入區域之一第二植入區域，該第一植入區域根據一第一植入角度偏斜；及一第一轉移閘極，其聯接該半導體層之一表面；及一第二像素結構，其包含聯接該半導體層之該表面之一第二轉移閘極，其中該第一植入區域之一邊界根據該第一植入角度與該第二轉移閘極之一邊沿對準；及讀出電路，其耦合至該像素陣列，該讀出電路用以基於來自該像素陣列之信號而產生影像資料。
  2. 如請求項1之影像感測器裝置，其中該第一植入區域與該第二轉移閘極之該邊沿之對準進一步係根據該第一植入區域之離子植入擴散。
  3. 如請求項1之影像感測器裝置，其進一步包括：在該半導體層中之毗鄰於該第一植入區域之一通道止擋部，該通道止擋部僅包含一經摻雜半導體材料，其中該第二轉移閘極至少部分地重疊該通道止擋部。
  4. 如請求項3之影像感測器裝置，其中該第二植入區域橫跨該通道止擋部與該第一植入區域之間的一間隙。
  5. 如請求項1之影像感測器裝置，其中該第一像素結構及 第二像素結構彼此毗鄰，而在該第一像素結構與該第二像素結構之間不具有淺溝渠隔離結構。
  6. 如請求項1之影像感測器裝置，其中該第一像素結構及該第二像素結構之元件駐留於該半導體層之一區域中，且其中該像素陣列進一步包括：一或多個淺溝渠隔離結構及一或多個浮動擴散結構，其中該一或多個淺溝渠隔離結構及一或多個浮動擴散結構界定該半導體層之該區域之一周界。
  7. 如請求項6之影像感測器裝置，其進一步包括：包含駐留於該半導體層之該區域外側之元件之複數個像素結構，其中該複數個像素結構與該第一像素結構及該第二像素結構共用該一或多個浮動擴散結構。
  8. 一種像素陣列，其包括：一第一像素結構，其包含：一第一光電二極體，其在一半導體層中，該第一光電二極體包含一第一植入區域及至少部分地重疊該第一植入區域之一第二植入區域，其中該第一植入區域根據一第一植入角度偏斜；及一第一轉移閘極，其聯接該半導體層之一表面；及一第二像素結構，其包含聯接該半導體層之該表面之一第二轉移閘極，其中該第一植入區域之一邊界根據該第一植入角度與該第二轉移閘極之一邊沿對準。
  9. 如請求項8之像素陣列，其中該第一植入區域與該第二轉移閘極之該邊沿之對準進一步係根據該第一植入區域 之離子植入擴散。
  10. 如請求項8之像素陣列，其進一步包括：在該半導體層中之毗鄰於該第一植入區域之一通道止擋部，該通道止擋部僅包含一經摻雜半導體材料，其中該第二轉移閘極至少部分地重疊該通道止擋部。
  11. 如請求項10之像素陣列，其中該第二植入區域橫跨該通道止擋部與該第一植入區域之間的一間隙。
  12. 如請求項8之像素陣列，其中該第一像素結構及第二像素結構彼此毗鄰，而在該第一像素結構與該第二像素結構之間不具有淺溝渠隔離結構。
  13. 如請求項8之像素陣列，其中該第一像素結構及該第二像素結構之元件駐留於該半導體層之一區域中，且其中該像素陣列進一步包括：一或多個淺溝渠隔離結構及一或多個浮動擴散結構，其中該一或多個淺溝渠隔離結構及一或多個浮動擴散結構界定該半導體層之該區域之一周界。
  14. 如請求項13之像素陣列，其進一步包括：包含駐留於該半導體層之該區域外側之元件之複數個像素結構，其中該複數個像素結構與該第一像素結構及該第二像素結構共用該一或多個浮動擴散結構。
  15. 一種體現一設計結構之電腦可讀儲存媒體，該設計結構包括：第一資料，其表示一第一像素結構，該第一像素結構包含： 一第一光電二極體，其在一半導體層中，該第一光電二極體包含：一第一植入區域及至少部分地重疊該第一植入區域之一第二植入區域，其中該第一植入區域根據一第一植入角度偏斜；及一第一轉移閘極，其聯接該半導體層之一表面；及第二資料，其表示一第二像素結構，該第二像素結構包含聯接該半導體層之該表面之一第二轉移閘極，其中該第一植入區域之一邊界根據該第一植入角度與該第二轉移閘極之一邊沿對準。
  16. 如請求項15之電腦可讀儲存媒體，其中該第一植入區域與該第二轉移閘極之該邊沿之對準進一步係根據該第一植入區域之離子植入擴散。
  17. 如請求項15之電腦可讀儲存媒體，其中該第二植入區域之一偏斜對應於一第二植入角度。
  18. 如請求項15之電腦可讀儲存媒體，其中該第一像素結構及第二像素結構彼此毗鄰，而在該第一像素結構與該第二像素結構之間不具有淺溝渠隔離結構。
  19. 如請求項15之電腦可讀儲存媒體，其中該第一像素結構及該第二像素結構之元件駐留於該半導體層之一區域中，且其中該設計結構進一步包括：表示一或多個淺溝渠隔離結構及一或多個浮動擴散結構之資料，其中該一或多個淺溝渠隔離結構及一或多個浮動擴散結構界定該半導體層之該區域之一周界。
  20. 如請求項19之電腦可讀儲存媒體，該設計結構進一步包括：表示包含駐留於該半導體層之該區域外側之元件之複數個像素結構之資料，其中該複數個像素結構與該第一像素結構及該第二像素結構共用該一或多個浮動擴散結構。
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